JP2004128703A - レベル変換回路 - Google Patents

Abstract

【課題】チップサイズを縮小し、入力信号のレベルが変化するときの遅延時間及び貫通電流が小さいレベル変換回路を提供することを目的とする。
【解決手段】第１のレベルＶＤＤとこの第１のレベルより低い第２のレベルＶＳＳとで表される電圧振幅を持つ入力信号Ａが供給される入力端子Ｘと、前記第１のレベルＶＤＤより高い第３のレベルＶＧＧと前記第２のレベルＶＳＳより低い第４のレベルＶＥＥとで表される電圧振幅を持つ出力信号Ａ´を出力する出力端子Ｙと、前記入力端子Ｘと出力端子Ｙとの間に接続され、前記入力信号Ａの第１のレベルＶＤＤに応じて前記第３のレベルＶＧＧの電圧を前記出力端子Ｙに出力する第１の回路Ｈ１と、前記第１の回路Ｈ１と並列に前記入力端子Ｘと出力端子Ｙとの間に接続され、前記入力信号Ａの第２のレベルＶＳＳに応じて前記第４のレベルＶＥＥの電圧を前記出力端子Ｙに出力する第２の回路Ｌ１とを具備することを特徴とするレベル変換回路。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、集積回路装置として構成されるレベル変換回路に関する。
【０００２】
【従来の技術】
従来のレベル変換回路は、低電圧で動作速度を低下させることなく低消費電力にできると共に、耐圧を容易に確保できるものではあったが、入力した信号の高電圧の信号または低電圧の信号のうち、一方の信号のみをレベル変換するものである。（例えば、特許文献１参照。）
【０００３】
【特許文献１】
特開２００１−３６３８８号公報（第１３−１４貢、第１図）
従って、入力信号のうちの高電圧の信号または低電圧の信号を同時にレベル変換し、低消費電力で駆動するようなレベル変換回路は存在しなかった。高電圧の信号と低電圧の信号を同時にレベル変換しようとすると、どうしてもそれに伴い素子数および遅延時間が増大し、さらに貫通電流が多数発生することによる消費電力が膨大であったためである。
【０００４】
例えば、図６及び図７に従来のレベル変換回路の２つの例の回路図を示す。　図６は、入力信号Ａの振幅、つまりＶＤＤ（３Ｖ）／ＶＳＳ（０Ｖ）が出力信号Ａ´の振幅、つまりＶＧＧ（２０Ｖ）／ＶＥＥ（−２０Ｖ）へ変換される従来のレベル変換回路の一例を示す回路図である。
【０００５】
まず、初段の変換回路ｌによって、入力信号Ａの高、低２つのレベル、即ち電圧のうち、低電圧の部分ＶＳＳ（０Ｖ）が電源の電圧ＶＥＥ（−２０Ｖ）に変換され、振幅ＶＤＤ（３Ｖ）／ＶＥＥ（−２０Ｖ）を持つように変換される。その後、後段の変換回路ｈによって高電圧ＶＤＤ（３Ｖ）が電源の電圧ＶＧＧ（２０Ｖ）に変換され、振幅ＶＧＧ（２０Ｖ）／ＶＥＥ（−２０Ｖ）を持つ、出力信号Ａ´に変換される。
【０００６】
変換回路ｌは、まず入力端子Ｘからの入力信号Ａの電圧ＶＳＳ（０Ｖ）が入力されると、この電圧ＶＳＳ（０Ｖ）がＰＭＯＳトランジスタＰ６１のゲート及びインバータ６１に供給される。入力信号Ａの電圧ＶＳＳ（０Ｖ）はインバータ６１によって反転され、電圧ＶＤＤ（３Ｖ）がＰＭＯＳトランジスタＰ６２のゲートに印加されることにより、ＰＭＯＳトランジスタＰ６２はオフとなる。
【０００７】
一方、ＰＭＯＳトランジスタＰ６１のゲートに印加された入力信号の電圧ＶＳＳ（０Ｖ）によりＰＭＯＳトランジスタＰ６１がオンとなって、ノード６１には電圧ＶＤＤ（３Ｖ）が供給される。それにより、ＮＭＯＳトランジスタＮ６２はオンとなり、ＮＭＯＳトランジスタＮ６１はオフとなるため、ノード６２には電源の電圧ＶＥＥ（−２０Ｖ）が現れる。
【０００８】
さらに、入力端子Ｘにおける入力信号ＡのレベルがＶＤＤ（３Ｖ）になると、インバータ６１によって反転されたＶＳＳ（０Ｖ）の電圧がＰＭＯＳトランジスタＰ６２のゲートに印加され、ＰＭＯＳトランジスタＰ６２はオンとなる。それにより、ノード６２には電圧ＶＤＤ（３Ｖ）が現れ、ＮＭＯＳトランジスタＮ６１はオンとなり、ノード６１には電源の電圧ＶＥＥ（−２０Ｖ）が印加接続される。この結果、ＮＭＯＳトランジスタＮ６２がオフとなるため、ノード６２には電圧ＶＤＤ（３Ｖ）が保持される。
【０００９】
一方、ＰＭＯＳトランジスタＰ６１のゲートには入力信号ＡのレベルＶＤＤ（３Ｖ）が供給されるため、ＰＭＯＳトランジスタＰ６１がオフとなり、ノード６１の電位はＶＥＥ（−２０Ｖ）に保持される。
【００１０】
以上により、変換回路ｌによって入力信号Ａの低い方の電圧ＶＳＳ（０Ｖ）は電圧ＶＥＥ（−２０Ｖ）に変換されるが、高い方の電圧ＶＤＤ（３Ｖ）は電圧ＶＤＤ（３Ｖ）のまま保存される。即ち、変換回路ｌの出力ノード６２から変換回路ｈの入力ノード６３へは、入力信号Ａの振幅ＶＳＳ（０Ｖ）／ＶＤＤ（３Ｖ）が振幅ＶＥＥ（−２０Ｖ）／ＶＤＤ（３Ｖ）として変換されて供給される。
【００１１】
次に、変換回路ｈでは、まずノード６２から信号Ａの振幅ＶＥＥ（−２０Ｖ）／ＶＤＤ（３Ｖ）のうち低い方の電圧ＶＥＥ（−２０Ｖ）が入力されると、ノード６３を介してＮＭＯＳトランジスタＮ６３のゲート及びインバータ６２に供給される。
【００１２】
この電圧ＶＥＥ（−２０Ｖ）はインバータ６２によって反転され、電圧ＶＤＤ（３Ｖ）がＮＭＯＳトランジスタＮ６４のゲートに印加される。これにより、ＮＭＯＳトランジスタＮ６４はオンとなる。この結果、ノード６５には電圧ＶＥＥ（−２０Ｖ）が印加され、ＰＭＯＳトランジスタＰ６３がオンとなり、ノード６４には電源の電圧ＶＧＧ（２０Ｖ）が印加されることによってＰＭＯＳトランジスタＰ６４はオフとなる。
【００１３】
一方、ＮＭＯＳトランジスタＮ６３は、そのゲートに印加された入力信号の電圧がＶＥＥ（−２０Ｖ）であることにより、このＮＭＯＳトランジスタＮ６３がオフとなる。
【００１４】
また、ノード６２から入力される信号振幅ＶＥＥ（−２０Ｖ）／ＶＤＤ（３Ｖ）のうち、高い方の電圧ＶＤＤ（３Ｖ）が入力されると、ノード６３を介してＮＭＯＳトランジスタＮ６３のゲート及びインバータ６２に供給される。電圧ＶＤＤ（３Ｖ）はインバータ６２によって反転され、電圧ＶＥＥ（−２０Ｖ）がＮＭＯＳトランジスタＮ６４のゲートに供給される。この結果、ＮＭＯＳトランジスタＮ６４はオフとなる。
【００１５】
一方、ＮＭＯＳトランジスタＮ６３のゲートに供給された入力信号の電圧ＶＤＤ（３Ｖ）により、ＮＭＯＳトランジスタＮ６３がオンとなる。これにより、ノード６４には電源の電圧ＶＥＥ（−２０Ｖ）が供給され、ＰＭＯＳトランジスタＰ６４はオンとなり、ＰＭＯＳトランジスタＮ６３はオフとなる。このため、出力ノード６５には電源の電圧ＶＧＧ（２０Ｖ）が供給される。
【００１６】
以上により、変換回路ｈによって変換回路ｌの出力のうち電圧ＶＥＥ（−２０Ｖ）はＶＥＥ（−２０Ｖ）のまま保存され、電圧ＶＤＤ（３Ｖ）は電圧ＶＧＧ（２０Ｖ）に変換される。即ち、入力信号Ａの振幅ＶＳＳ（０Ｖ）／ＶＤＤ（３Ｖ）がＶＥＥ（−２０Ｖ）／ＶＧＧ（２０Ｖ）の振幅を持つ出力信号Ａ’のように変換される回路である。
【００１７】
即ち、図６に示す従来の変換回路は、入力信号Ａの振幅ＶＤＤ（３Ｖ）／ＶＳＳ（０Ｖ）を、２段構成の変換回路ｌ、変換回路ｈ、により低電圧・高電圧に分けて出力信号Ａ´の振幅ＶＧＧ（２０Ｖ）／ＶＥＥ（−２０Ｖ）に変換するレベル変換回路である。
【００１８】
図７は図６と同様に、入力信号Ａの振幅ＶＤＤ（３Ｖ）／ＶＳＳ（０Ｖ）が出力信号Ａ´の振幅ＶＧＧ（２０Ｖ）／ＶＥＥ（−２０Ｖ）へ変換されるレベル変換回路である。
【００１９】
図６の例と同様に、図７に示すレベル変換回路も入力信号Ａの振幅ＶＤＤ（３Ｖ）／ＶＳＳ（０Ｖ）を、２段の変換回路ｌ´、変換回路ｈ´により低電圧・高電圧に分けて出力信号Ａ´の振幅ＶＧＧ（２０Ｖ）／ＶＥＥ（−２０Ｖ）に変換することは変わらないが、図７の従来回路においては、ＰＭＯＳトランジスタＰ７１、ＮＭＯＳトランジスタＮ７１、ＰＭＯＳトランジスタＰ７２、及びＮＭＯＳトランジスタＮ７２が、夫々電圧ＶＥＥ（−２０Ｖ）を与える電源とノード６１，６２間、および電圧ＶＧＧ（２０Ｖ）を供給する電源とノード６４，６５間に新たに接続されていることが特徴である。他の部分は図６の場合と同じ構成であり、以下、図６と同様の部分は同一の符号を付して、重複する説明を省略する。
【００２０】
しかし、これら従来のレベル変換回路は以下のような問題があった。
【００２１】
【発明が解決しようとする課題】
従来のレベル変換回路では、図６、図７で示したように１段の回路内で入力信号の高、低両方のレベルを変換することが出来ず、変換回路ｌ、ｈのように別々の回路によってレベル変換を行っていた。そのため、素子数が多くこれに比例してチップサイズも大きくなってしまい、それに伴い入力信号変化時の遅延時間および貫通電流が大きいという問題があった。しかも、近年のＬＣＤドライバ等においては出力端子を多く有し、各出力端子にこのようなレベル変換回路を用いるため、これらの問題は顕著に現れる。
【００２２】
即ち、図６及び図７で示した従来のレベル変換回路では、インバータ６１において例えば３Ｖの電圧ＶＤＤのレベルを２０Ｖのように高い電圧のレベルに一度にレベルシフトしようとすると、入力信号Ａの振幅がＶＤＤ（３Ｖ）／ＶＳＳ（０Ｖ）のように、高電位である２０Ｖに比べてその差が微小であるために、インバータ６１がこのような入力信号の違いを認識することが出来ない。そのため、インバータ６１により制御されるＰＭＯＳトランジスタＰ６２が正常に機能せずに、例えば入力信号Ａのうち電圧のレベルＶＤＤ（３Ｖ）、ＶＳＳ（０Ｖ）のいずれの信号が入力された場合でも、ＰＭＯＳトランジスタＰ６２がオンまたはオフとなってしまう等の問題があった。
【００２３】
従って、高レベルがＶＤＤ（３Ｖ）、低レベルがＶＳＳ（０Ｖ）である入力信号Ａを、高レベルがＶＤＤ（３Ｖ）より高いＶＧＧ（２０Ｖ）、低レベルがＶＳＳ（０Ｖ）より低いＶＥＥ（−２０Ｖ）に変換する場合、高レベル／低レベルについて、まず低レベル変換即ち、ＶＤＤ（３Ｖ）／ＶＥＥ（−２０Ｖ）と変換した後、高レベル変換ＶＧＧ（２０Ｖ）／ＶＥＥ（−２０Ｖ）と変換しなければならなかった。
【００２４】
そのため素子数が多く、これに比例するチップサイズも大きくなってしまう。これにより、各素子の寄生容量に伴う入力信号変化時の遅延時間が大きくなり、また貫通電流が増大するという問題があった。
【００２５】
しかも、ＬＣＤドライバ等においては出力端子を多く有し、各出力端子にこのようなレベル変換回路を用いるため、これら素子数にともなうチップサイズ、遅延時間、貫通電流の増大は大きな問題であった。
【００２６】
例えば図６において、ＶＤＤ−ＶＥＥ間（ＰＭＯＳトランジスタＰ６２−ＮＭＯＳトランジスタＮ６２間）における貫通電流を説明する。入力信号Ａのうち低電圧の信号ＶＳＳ（０Ｖ）が入力端子Ｘに入力されると、ノード６２にはＮＭＯＳトランジスタＮ６２がオンとなりＰＭＯＳトランジスタＰ６２がオフとなることにより、ＶＥＥ（−２０Ｖ）が付加される。
【００２７】
その後、入力信号Ａのうち高電圧の信号ＶＤＤ（３Ｖ）が入力端子Ｘに入力されると、ノード６２にはＮＭＯＳトランジスタＮ６２がオフとなりＰＭＯＳトランジスタＰ６２がオンとなることにより、ＶＤＤ（３Ｖ）が付加される。
【００２８】
しかし、遅延時間が大きいとＮＭＯＳトランジスタＮ６２及びＰＭＯＳトランジスタＰ６２が共にオンとなる時間も大きいこととなり、この時間だけＶＤＤ−ＶＥＥ間において、両トランジスタＰ６２〜Ｎ６２を貫通して予定しない電流が流れることとなる。
【００２９】
このような貫通電流が流れる可能性があるのは、図６において前記の箇所以外では、ＶＤＤ−ＶＥＥ間（ＰＭＯＳトランジスタＰ６１−ＮＭＯＳトラジスタＮ６１間）、ＶＧＧ−ＶＥＥ間（ＰＭＯＳトランジスタＰ６３、Ｐ６４−ＮＭＯＳトランジスタＮ６３、Ｎ６４間）の３個所があり、いずれも同様に遅延時間に大きく依存する。
【００３０】
また、貫通電流が発生する箇所の総数も、貫通電流の総量に影響する。発生箇所が少なければ、それだけ貫通電流が少なくなるからである。発生箇所の総数は、図６においては前記の４箇所であり、図７の回路においてもＶＤＤ−ＶＥＥ間（３つのＭＯＳトランジスタＰ６１−Ｎ６１−Ｎ７１間及びＰ６２−Ｎ６２−Ｎ７２間）、ＶＧＧ−ＶＥＥ間（３つのＭＯＳトランジスタＰ７１−Ｐ６３−Ｎ６３間及びＰ７２−Ｐ６４−Ｎ６４間）の合計４箇所である。
【００３１】
そこで本発明は、　チップサイズを縮小し、入力信号のレベルが変化するときの遅延時間及び貫通電流が小さい、集積回路装置として好適なレベル変換回路を提供することを目的とする。
【００３２】
【課題を解決するための手段】
この発明は、第１のレベルとこの第１のレベルより低い第２のレベルとで表される電圧振幅を持つ入力信号が供給される入力端子と、前記第１のレベル以上の高い第３のレベルと前記第２のレベル以下の低い第４のレベルとで表される電圧振幅を持つ出力信号を出力する出力端子と、前記入力端子と出力端子との間に接続され、前記入力信号の第１のレベルに応じて前記第３のレベルの電圧を前記出力端子に出力する第１の回路と、前記第１の回路と並列に前記入力端子と出力端子との間に接続され、前記入力信号の第２のレベルに応じて前記第４のレベルの電圧を前記出力端子に出力する第２の回路とを具備する、レベル変換回路である。
【００３３】
この構成により、構成素子数を少なく出来、チップサイズを縮小し、入力信号のレベルが変化するときの遅延時間及び貫通電流が小さい、集積回路装置として好適するレベル変換回路を提供することが出来る。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００３５】
（第１の実施形態）
図１は本発明の第１の実施形態に係るレベル変換回路を示している。図１に示すように、このレベル変換回路は入力信号Ａの振幅ＶＤＤ（３Ｖ）／ＶＳＳ（０Ｖ）を、出力信号Ａ´の振幅ＶＧＧ（２０Ｖ）／ＶＥＥ（−２０Ｖ）に変換するレベル変換回路である。
【００３６】
以下、本実施形態の構成、作用、効果等を詳細に説明する。
【００３７】
図１に示すこのレベル変換回路は、入力端子Ｘと出力端子Ｙとの間に、第１の変換回路Ｈ１が接続され、この第１の変換回路Ｈ１と並列に第２の変換回路Ｌ１が接続された構成を有する回路である。
【００３８】
第１の変換回路Ｈ１は、入力端子Ｘに接続されたゲートと、電圧ＶＳＳ（０Ｖ）を与える電源に接続されたソースと、ノード１１に接続されたドレインとを有する第１のＮＭＯＳトランジスタＮ１１と、出力端子Ｙに接続されたノード１３に接続されたゲートと、電圧ＶＧＧ（２０Ｖ）を与える電源に接続されたソースと、ノード１１に接続されたドレインとを有するＰＭＯＳトランジスタＰ１１と、ノード１１に接続されたゲートと、電圧ＶＧＧ（２０Ｖ）を与える電源に接続されたソースと、ノード１３に接続されたドレインとを有するＰＭＯＳトランジスタＰ１３、から構成される回路である。
【００３９】
一方、第２の変換回路Ｌ１は、入力端子Ｘに接続されたゲートと、電圧ＶＤＤ（３Ｖ）を与える電源に接続されたソースと、ノード１２に接続されたドレインとを有するＰＭＯＳトランジスタＰ１２と、出力端子Ｙに接続されたノード１４に接続されたゲートと、電圧ＶＥＥ（−２０Ｖ）を与える電源に接続されたソースと、ノード１２に接続されたドレインとを有するＮＭＯＳトランジスタＮ１２と、ノード１２に接続されたゲートと、電圧ＶＥＥ（−２０Ｖ）を与える電源に接続されたソースと、ノード１４に接続されたドレインとを有するＮＭＯＳトランジスタＮ１３と、から構成される回路である。
【００４０】
次に、入力信号Ａの高、低２つの電圧レベルのうち、低電圧ＶＳＳ（０Ｖ）が入力端子Ｘに入力された場合について、本回路の動作を説明する。低電圧ＶＳＳ（０Ｖ）が入力端子Ｘに入力され、ＮＭＯＳトランジスタＮ１１のゲート及びＰＭＯＳトランジスタＰ１２のゲートに接続されると、ＮＭＯＳトランジスタＮ１１はオフし、ＰＭＯＳトランジスタＰ１２はオンする。そのためノード１２には電源電圧ＶＤＤ（３Ｖ）が印加され、それがＮＭＯＳトランジスタＮ１３のゲートに印加され、ＮＭＯＳトランジスタＮ１３がオンする。
【００４１】
さらに、ノード１４、出力端子Ｙ、ノード１３に電源の電圧ＶＥＥ（−２０Ｖ）が印加される。その後、ノード１４から供給された電源の電圧ＶＥＥ（−２０Ｖ）がＮＭＯＳトランジスタＮ１２のゲートに印加されると、このＮＭＯＳトランジスタＮ１２がオフし、ノード１３から付加された電源の電圧ＶＥＥ（−２０Ｖ）がＰＭＯＳトランジスタＰ１１のゲートに印加され、ＰＭＯＳトランジスタＰ１１がオンする。ノード１１には電源の電圧ＶＧＧ（２０Ｖ）が、オンとなったＰＭＯＳトランジスタＰ１１を介して印加される。このため、ＰＭＯＳトランジスタＰ１３のゲートに高い電圧ＶＧＧ（２０Ｖ）が印加され、ＰＭＯＳトランジスタＰ１３はオフする。その結果、出力端子Ｙには電源の電圧ＶＥＥ（−２０Ｖ）が出力される。
【００４２】
一方、その後に入力信号Ａにおける高い方の電圧ＶＤＤ（３Ｖ）が入力端子Ｘに入力されると、ＮＭＯＳトランジスタＮ１１はオンとなるが、この直後においてはまだＰＭＯＳトランジスタＰ１１もオンである。
【００４３】
従って、両ＭＯＳトランジスタＮ１１およびＰ１１のソース・ドレイン間の抵抗値を夫々Ｒ_Ｎ１１、Ｒ_Ｐ１１とすると、Ｒ_Ｎ１１、Ｒ_Ｐ１１の大きさが同程度である場合は、すぐにはノード１１に所望の電圧ＶＳＳ（０Ｖ）は印加されない。即ち、当該変化時においては、ノード１３から見た負荷容量が大きくなるからである。ここで、ノード１３の負荷容量とは、当該変化時において入力端子Ｘからの入力信号Ａがノード１３まで出力されるまでに要する遅延時間を決定するファクタである。即ち、このノード１３の負荷容量が入力端子Ｘと出力端子Ｙとの間の遅延時間を決定する重要なファクタとなる。
【００４４】
従って、ノード１３の負荷容量が軽減するように、ＮＭＯＳトランジスタＮ１１およびＰＭＯＳトランジスタＰ１１のソース・ドレイン間の抵抗値をＲ_Ｎ１１＜Ｒ_Ｐ１１となるように夫々のトランジスタの特性を調整する。すると、ノード１１には速やかに電圧ＶＳＳ（０Ｖ）が印加されるようになり、ＰＭＯＳトランジスタＰ１３も速やかにオンとすることが出来る。
【００４５】
つまり、この入力信号Ａが低電圧から高電圧に移行する変化時においては、ノード１３からは、ＰＭＯＳトランジスタＰ１１がオンであるのに必要な電圧ＶＥＥ（−２０Ｖ）がＰＭＯＳトランジスタＰ１１のゲートに印加されているが、当該変化時の後には電圧が印加されないので、ＰＭＯＳトランジスタＰ１１のチャネルが変化時の直後から急速に狭くなり、しかもＲ_Ｎ１１＜Ｒ_Ｐ１１となるように設計されていれば、抵抗値の相違があることにより、ノード１１に速やかに所望の電圧ＶＳＳ（０Ｖ）を印加することが出来る。
【００４６】
ここで、Ｒ_Ｎ１１＜Ｒ_Ｐ１１となるようにトランジスタＰ１１、Ｎ１１の特性を調整するためには、例えばＰＭＯＳトランジスタＰ１１のソース、ドレイン間の長さ、即ちＰＭＯＳトランジスタＰ１１のチャネル長を大きくすれば良い。一般的に、ＭＯＳトランジスタのソース、ドレイン間の抵抗値はチャネル長の長さに比例して大きくなるからである。
【００４７】
このことにより、ノード１３における負荷容量を削減出来ることにより、レベル変換回路全体の遅延時間を短くし、貫通電流を減少することが出来る。上述の作用の結果、ノード１３の負荷容量が軽減されている。次に、このような効果を前提として入力信号Ａの高い方の電圧ＶＤＤ（３Ｖ）が入力端子Ｘに入力された場合についての本回路の動作を説明する。高い方の電圧ＶＤＤ（３Ｖ）が入力端子Ｘに入力され、ＮＭＯＳトランジスタＮ１１のゲート及びＰＭＯＳトランジスタＰ１２のゲートに供給されると、ＮＭＯＳトランジスタＮ１１はオンし、ＰＭＯＳトランジスタＰ１２はオフする。そのためノード１１には電圧ＶＳＳ（０Ｖ）が現れし、それがＰＭＯＳトランジスタＰ１３のゲートに印加され、ＰＭＯＳトランジスタＰ１３がオンする。そのため、ノード１３、出力端子Ｙ、ノード１４に電圧ＶＧＧ（２０Ｖ）が印加される。
【００４８】
その後、ノード１３から供給された電圧ＶＧＧ（２０Ｖ）がＰＭＯＳトランジスタＰ１１のゲートに供給され、ＰＭＯＳトランジスタＰ１１がオフする。ノード１４に印加された電圧ＶＧＧ（２０Ｖ）がＮＭＯＳトランジスタＮ１２のゲートに供給され、ＮＭＯＳトランジスタＮ１２がオンすると、ノード１２には、電圧ＶＥＥ（−２０Ｖ）がオン状態のＮＭＯＳトランジスタＮ１２を介して印加される。このため、ＮＭＯＳトランジスタＮ１３のゲートに印加されるとＮＭＯＳトランジスタＮ１３はオフする。その結果、出力端子Ｙには電圧ＶＧＧ（２０Ｖ）が出力される。
【００４９】
ここで、再び入力信号Ａにおける低電圧ＶＳＳ（０Ｖ）が入力端子Ｘに入力さると、ノード１４の負荷容量のために、ノード１２に所望の電圧ＶＤＤ（３Ｖ）が速やかに印加されないという問題が発生する。しかし上述の場合と同様に、ＰＭＯＳトランジスタＰ１２、ＮＭＯＳトランジスタＮ１２のソース・ドレイン間の抵抗値をＲ_Ｐ１２、Ｒ_Ｎ１２とすると、Ｒ_Ｐ１２＜Ｒ_Ｎ１２となるように夫々のトランジスタの特性が調整されている。そのため、ノード１２には所望の電圧ＶＤＤ（３Ｖ）が速やかに印加され、ＮＭＯＳトランジスタＮ１３がオンとなる。その結果、出力端子Ｙには所望の電圧ＶＥＥ（−２０Ｖ）が速やかに出力される。
【００５０】
即ち、本回路の作用により、入力信号Ａの振幅ＶＤＤ（３Ｖ）／ＶＳＳ（０Ｖ）を並列に接続された第１、第２の変換回路Ｈ１，Ｌ１によって所望の出力信号Ａ´の振幅ＶＧＧ（２０Ｖ）／ＶＥＥ（−２０Ｖ）に変換することが出来る。
【００５１】
このように、図１に示した本実施形態では、低レベル変換と高レベル変換を、入出力端子間に並列に接続された第１、第２の変換回路Ｈ１，Ｌ１内において並列的に、即ち実質的に１段の回路で行うことが出来る。そのため従来の２段の回路で変換する場合と比較して回路の構成素子数が削減でき、さらにそれに比例してチップサイズを縮小することが出来る。
【００５２】
具体的に素子の数について説明すると、本実施形態において示したレベル変換回路のＮＭＯＳトランジスタとＰＭＯＳトランジスタの個数の合計が図１に示したように６個である。これに対して、例えば図６で示した従来のレベル変換回路では、インバータ６１、６２を夫々構成するトランジスタは通常２個であるから、トランジスタの個数の合計は１２個、図７においては１６個である。
【００５３】
即ち、本実施形態によると、素子数を図６に示した従来例に比べて半分、図７の従来例に比べ半分以下にすることが出来る。従ってチップサイズも、すべての素子の占有面積をほぼ同一と考えれば、大幅に縮小することができる。
【００５４】
さらに、このように素子数を半分以下とすると、各素子に付随して形成される寄生容量も大きく減少することが出来るので、入力信号のレベルが変化した時即ち、入力信号Ａが低電圧レベルＶＳＳ（０Ｖ）から高電圧レベルＶＤＤ（３Ｖ）に変化した時、及び高電圧レベルＶＤＤ（３Ｖ）から低電圧レベルＶＳＳ（０Ｖ）に変化した時、において経過する本レベル変換回路全体の遅延時間を半分以下にすることが出来る。
【００５５】
即ち、このように素子数を減少することで遅延時間の大きさも減少することが出来るのは、遅延時間の大きさは素子であるＭＯＳトランジスタに発生する回路内の寄生容量の総量に原則として比例し、回路内の寄生容量の総量はほぼ素子の数量に比例すると考えることができるからである。
【００５６】
一般的に、各素子に発生する寄生容量の大きさは各素子の形状、印加電圧等にも依存するが、そのうち、各素子の形状については同一の方が製造プロセスの簡素化を可能とし、製造コスト上で利益がある。従って各セルの形状は同一と考えると、寄生容量の総量としては素子の数にのみに比例するからである。また、印加電圧の寄生容量への影響は、本実施形態のように図６、図７で示した従来の回路に比べて素子の数量が半分以下に変化するような場合では無視できるほど小さい。
【００５７】
従って、素子数を従来の半分以下に減少することが出来ることにより、理論的には遅延時間を従来の半分以下にすることが出来る。
【００５８】
さらに、遅延時間が減少することに伴い、図１における電源の電圧ＶＧＧ−ＶＳＳ間、ＶＤＤ−ＶＥＥ間、ＶＧＧ−ＶＥＥ間、夫々における入力信号Ａの振幅レベルが変化した時に発生する貫通電流を小さくすることが出来る。各貫通電流は原則として遅延時間に比例するからである。従って、回路全体における貫通電流の総量を小さくすることが出来る。
【００５９】
本実施形態では、貫通電流が生じる箇所が３箇所であるので、この点においても従来と比較して貫通電流の総量を減少することが出来る。
【００６０】
さらに、貫通電流はその貫通する電流通路間の電位差にも比例する。特に、電位差が大きい場合は同一の遅延時間であっても、より多くの貫通電流が流れてしまう。ここで、貫通電流が発生する可能性を有する箇所のうち、図６においては高電位差（４０Ｖ）を有する箇所が電源ＶＧＧ−ＶＥＥ間（ＰＭＯＳトランジスタＰ６３、Ｐ６４−ＮＭＯＳトランジスタＮ６３、Ｎ６４間）の合計２箇所である。これに対し、本実施形態では図１のように電源の電圧ＶＧＧ−ＶＥＥ間（ＰＭＯＳトランジスタＰ１３−ＮＭＯＳトランジスタＮ１３間）における１箇所のみである。この点においても貫通電流を減少することが出来る。
【００６１】
以上により、本実施形態は貫通電流が増大する要因のうち、遅延時間、発生箇所の総数、電位差が大きい電流通路の数、のいずれに対しても従来技術よりもすぐれた効果を有する。従って、回路全体に発生する貫通電流を大幅に減少することが出来る。
【００６２】
特に、ＬＣＤドライバ等においては出力端子が多く使用され、各出力端子にレベル変換回路を用いるため、ＬＣＤドライバ等全体で発生する貫通電流は膨大となるが、上述のように本実施形態によれば各レベル変換回路における貫通電流を大幅に減少することが出来るため、ＬＣＤドライバ等おいて本回路を実施した場合は、全体で低減することができる貫通電流は膨大であり、ひいては全体の消費電力も削減することが出来るので、このような場合の本実施形態における効果は非常に大きい。
【００６３】
尚、本実施形態では出力信号Ａ´は、入力信号Ａのうちの低電圧の信号ＶＳＳ（０Ｖ）及び高電圧の信号ＶＤＤ（３Ｖ）のいずれの電圧レベルよりも大きい信号であるＶＧＧ（２０Ｖ）／ＶＥＥ（−２０Ｖ）のみを出力する例を示した。しかし、入力信号Ａのうち少なくとも一方の振幅と同等のレベルの振幅を出力信号とすることも可能である。
【００６４】
例えば、図１において第２の電源に電圧ＶＤＤ（３Ｖ）を接続すれば、入力信号Ａの振幅ＶＤＤ（３Ｖ）／ＶＳＳ（０Ｖ）を出力信号Ａ´の振幅ＶＤＤ（３Ｖ）／ＶＥＥ（−２０Ｖ）にレベル変換することが出来る。さらに、第４の電源にも電圧ＶＳＳ（０Ｖ）を接続すれば、入力信号Ａの振幅ＶＤＤ（３Ｖ）／ＶＳＳ（０Ｖ）を出力信号Ａ´の振幅ＶＤＤ（３Ｖ）／ＶＳＳ（０Ｖ）にレベル変換することが出来る。即ち、この場合は貫通電流が少ない遅延回路としても利用することが出来る。
【００６５】
以上のことは、以下の第２〜第５の実施形態において同様である。
【００６６】
（第２の実施形態）
図２に本発明の第２の実施形態に係るレベル変換回路を示す。図２に示すように、このレベル変換回路は、入力端子Ｘと出力端子Ｙとの間に、第１の変換回路Ｈ２および第２の変換回路Ｌ２が並列に接続された構成を有する回路である。
【００６７】
このレベル変換回路は入力信号Ａの振幅ＶＤＤ（３Ｖ）／ＶＳＳ（０Ｖ）を、出力信号Ａ´の振幅ＶＧＧ（２０Ｖ）／ＶＥＥ（−２０Ｖ）にレベル変換する。
【００６８】
変換回路Ｈ２においては、図１の実施形態おける図１の変換回路Ｈ１と比べて、新たにソース・ドレイン間の抵抗値が大きいＰＭＯＳトランジスタＰ２１が、変換回路Ｌ２においては、図１の変換回路Ｌ１と比べて、ソース・ドレイン間の抵抗値が大きいＮＭＯＳトランジスタＮ２１が加えられていることが本実施形態の相違点である。
【００６９】
即ち、変換回路Ｈ２は、図１で示した第１の実施形態の変換回路Ｈ１よりも更に、電圧ＶＥＥ（−２０Ｖ）を与える電源に接続されたゲートと、電圧ＶＧＧ（２０Ｖ）を与える電源に接続されたソースと、ＰＭＯＳトランジスタＰ１１のソースに接続されたドレインとを有するＰＭＯＳトランジスタＰ２１から構成される回路である。
【００７０】
同様に変換回路Ｌ２は、図１で示した変換回路Ｌ１よりも更に、電圧ＶＧＧ（２０Ｖ）を与える電源に接続されたゲートと、電圧ＶＥＥ（−２０Ｖ）を与える電源に接続されたソースと、ＮＭＯＳトランジスタＮ１２のソースに接続されたドレインとを有するＮＭＯＳトランジスタＮ２１から構成される回路であり、これらが第１の実施形態との相違点である。
【００７１】
従って、ＰＭＯＳトランジスタＰ２１及びＮＭＯＳトランジスタＮ２１は常時オン状態となっている。
【００７２】
その他の構成は第１の実施形態と同様であり、同一の参照符号を付して重複する説明は省略し、特に第１の実施形態との相違点に着目して説明する。
【００７３】
まず、入力信号Ａにおける低電圧ＶＳＳ（０Ｖ）が入力端子Ｘに入力された場合について本回路の動作を説明する。入力信号Ａにおける低電圧ＶＳＳ（０Ｖ）が入力端子Ｘに入力され、ＮＭＯＳトランジスタＮ１１のゲート及びＰＭＯＳトランジスタＰ１２のゲートに供給されると、ＮＭＯＳトランジスタＮ１１はオフし、ＰＭＯＳトランジスタＰ１２はオンする。そのためノード１２には電圧ＶＤＤ（３Ｖ）が印加され、それがＮＭＯＳトランジスタＮ１３のゲートに印加され、ＮＭＯＳトランジスタＮ１３がオンする。そのため、ノード１４、出力端子Ｙ、ノード１３に電源の電圧ＶＥＥ（−２０Ｖ）が印加される。
【００７４】
さらに、電源の電圧ＶＥＥ（−２０Ｖ）がノード１３からＰＭＯＳトランジスタＰ１１のゲートに供給され、ＰＭＯＳトランジスタＰ１１がオンし、ノード１１にはＰＭＯＳトランジスタＰ２１、Ｐ１１を介して電圧ＶＧＧ（２０Ｖ）が印加されるため、ＰＭＯＳトランジスタＰ１３はオフする。その結果、出力端子Ｙには電源の電圧ＶＥＥ（−２０Ｖ）が出力される。
【００７５】
一方、その後に入力信号Ａにおける高い方の電圧ＶＤＤ（３Ｖ）が入力端子Ｘに入力されると、ＮＭＯＳトランジスタＮ１１はオンとなるが、この直後においてはまだＰＭＯＳトランジスタＰ１１もオンである。
【００７６】
即ち、第１の実施形態と同様にノード１３の負荷容量が大きいという問題である。そこで、第１の実施形態ではノード１３の負荷容量を軽減するために、ＭＯＳトランジスタの特性を、Ｒ_Ｐ１１＜Ｒ_Ｎ１１となるように調整した。さらに、上記の関係式を満足するためには、ＮＭＯＳトランジスタＮ１１のチャネル長を長くすることが一般的であった。
【００７７】
しかし、チャネル長を長くすると今度はゲート容量が増加することが問題となる場合がある。即ち、ＰＭＯＳトランジスタＰ１１のチャネル長を長くすると、ＰＭＯＳトランジスタＰ１１のゲート絶縁膜の下に寄生して発生する寄生容量も増加するため、今度はＰＭＯＳトランジスタＰ１１のゲート容量が増大するという問題がある。このため、ノード１３の負荷容量を完全には排除することが出来ない時には、遅延時間を十分に短くすることが出来ない場合があった。
【００７８】
そこで、ソース、ドレイン間の抵抗値が大きいＰＭＯＳトランジスタＰ２１を追加し、さらにノード１３の負荷容量を軽減する。ここで、ＰＭＯＳトランジスタＰ２１のソース、ドレイン間の抵抗値をＲ_Ｐ２１とすると、Ｒ_Ｎ１１＜Ｒ_Ｐ２１となるように両トランジスタの特性を調整する。トランジスタの特性がＲ_Ｎ１１＜Ｒ_Ｐ２１であることによって、同様の作用によりノード１１に所望の電位ＶＳＳ（０Ｖ）が印加される。この時、ＰＭＯＳトランジスタＰ２１の特性はＲ_Ｎ１１＜Ｒ_Ｐ１１である必要はなく、最低限度においてＲ_Ｎ１１＜Ｒ_Ｐ２１＋Ｒ_Ｐ１１の関係を満たせばよい。このことから、ＰＭＯＳトランジスタＰ１１のチャネル長を短くすることが可能となる。そのため、ＰＭＯＳトランジスタＰ１１のゲート容量を軽減することが出来る。
【００７９】
以上のことから、ＰＭＯＳトランジスタＰ１１のゲート容量を軽減しつつ、同時にノード１３の負荷容量を軽減すること出来る。そのため、ノード１３の負荷容量をさらに軽減し、レベル変換回路全体の遅延時間をさらに短くすることが出来る。
【００８０】
ここで、Ｒ_Ｎ１１＜Ｒ_Ｐ２１となるようにトランジスタＰ１１、Ｎ１１の特性を調整するためには、全実施形態と同様に、例えばＰＭＯＳトランジスタＰ１２のソース、ドレイン間の長さ、即ちＰＭＯＳトランジスタＰ１２のチャネル長を大きくすれば良い。一般的に、ＭＯＳトランジスタのソース、ドレイン間の抵抗値はチャネル長の長さに比例して大きくなるからである。
【００８１】
上述の作用の結果、ノード１３の負荷容量が軽減されている。次に、このような効果を前提として入力信号Ａの高い方の電圧ＶＤＤ（３Ｖ）が入力端子Ｘに入力された場合についての本回路の動作を説明する。高電圧ＶＤＤ（３Ｖ）が入力端子Ｘに入力され、ＮＭＯＳトランジスタＮ１１のゲート及びＰＭＯＳトランジスタＰ１２のゲートに印加されると、ＮＭＯＳトランジスタＮ１１はオンし、ＰＭＯＳトランジスタＰ１２はオフする。そのためノード１１には電圧ＶＳＳ（０Ｖ）が印加され、それがＰＭＯＳトランジスタＰ１３のゲートに伝達され、ＰＭＯＳトランジスタＰ１３がオンする。そのため、ノード１３、出力端子Ｙ、ノード１４に電圧ＶＧＧ（２０Ｖ）が印加される。
【００８２】
その後、ノード１３から伝達された電圧ＶＧＧ（２０Ｖ）がＰＭＯＳトランジスタＰ１１のゲートに印加され、ＰＭＯＳトランジスタＰ１１がオフし、ノード１４に印加された電圧ＶＧＧ（２０Ｖ）がＮＭＯＳトランジスタＮ１２のゲートに伝達され、ＮＭＯＳトランジスタＮ１２がオンする。ノード１２には電圧ＶＥＥ（−２０Ｖ）がＮＭＯＳトランジスタＮ２１、Ｎ１２を介して印加されるため、ＮＭＯＳトランジスタＮ１３のゲートに伝達されるとＮＭＯＳトランジスタＮ１３はオフとなる。よって、出力端子Ｙには電源の電圧ＶＧＧ（２０Ｖ）が出力される。
【００８３】
ここで、再び入力信号Ａにおける低電圧ＶＳＳ（０Ｖ）が入力端子Ｘに入力さると、ノード１２に所望の電圧ＶＤＤ（３Ｖ）が速やかに印加されないという問題が発生する。
【００８４】
即ち、ノード１４の負荷容量が大きいという問題である。そこで、ソース、ドレイン間の抵抗値が大きいＰＭＯＳトランジスタＮ２１を追加することによって、さらにノード１４の負荷容量を軽減する。ここで、ＮＭＯＳトランジスタＮ２１のソース、ドレイン間の抵抗値をＲ_Ｎ２１とすると、Ｒ_Ｐ１２＜Ｒ_Ｎ２１となるように両トランジスタの特性を調整する。トランジスタの特性がＲ_Ｐ１２＜Ｒ_Ｎ２１であることによって、同様の作用によりノード１２に所望の電位ＶＤＤ（３Ｖ）が印加される。この時、ＮＭＯＳトランジスタＮ１２の特性は同様に、Ｒ_Ｐ１２＜Ｒ_Ｎ１２である必要はなく、最低限度においてＲ_Ｐ１２＜Ｒ_Ｎ２１＋Ｒ_Ｎ１２の関係を満たせばよい。このことから、ＮＭＯＳトランジスタＮ１２のチャネル長を短くすることが可能となる。そのため、ＮＭＯＳトランジスタＮ１２のゲート容量を軽減することが出来る。
【００８５】
以上のことから、ＮＭＯＳトランジスタＮ１２のゲート容量を軽減しつつ、同時にノード１４の負荷容量を軽減すること出来る。そのため、ノード１４の負荷容量をさらに軽減し、レベル変換回路全体の遅延時間をさらに短くすることが出来る。
【００８６】
その結果、出力端子Ｙには所望の電圧ＶＥＥ（−２０Ｖ）が速やかに出力される。
【００８７】
即ち、本実施形態のレベル変換回路により、入力信号Ａの振幅ＶＤＤ（３Ｖ）／ＶＳＳ（０Ｖ）を並列接続された第１、第２の変換回路Ｈ２、Ｌ２によって所望の出力信号Ａ´の振幅ＶＧＧ（２０Ｖ）／ＶＥＥ（−２０Ｖ）に変換することが出来る。
【００８８】
このように本実施形態では、新たにＰＭＯＳトランジスタＰ２１及びＮＭＯＳトランジスタＮ２１を加え、上述のように夫々のＭＯＳトランジスタの特性を調整することにより、出力端子Ｙにおける負荷容量を削減することが出来る。
【００８９】
従って、遅延時間をさらに短くし、電源の電圧ＶＧＧ−ＶＳＳ間、ＶＤＤ−ＶＥＥ間、ＶＧＧ−ＶＥＥ間、夫々における貫通電流をより小さくすることが出来る。
【００９０】
（第３の実施形態）
図３に本発明による第３の実施形態に係るレベル変換回路を示す。図３のように、入力端子Ｘと出力端子Ｙとの間に、変換回路Ｈ３および変換回路Ｌ３が並列に接続された構成を有するレベル変換回路である。
【００９１】
このレベル変換回路は、入力信号Ａの振幅ＶＤＤ（３Ｖ）／ＶＳＳ（０Ｖ）を、出力信号Ａ´の振幅ＶＧＧ（２０Ｖ）／ＶＥＥ（−２０Ｖ）にレベル変換する。
【００９２】
変換回路Ｈ３は、図１に示す第１の実施形態における変換回路Ｈ１に加え、更に、入力端子Ｘに接続されたゲートと、電源ＶＧＧ（２０Ｖ）に接続されたソースと、ＰＭＯＳトランジスタＰ１１のソースに接続されたドレインとを有するＰＭＯＳトランジスタＰ３１から構成される回路である。
【００９３】
同様に変換回路Ｌ３は、図１における変換回路Ｌ１に加え、更に、入力端子Ｘに接続されたゲートと、電源ＶＥＥ（−２０Ｖ）に接続されたソースと、ＮＭＯＳトランジスタＮ１２のソースに接続されたドレインとを有するＮＭＯＳトランジスタＮ３１から構成される回路であり、これらが第１の実施形態との相違点である。
【００９４】
その他の構成は第１の実施形態と同様であり同一の参照符号を付して重複する説明を省略し、特に第１の実施形態との相違点にのみ着目して説明する。
【００９５】
まず、入力信号Ａにおける低電圧ＶＳＳ（０Ｖ）が入力端子Ｘに入力された場合について、本回路の動作を説明する。低電圧ＶＳＳ（０Ｖ）が入力端子Ｘに入力されると、ノード３１、ノード３２を介してＮＭＯＳトランジスタＮ１１のゲート、ＰＭＯＳトランジスタＰ３１のゲート、ＮＭＯＳトランジスタＮ３１のゲート、及びＰＭＯＳトランジスタＰ１２のゲートに伝達される。この結果、ＮＭＯＳトランジスタＮ１１、Ｎ３１はオフし、ＰＭＯＳトランジスタＰ１２、Ｐ３１はオンする。そのためノード１２には電圧ＶＤＤ（３Ｖ）が印加され、ノード１２を介して電圧ＶＤＤ（３Ｖ）がＮＭＯＳトランジスタＮ１３のゲートに伝達され、ＮＭＯＳトランジスタＮ１３がオンする。従って、ノード１４、出力端子Ｙ、ノード１３に電圧ＶＥＥ（−２０Ｖ）が印加される。
【００９６】
その後、ノード１４から伝達された電圧ＶＥＥ（−２０Ｖ）がＮＭＯＳトランジスタＮ１２のゲートに供給されると、ＮＭＯＳトランジスタＮ１２がオフし、ノード１３から付加された電圧ＶＥＥ（−２０Ｖ）がＰＭＯＳトランジスタＰ１１のゲートに印加される。この結果、ＰＭＯＳトランジスタＰ１１がオンし、ノード１１にはオンとなったＰＭＯＳトランジスタＰ３１、Ｐ１１を介して電圧ＶＧＧ（２０Ｖ）が印加されるため、電圧ＶＧＧ（２０Ｖ）がＰＭＯＳトランジスタＰ１３のゲートに印加され、するとＰＭＯＳトランジスタＰ１３はオフする。その結果、出力端子Ｙには電圧ＶＥＥ（−２０Ｖ）が出力される。
【００９７】
次に、入力信号Ａにおける高い方の電圧ＶＤＤ（３Ｖ）が入力端子Ｘに入力された場合についての本回路の動作を説明する。電圧ＶＤＤ（３Ｖ）が入力端子Ｘに入力されると、ノード３１、ノード３２を介してＮＭＯＳトランジスタＮ１１のゲート、ＮＭＯＳトランジスタＮ３１のゲート、ＰＭＯＳトランジスタＰ３１のゲート、及びＰＭＯＳトランジスタＰ１２のゲートに伝達される。
【００９８】
すると、ＮＭＯＳトランジスタＮ１１、Ｎ３１はオンし、ＰＭＯＳトランジスタＰ１２、Ｐ３１はオフする。そのためノード１１には電圧ＶＳＳ（０Ｖ）が印加され、ノード１１を介した電圧ＶＳＳ（０Ｖ）がＰＭＯＳトランジスタＰ１３のゲートに伝達され、ＰＭＯＳトランジスタＰ１３がオンする。従って、ノード１３、出力端子Ｙ、ノード１４に電圧ＶＥＥ（２０Ｖ）が印加される。
【００９９】
その後、ノード１３から伝達された電圧ＶＧＧ（２０Ｖ）がＰＭＯＳトランジスタＰ１１のゲートに供給され、ＰＭＯＳトランジスタＰ１１がオフし、ノード１４に印加された電圧ＶＧＧ（２０Ｖ）がＮＭＯＳトランジスタＮ１２のゲートに接続される。この結果、ＮＭＯＳトランジスタＮ１２がオンすると、ノード１２には電圧ＶＥＥ（−２０Ｖ）が、オンとなったＮＭＯＳトランジスタＮ３１、Ｎ１２を介して印加されるため、ＮＭＯＳトランジスタＮ１３のゲートに印加され、ＮＭＯＳトランジスタＮ１３はオフする。その結果、出力端子Ｙには電圧ＶＥＥ（−２０Ｖ）が出力される。
【０１００】
即ち、本レベル変換回路により、入力信号Ａの振幅ＶＤＤ（３Ｖ）／ＶＳＳ（０Ｖ）を並列接続された第１、第２の変換回路Ｈ３、Ｌ３によって所望の出力信号Ａ´の振幅ＶＧＧ（２０Ｖ）／ＶＥＥ（−２０Ｖ）に変換することが出来る。
【０１０１】
ここで、第２の実施形態と同様の趣旨より本実施形態においても各ＭＯＳトランジスタのソース、ドレイン間の抵抗値が、Ｒ_Ｎ１１＜Ｒ_Ｐ３１、Ｒ_Ｐ１２＜Ｒ_Ｎ３１となるようにその特性が調整されている。しかし本実施形態ではさらに、ノード３１、ノード３２を通じて入力信号ＡがＰＭＯＳトランジスタＰ３１およびＮＭＯＳトランジスタＮ３１のゲートに付加されるようになっている。
【０１０２】
その結果、本実施形態では第２の実施形態に比べ、ＰＭＯＳトランジスタＰ３１およびＮＭＯＳトランジスタＮ３１のゲートに印加される電圧は３Ｖ若しくは０Ｖとなる。従って、第２の実施形態の２０Ｖ若しくは−２０Ｖに比べ、両トランジスタＰ２１、Ｎ２１のゲートに印加される電圧が低く抑えられている。
【０１０３】
一般的に、ゲートとソース及びドレイン間にかかる電圧が低いほど、ソース・ドレイン間に印加される電圧が一定の時は、トランジスタを抵抗として考えた場合のトランジスタのソース・ドレイン間の抵抗値は大きくなる。ゲートにかかる電圧が低い場合は、ソース・ドレイン間に形成される電子、正孔が通るチャネル（ｎ型チャネル、ｐ型チャネル）における断面積が十分に大きく形成されない。そのためソース・ドレイン間の抵抗値は、ゲートに印加される電圧が低い場合は、ゲートに印加される電圧が大きい場合に比べて、ソース・ドレイン間の抵抗値は大きくなる。
【０１０４】
従って、本実施形態ではＰＭＯＳトランジスタＰ３１およびＮＭＯＳトランジスタＮ３１のソース・ドレイン間の抵抗値は第２の実施形態に比べ大きくなる。
【０１０５】
そのため、第２の実施形態と同一の抵抗値を想定して両ＰＭＯＳトランジスタＰ３１及びＮＭＯＳトランジスタＮ３１を設計する場合、両トランジスタＰ３１及びＮ３１の大きさを小さくしても同一の抵抗値としての効果を得ることが出来る。第２の実施形態と同様にソース、ドレイン領域の拡散濃度等を設計すると想定した場合に、ソース・ドレイン間の抵抗値を高くしても、チャンネル長を長くする必要がなく、ソース・ドレイン領域の距離を短くでき、その分素子の大きさが増大することもないからである。
【０１０６】
その結果、ＰＭＯＳトランジスタＰ３１およびＮＭＯＳトランジスタＮ３１を小さく設計することが出来るので、本レベル変換回路全体のチップ面積をより低減することが可能となる。
【０１０７】
さらに、前記実施形態と同様に、ノード１３、ノード１４における負荷容量が軽減されている結果、電源ＶＧＧ−ＶＳＳ間、ＶＤＤ−ＶＥＥ間、ＶＧＧ−ＶＥＥ間夫々における貫通電流を減少することが出来る。
【０１０８】
尚、ＰＭＯＳトランジスタＰ３１及びＮＭＯＳトランジスタＮ３１は、入力信号Ａの振幅に応じて完全にオフ（遮断状態）となる必要はなく、動作上の目的の範囲内で高抵抗であればよい。即ち、入力信号Ａのうち高レベルの信号の電圧ＶＤＤ（３Ｖ）が入力端子Ｘに入力された場合において、ＰＭＯＳトランジスタＰ３１は、ノード１１が所望の電圧ＶＳＳ（０Ｖ）に印加される程度に高抵抗であればよい。同様に、ＮＭＯＳトランジスタもノード１２が所望の電圧ＶＤＤ（３Ｖ）に印加される程度に高抵抗であればよい。
【０１０９】
（第４の実施形態）
図４に本発明の第４の実施形態に係るレベル変換回路を示す。図４に示すように、入力端子Ｘと出力端子Ｙとの間に、変換回路Ｈ４および変換回路Ｌ４が並列に接続された構成を有するレベル変換回路である。
【０１１０】
このレベル変換回路は入力信号Ａの振幅ＶＤＤ（３Ｖ）／ＶＳＳ（０Ｖ）を、出力信号Ａ´の振幅ＶＧＧ（２０Ｖ）／ＶＥＥ（−２０Ｖ）にレベル変換する回路である。
【０１１１】
図１で示した第１の実施形態に比べて、ノード４１、ノード４２、ＰＭＯＳトランジスタＰ４１、及びＮＭＯＳトランジタＮ４１が加えられていることが本実施形態の相違点である。
【０１１２】
即ち、一方の変換回路Ｈ４は、入力端子Ｘに接続されたゲートと、電圧ＶＳＳ（０Ｖ）を与える電源に接続されたソースと、ノード１１に接続されたドレインとを有するＮＭＯＳトランジスタＮ１１と、ノード１３に接続されたゲートと、電圧ＶＧＧ（２０Ｖ）を与える電源に接続されたソースと、ノード１１に接続されたドレインとを有するＰＭＯＳトランジスタＰ１１と、ノード１１に接続されたゲートと、電圧ＶＧＧ（２０Ｖ）を与える電源に接続されたソースと、ノード１３に接続されたドレインとを有するＰＭＯＳトランジスタＰ１３と、ノード１１に接続されたゲートと、ノード１３に接続されたソースと、出力端子Ｙに接続されたドレインとをＰＭＯＳトランジスタＰ４１、から構成される回路である。
【０１１３】
同様に、他方の変換回路Ｌ４は、入力端子Ｘに接続されたゲートと、電圧ＶＤＤ（３Ｖ）を与える電源に接続されたソースと、ノード１２に接続されたドレインとを有するＰＭＯＳトランジスタＰ１２と、ノード１４に接続されたゲートと、電圧ＶＥＥ（−２０Ｖ）を与える電源に接続されたソースと、ノード１２に接続されたドレインとを有するＮＭＯＳトランジスタＮ１２と、ノード１２に接続されたゲートと、電圧ＶＥＥ（−２０Ｖ）を与える電源に接続されたソースと、ノード１４に接続されたドレインとを有するＮＭＯＳトランジスタＮ１３と、ノード１２に接続されたゲートと、ノード１４に接続されたソースと、出力端子Ｙに接続されたドレインとを有するＮＭＯＳトランジスタＮ４１、から構成される回路である。
【０１１４】
また、ノード４１はノード１１、ＰＭＯＳトランジスタＰ１３のゲート、及びＰＭＯＳトランジスタＰ４１のゲートに接続され、ノード４２はノード１２、ＮＭＯＳトランジスタＮ１３のゲート、及びＮＭＯＳトランジスタＮ４１のゲートに接続されている。
【０１１５】
その他の構成は第１の実施形態と同様であり同一の参照符号を付して重複する説明を省略し、特に第１の実施形態との相違点に着目して説明する。
【０１１６】
入力信号Ａにおける低電圧ＶＳＳ（０Ｖ）が入力端子Ｘに入力されると、ＮＭＯＳトランジスタＮ１１がオフとなり、ＰＭＯＳトランジスタＰ１２がオンとなる。そして、電圧ＶＤＤ（３Ｖ）がノード４２を介してＮＭＯＳトランジスタＮ１３およびＮＭＯＳトランジスタＮ４１のゲートに印加され、両トランジスタがオンとなる。その結果、電圧ＶＥＥ（−２０Ｖ）がノード１４および出力端子Ｙに付加される。その後、ノード１４を介して電圧ＶＥＥ（−２０Ｖ）がＮＭＯＳトランジスタＮ１２のゲートに印加され、ＮＭＯＳトランジスタＮ１２はオフする。その結果、出力端子Ｙに電圧ＶＥＥ（−２０Ｖ）が出力される。
【０１１７】
一方、その後に入力信号Ａにおける高電圧ＶＤＤ（３Ｖ）が入力端子Ｘに入力されると、ＮＭＯＳトランジスタＮ１１がオンとなり、ＰＭＯＳトランジスタＰ１２がオフとなる。そして、電圧ＶＳＳ（０Ｖ）がノード４１を介してＰＭＯＳトランジスタＰ１３およびＰＭＯＳトランジスタＰ４１のゲートに印加され、両トランジスタがオンとなる。その結果、電圧ＶＧＧ（２０Ｖ）がノード１３および出力端子Ｙに印加される。
【０１１８】
その後、ノード１３を介して電圧ＶＧＧ（２０Ｖ）がＰＭＯＳトランジスタＰ１１のゲートに印加され、ＰＭＯＳトランジスタＰ１１はオフする。その結果、出力端子Ｙに電圧ＶＧＧ（２０Ｖ）が出力される。
【０１１９】
即ち、本レベル変換回路により、入力信号Ａの振幅ＶＤＤ（３Ｖ）／ＶＳＳ（０Ｖ）を、並列接続された１対の変換回路によって、所望の出力信号Ａ´の振幅ＶＧＧ（２０Ｖ）／ＶＥＥ（−２０Ｖ）に変換することが出来る。
【０１２０】
本実施形態では、入力信号Ａにおける低電圧ＶＳＳ（０Ｖ）が入力された場合に、ノード１４に電圧ＶＥＥ（−２０Ｖ）が印加され、この電圧ＶＥＥ（−２０Ｖ）がＮＭＯＳトランジスタＮ１２のゲートに印加される。従って、ＮＭＯＳトランジスタＮ１２はオフとなる。
【０１２１】
このように、所望の出力信号Ａ´の低電圧ＶＥＥ（−２０Ｖ）をＮＭＯＳトランジスタＮ１２をオフとして制御する制御信号としても用いることが出来ることが本実施形態の特徴である。
【０１２２】
同様に、入力信号Ａにおける高電圧ＶＤＤ（３Ｖ）が入力された場合でも、ノード１３に電圧ＶＧＧ（２０Ｖ）が印加され、この電圧ＶＧＧ（２０Ｖ）がＰＭＯＳトランジスタＰ１１のゲートに印加される。従って、ＰＭＯＳトランジスタＰ１１はオフとなる。
【０１２３】
このように、所望の出力信号Ａ´の高電圧ＶＧＧ（２０Ｖ）をＰＭＯＳトランジスタＰ１１をオフとして制御する制御信号としても用いることが出来る。
【０１２４】
さらに、第１の実施形態と同様に、Ｒ_Ｐ１２＜Ｒ_Ｎ１２となるようにＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタＮ１２の特性が調整されている。従って、特に入力信号Ａにおける高電圧ＶＤＤ（３Ｖ）から低電圧ＶＳＳ（０Ｖ）に切り替わったときの遅延時間が減少でき、その時の電源ＶＧＧ−ＶＳＳ間、ＶＤＤ−ＶＥＥ間、ＶＧＧ−ＶＥＥ間夫々における貫通電流がさらに減少するという効果を有する。
【０１２５】
（第５の実施形態）
図５に本発明の第５の実施形態に係わるレベル変換回路を示す。図５に示すように、入力端子Ｘと出力端子Ｙとの間に、変換回路Ｈ５および変換回路Ｌ５が並列に接続された構成を有するレベル変換回路である。このレベル変換回路は入力信号Ａの振幅ＶＤＤ（３Ｖ）／ＶＳＳ（０Ｖ）を、出力信号Ａ´の振幅ＶＧＧ（２０Ｖ）／ＶＥＥ（−２０Ｖ）にレベル変換する回路である。
【０１２６】
即ち、第１の変換回路Ｈ５は、入力端子Ｘに接続されたゲートと、電圧ＶＳＳ（０Ｖ）を供給する電源に接続されたソースと、ノード１１に接続されたドレインとを有するＮＭＯＳトランジスタＮ１１と、変換回路Ｌ５の回路内のノード１４に接続されたゲートと、電圧ＶＧＧ（２０Ｖ）を供給する電源に接続されたソースと、ノード１１に接続されたドレインとを有するＰＭＯＳトランジスタＰ１１と、ノード１１に接続されたゲートと、電圧ＶＧＧ（２０Ｖ）を供給する電源に接続されたソースと、ノード１３に接続されたドレインとを有するＰＭＯＳトランジスタＰ１３と、ノード１１に接続されたゲートと、ノード１３に接続されたソースと、出力端子Ｙに接続されたドレインとを有するＰＭＯＳトランジスタＰ４１とから構成される回路である。
【０１２７】
同様に第２の変換回路Ｌ５は、入力端子Ｘに接続されたゲートと、電圧ＶＤＤ（３Ｖ）を供給する電源に接続されたソースと、ノード１２に接続されたドレインとを有するＰＭＯＳトランジスタＰ１２と、変換回路Ｈ５の回路内のノード１３に接続されたゲートと、電圧ＶＥＥ（−２０Ｖ）を供給する電源に接続されたソースと、ノード１２に接続されたドレインとを有するＮＭＯＳトランジスタＮ１２と、ノード１２に接続されたゲートと、電圧ＶＥＥ（−２０Ｖ）を供給する電源に接続されたソースと、ノード１４に接続されたドレインとを有するＮＭＯＳトランジスタＮ１３と、ノード１２に接続されたゲートと、ノード１４に接続されたソースと、出力端子Ｙに接続されたドレインとを有するＮＭＯＳトランジスタＮ４１とから構成される回路である。
【０１２８】
その他の構成は第１の実施形態と同様であり同一の参照符号を付して重複する説明を省略するとともに、特に第１の実施形態との相違点に着目して説明する。
【０１２９】
入力信号Ａにおける低電圧ＶＳＳ（０Ｖ）が入力端子Ｘに入力されると、ＮＭＯＳトランジスタＮ１１がオフとなり、ＰＭＯＳトランジスタＰ１２がオンとなる。そして、電圧ＶＤＤ（３Ｖ）がノード４２を通じてＮＭＯＳトランジスタＮ１３およびＮＭＯＳトランジスタＮ４１のゲートに印加され、両トランジスタがオンとなる。
【０１３０】
その後、電圧ＶＥＥ（−２０Ｖ）がノード１４および出力端子Ｙに印加される。ノード１４に電圧ＶＥＥ（−２０Ｖ）が印加されると、ＰＭＯＳトランジスタＰ１１のゲートに接続され、ＰＭＯＳトランジスタＰ１１がオンとなる。そのため、ＰＭＯＳトランジスタＰ１１が導通することによりノード４１を介して電圧ＶＧＧ（２０Ｖ）がＰＭＯＳトランジスタＰ１３、Ｐ４１のゲートに印加され、両ＰＭＯＳトランジスタＰ１３、Ｐ４１がオフとなる。その結果、出力端子Ｙには電圧ＶＥＥ（−２０Ｖ）が出力される。
【０１３１】
同様に、入力信号Ａにおける高い方の電圧ＶＤＤ（３Ｖ）が入力端子Ｘに入力されると、ＮＭＯＳトランジスタＮ１１がオンとなり、ＰＭＯＳトランジスタＰ１２がオフとなる。そして、電圧ＶＳＳ（０Ｖ）がノード４１を通じてＰＭＯＳトランジスタＰ１３およびＰＭＯＳトランジスタＰ４１のゲートに印加され、両トランジスタがオンとなる。
【０１３２】
その後、電圧ＶＧＧ（２０Ｖ）がノード１３および出力端子Ｙに印加される。ノード１３に電圧ＶＧＧ（２０Ｖ）が印加されると、ＮＭＯＳトランジスタＮ１２のゲートに伝達され、ＮＭＯＳトランジスタＮ１２がオンとなる。そのため、ＮＭＯＳトランジスタＮ１２が導通することによりノード４２を介して電圧ＶＥＥ（−２０Ｖ）がＮＭＯＳトランジスタＮ１３、Ｎ４１のゲートに印加され、両ＮＭＯＳトランジスタＮ１３、Ｎ４１がオフとなる。その結果、出力端子Ｙには電圧ＶＧＧ（２０Ｖ）が出力される。
【０１３３】
即ち、本レベル変換回路により、入力信号Ａの振幅ＶＤＤ（３Ｖ）／ＶＳＳ（０Ｖ）を並列接続された同一構成の１対の変換回路によって所望の出力信号Ａ´の振幅ＶＧＧ（２０Ｖ）／ＶＥＥ（−２０Ｖ）に変換することが出来る。
【０１３４】
上述のように本実施形態では、入力信号Ａにおける低電圧ＶＳＳ（０Ｖ）が入力されている時はノード１４に電圧ＶＥＥ（−２０Ｖ）が印加され、ＰＭＯＳトランジスタＰ１１がオンとなり、ノード１１には電圧ＶＧＧ（２０Ｖ）が印加されている。
【０１３５】
その後、入力信号Ａにおける高電圧ＶＤＤ（３Ｖ）が入力されると、ＮＭＯＳトランジスタＮ１１はオンとなるが、この変化時においてはＰＭＯＳトランジスタＰ１１もオンであり、ＰＭＯＳトランジスタＰ１１およびＮＭＯＳトランジスタＮ１１の抵抗値としての特性が同程度である場合は、すぐにはノード１１に所望の電圧ＶＳＳ（０Ｖ）は印加されない。
【０１３６】
しかし、第２の実施形態等と同様に、ＮＭＯＳトランジスタＮ１１およびＰＭＯＳトランジスタＰ１１のソース・ドレイン間の抵抗値を夫々Ｒ_Ｎ１１、Ｒ_Ｐ１１とすると、Ｒ_Ｎ１１＜Ｒ_Ｐ１１となるように夫々のトランジスタの特性が調整されているので、ノード１１には電圧ＶＳＳ（０Ｖ）が印加され、ＰＭＯＳトランジスタＰ１３およびＰＭＯＳトランジスタＰ４１がオンとなる。
【０１３７】
なぜなら、この入力信号Ａにおけるレベルが低電圧から高電圧に移行する変化時においては、ノード１４からはＰＭＯＳトランジスタＰ１１がオンであるのに必要な電圧ＶＥＥ（−２０Ｖ）がＰＭＯＳトランジスタＰ１１のゲートに印加されているが、当該レベル変化時の直後からは電圧が付加されないので、ＰＭＯＳトランジスタＰ１１のチャネルが当該レベル変化時の直後から急速に狭くなり、しかもＲ_Ｎ１１＜Ｒ_Ｐ１１となるように設計されているので、抵抗値の相違があることによりノード１１に速やかに所望の電圧ＶＳＳ（０Ｖ）が印加されるようにすることが出来るからである。
【０１３８】
その結果、出力端子Ｙには所望の電圧ＶＧＧ（２０Ｖ）が速やかに出力されることになる。
【０１３９】
ここで、第２の実施形態等と同様にＲ_Ｎ１１＜Ｒ_Ｐ１１となるようにＰＭＯＳトランジスタＰ１１、ＮＭＯＳトランジスタＮ１１の特性を調整するためには、例えば夫々のトランジスタのゲート電極の幅Ｗと長さＬの比、即ち、Ｗ／Ｌを小さくし、ゲート容量を抑えることが出来ればよい。
【０１４０】
同様にして、入力信号Ａにおける高電圧ＶＤＤ（３Ｖ）が入力されている時は、ノード１３に電圧ＶＧＧ（２０Ｖ）が印加され、ＮＭＯＳトランジスタＮ１２がオンとなり、ノード１２には電圧ＶＥＥ（−２０Ｖ）が印加されている。
【０１４１】
その後、入力信号Ａにおける低電圧ＶＳＳ（０Ｖ）が入力されると、ＰＭＯＳトランジスタＰ１２はオンとなるが、この時まだＮＭＯＳトランジスタＮ１２もオンであり、すぐにはノード１２に所望の電圧ＶＤＤ（３Ｖ）が印加されない。
【０１４２】
しかし、前記の低電圧から高電圧にレベルが移行する変化時の場合と同様の作用から、ＮＭＯＳトランジスタＮ１２およびＰＭＯＳトランジスタＰ１２のソース・ドレイン間の抵抗値をＲ_Ｐ１２、Ｒ_Ｎ１２とすると、Ｒ_Ｐ１２＜Ｒ_Ｎ１２となるように夫々のトランジスタの特性を調整すると、ノード１２は速やかに電圧ＶＤＤ（３Ｖ）の状態となる。
【０１４３】
その結果、ＮＭＯＳトランジスタＮ１３およびＮＭＯＳトランジスタＮ４１がオンとなり、出力端子Ｙには所望の電圧ＶＥＥ（−２０Ｖ）が速やかに出力される。
【０１４４】
このように、本実施形態では、ノード１３およびノード１４を介して所望の出力信号である電圧ＶＥＥ（−２０Ｖ）及び電圧ＶＧＧ（２０Ｖ）の一方が発生されたときに、他方の出力電圧を速やかにオフとするように、即ち、たすきがけの状態で他方の出力電圧を出力するＭＯＳトランジスタをオフとすることが出来る。
【０１４５】
つまり、ノード１３に現れる電圧のうち、高電圧ＶＧＧ（２０Ｖ）がＮＭＯＳトランジスタＮ１２のゲートに印加され、ＮＭＯＳトランジスタＮ１２がオンとなり、電圧ＶＥＥ（−２０Ｖ）がＮＭＯＳトランジスタＮ１３およびＮ４１のゲートに伝達され、ＮＭＯＳトランジスタＮ１３、Ｎ４１を速やかにオフとすることが出来る。
【０１４６】
同様に、ノード１４に現れる電圧のうち、低電圧ＶＥＥ（−２０Ｖ）がＰＭＯＳトランジスタＰ１１のゲートに印加され、ＰＭＯＳトランジスタＰ１１がオンとり、電圧ＶＧＧ（２０Ｖ）がＰＭＯＳトランジスタＰ１３、Ｐ４１のゲートに伝達され、ＰＭＯＳトランジスタＰ１３、Ｐ４１を速やかにオフとすることが出来る。
【０１４７】
その結果、本実施形態によると、前記Ｒ_Ｐ１２＜Ｒ_Ｎ１２、Ｒ_Ｎ１１＜Ｒ_Ｐ１１の関係による相乗効果によって遅延時間を最小とすることが出来る。つまり、電源の電圧ＶＧＧ−ＶＳＳ間、ＶＤＤ−ＶＥＥ間、ＶＧＧ−ＶＥＥ間夫々における貫通電流も最小限の値とすることが可能となる。
【０１４８】
【発明の効果】
以上詳述したように本発明によれば、チップサイズを縮小し、入力信号のレベルが変化するときの遅延時間及び貫通電流が小さいレベル変換回路を提供することが出来る。
【図面の簡単な説明】
【図１】本発明による第１の実施形態に係るレベル変換回路の構成を示す回路図。
【図２】本発明による第２の実施形態に係るレベル変換回路の構成を示す回路図。
【図３】本発明による第３の実施形態に係るレベル変換回路の構成を示す回路図。
【図４】本発明による第４の実施形態に係るレベル変換回路の構成を示す回路図。
【図５】本発明による第５の実施形態に係るレベル変換回路の構成を示す回路図。
【図６】従来のレベル変換回路の構成の一例を示す回路図。
【図７】従来のレベル変換回路の構成の他の例を示す回路図。
【符号の説明】
Ａ　…入力信号
Ａ´…出力信号
Ｘ…入力端子
Ｙ…出力端子
Ｈ１、Ｈ２、Ｈ３、Ｈ４、Ｈ５…第１の変換回路
Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５…第２の変換回路
ＶＳＳ…第１の電源
ＶＧＧ…第２の電源
ＶＤＤ…第３の電源
ＶＥＥ…第４の電源
Ｐ１１、Ｐ１２、Ｐ１３…ＰＭＯＳトランジスタ
Ｎ１１、Ｎ１２、Ｎ１３…ＮＭＯＳトランジスタ

Claims (22)

1. 第１のレベルとこの第１のレベルより低い第２のレベルとで表される電圧振幅を持つ入力信号が供給される入力端子と、
   前記第１のレベル以上の第３のレベルと、前記第２のレベル以下の第４のレベルとで表される電圧振幅を持つ出力信号を出力する出力端子と、
   前記入力端子と出力端子との間に接続され、前記入力信号の第１のレベルに応じて前記第３のレベルの電圧を前記出力端子に出力する第１の回路と、
   前記第１の回路と並列に前記入力端子と出力端子との間に接続され、前記入力信号の第２のレベルに応じて前記第４のレベルの電圧を前記出力端子に出力する第２の回路と、
   を具備することを特徴とするレベル変換回路。
2. 更に前記第１の回路及び第２の回路は夫々、複数のＭＯＳトランジスタを有することを特徴とする請求項１に記載のレベル変換回路。
3. 前記第１の回路は、
   前記入力端子に接続されたゲートと、第１の電源に接続されたソースと、第１のノードに接続されたドレインとを有する第１のＮＭＯＳトランジスタと、
   前記出力端子と接続された第２のノードに接続されたゲートと、第２の電源に接続されたソースと、前記第１のノードに接続されたドレインとを有する第１のＰＭＯＳトランジスタと、
   前記第１のノードに接続されたゲートと、前記第２の電源に接続されたソースと、前記第２のノードに接続されたドレインとを有する第２のＰＭＯＳトランジスタとを有し、
   前記第２の回路は、
   前記入力端子に接続されたゲート、第３の電源に接続されたソースと、第３のノードに接続されたドレインとを有する第３のＰＭＯＳトランジスタと、
   前記出力端子と接続された第４のノードに接続されたゲートと、第４の電源に接続されたソースと、前記第３のノードに接続されたドレインとを有する第２のＮＭＯＳトランジスタと、
   前記第３のノードに接続されたゲートと、前記第４の電源に接続されたソースと、前記第４のノードに接続されたドレインとを有する第３のＮＭＯＳトランジスタとを有することを特徴とする請求項２に記載のレベル変換回路。
4. 前記第１の回路は更に、前記第４の電源に接続されたゲートと、前記第２の電源に接続されたソースと、前記第１のＰＭＯＳトランジスタのソースに接続されたドレインとを有する第４のＰＭＯＳトランジスタを有し、
   前記第２の回路は、前記第２の電源に接続されたゲートと、前記第４の電源に接続されたソースと、前記第２のＮＭＯＳトランジスタのソースに接続されたドレインとを有する第４のＮＭＯＳトランジスタとを有することを特徴とする請求項３に記載のレベル変換回路。
5. 前記第１の回路は更に、前記入力端子に接続されたゲートと、前記第２の電源に接続されたソースと、前記第１のＰＭＯＳトランジスタのソースに接続されたドレインとを有する第４のＰＭＯＳトランジスタを有し、
   前記第２の回路は、前記入力端子に接続されたゲートと、前記第４の電源に接続されたソースと、前記第２のＮＭＯＳトランジスタのソースに接続されたドレインとを有する第４のＮＭＯＳトランジスタとを有すること
   を特徴とする請求項３に記載のレベル変換回路。
6. 前記第１の回路は、前記入力端子に接続されたゲートと、第１の電源に接続されたソースと、第１のノードに接続されたドレインとを有する第１のＮＭＯＳトランジスタと、第２のノードに接続されたゲートと、第２の電源に接続されたソースと、前記第１のノードに接続されたドレインとを有する第１のＰＭＯＳトランジスタと、前記第１のノードに接続されたゲートと、前記第３の電源に接続されたソースと、前記第２のノードに接続されたドレインとを有する第２のＰＭＯＳトランジスタと、前記第１のノードに接続されたゲートと、前記第２のノードに接続されたソースと、前記出力端子に接続されたドレインとを有する第３のＰＭＯＳトランジスタとを有し、
   前記第２の回路は、前記入力端子に接続されたゲートと、第３の電源に接続されたソースと、第３のノードに接続されたドレインとを有する第４のＰＭＯＳトランジスタと、第４のノードに接続されたゲートと、第４の電源に接続されたソースと、前記第３のノードに接続されたドレインとを有する第２のＮＭＯＳトランジスタと、前記第３のノードに接続されたゲートと、前記第４の電源に接続されたソースと、前記第４のノードに接続されたドレインとを有する第３のＮＭＯＳトランジスタと、前記第３のノードに接続されたゲートと、前記第４のノードに接続されたソースと、前記出力端子に接続されたドレインとを有する第４のＮＭＯＳトランジスタとを有することを特徴とする請求項３に記載のレベル変換回路。
7. 前記第１の回路は、前記入力端子に接続されたゲートと、第１の電源に接続されたソースと、第１のノードに接続されたドレインとを有する第１のＮＭＯＳトランジスタと、前記第２の回路内の第２のノードに接続されたゲートと、第２の電源に接続されたソースと、前記第１のノードに接続されたドレインとを有する第１のＰＭＯＳトランジスタと、前記第１のノードに接続されたゲートと、前記第２の電源に接続されたソースと、第３のノードに接続されたドレインとを有する第２のＰＭＯＳトランジスタと、前記第１のノードに接続されたゲートと、前記第３のノードに接続されたソースと、前記出力端子に接続されたドレインとを有する第３のＰＭＯＳトランジスタとを有し、
   前記第２の回路は、前記入力端子に接続されたゲートと、第３の電源に接続されたソースと、第４のノードに接続されたドレインとを有する第４のＰＭＯＳトランジスタと、前記第１の回路内の第３のノードに接続されたゲートと、第４の電源に接続されたソースと、前記第４のノードに接続されたドレインとを有する第２のＮＭＯＳトランジスタと、前記第４のノードに接続されたゲートと、前記第４の電源に接続されたソースと、前記第２のノードに接続されたドレインとを有する第３のＮＭＯＳトランジスタと、前記第４のノードに接続されたゲートと、前記第２のノードに接続されたソースと、前記出力端子に接続されたドレインとを有する第４のＮＭＯＳトランジスタとを有すること
   を特徴とする請求項３に記載のレベル変換回路。
8. 更に、前記第１のＮＭＯＳトランジスタのソース、ドレイン間の抵抗値は、前記第１のＮＭＯＳトランジスタのドレインと前記第２の電源に接続される第１のＰＭＯＳトランジスタのソース、ドレイン間の抵抗値よりも小さく、
   前記第３のＰＭＯＳトランジスタのソース、ドレイン間の抵抗値は、前記第３のＮＭＯＳトランジスタのドレインと前記第４の電源に接続される第２のＮＭＯＳトランジスタのソース、ドレイン間の抵抗値よりも小さいこと、
   を特徴とする請求項３又は請求項６に記載のレベル変換回路。
9. 更に、前記第１のＮＭＯＳトランジスタのソース、ドレイン間の抵抗値は、前記第４のＰＭＯＳトランジスタのソース、ドレイン間の抵抗値よりも小さく、
   前記第３のＰＭＯＳトランジスタのソース、ドレイン間の抵抗値は、前記第４のＮＭＯＳトランジスタのソース、ドレイン間の抵抗値よりも小さいこと、
   を特徴とする請求項４又は請求項５に記載のレベル変換回路。
10. 更に前記第１のＰＭＯＳトランジスタのソース、ドレイン間の抵抗値は、前記第１のＮＭＯＳトランジスタのソース、ドレイン間の抵抗値よりも大きく、
    前記第２のＮＭＯＳトランジスタのソース、ドレイン間の抵抗値は、前記第４のＰＭＯＳトランジスタのソース、ドレイン間の抵抗値よりも大きいこと、
    を特徴とする請求項７に記載のレベル変換回路。
11. 前記第１の回路は、前記入力信号の第１のレベルに応じて第１の制御信号を形成する第１の制御回路と、前記第１の制御信号により導通して前記第３のレベルの電圧を前記出力端子に出力する第１のスイッチ回路とを有し、
    前記第２の回路は、前記入力信号の第２のレベルに応じて第２の制御信号を形成する第２の制御回路と、前記第２の制御信号により導通して前記第４のレベルの電圧を前記出力端子に出力する第２のスイッチ回路とを有することを特徴とする請求項１又は請求項２に記載のレベル変換回路。
12. 前記第１の制御回路は、前記入力信号の第１のレベルに応じて導通する第１のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタと直列に第２の電源端子間に接続されるとともに前記出力端子に接続されたゲートを有する第１のＰＭＯＳトランジスタとを含み、
    前記第１のスイッチ回路は前記第１のＮＭＯＳトランジスタと第１のＰＭＯＳトランジスタとの間のノードに接続されたゲートを有する第２のＰＭＯＳトランジスタを含み、
    前記第２の制御回路は、前記入力信号の第２のレベルに応じて導通する第３のＰＭＯＳトランジスタと、前記第３のＰＭＯＳトランジスタと直列に第２の電源端子間に接続されるとともに前記出力端子に接続されたゲートを有する第２のＮＭＯＳトランジスタとを含み、
    前記第２のスイッチ回路は前記第３のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタとの間のノードに接続されたゲートを有する第３のＮＭＯＳトランジスタを含むことを特徴とする請求項１１に記載のレベル変換回路。
13. 前記第１の電源端子の一方は前記第３のレベルを持ち、他方は前記第２のレベルを持ち、前記第２の電源端子の一方は前記第１のレベルを持ち、他方は前記第４のレベルを持つことを特徴とする請求項１２に記載のレベル変換回路。
14. 前記第１の制御回路は更に、前記第２の電源端子の一方と前記第１のＰＭＯＳトランジスタとの間に接続された第１の抵抗素子を有し、
    前記第２の制御回路は更に、前記第４の電源端子の一方と前記第２のＮＭＯＳトランジスタとの間に接続された第２の抵抗素子を有することを特徴とする請求項１２に記載のレベル変換回路。
15. 前記第１の抵抗素子は前記第４のレベルの電圧がゲートに供給されて導通状態とされている第４のＰＭＯＳトランジスタを含み、前記第２の抵抗素子は前記第３のレベルの電圧がゲートに供給されて導通状態とされる第４のＮＭＯＳトランジスタを含むことを特徴とする請求項１１に記載のレベル変換回路。
16. 前記第１の抵抗素子は前記入力端子に接続されたゲートを有し前記第１のレベルの電圧が前記ゲートに供給されたときに高抵抗となる第４のＰＭＯＳトランジスタを含み、前記第２の抵抗素子は前記第２のレベルの電圧が前記ゲートに供給されて高抵抗とされる第４のＮＭＯＳトランジスタを含むことを特徴とする請求項１４に記載のレベル変換回路。
17. 前記第１のスイッチ回路は更に、前記第２のＰＭＯＳトランジスタと前記出力端子との間に接続され、前記第１のノードに接続されたゲートを有する第３のＰＭＯＳトランジスタを含み、前記第２、第３のＰＭＯＳトランジスタの接続ノードが前記第１のＰＭＯＳトランジスタのゲートに接続され、前記第２のスイッチ回路は更に、前記第３のＮＭＯＳトランジスタと前記出力端子との間に接続され、前記第３のノードに接続されたゲートを有する第４のＮＭＯＳトランジスタを含み、前記第３、第４のＮＭＯＳトランジスタの接続ノードが前記第２のＮＭＯＳトランジスタのゲートに接続されることを特徴とする請求項１２に記載のレベル変換回路。
18. 前記第１のスイッチ回路は更に、前記第２のＰＭＯＳトランジスタと前記出力端子との間に接続され、前記第１のノードに接続されたゲートを有する第３のＰＭＯＳトランジスタを含み、前記第２，第３のＰＭＯＳトランジスタの接続ノードが前記第２のＮＭＯＳトランジスタのゲートに接続され、前記第２のスイッチ回路は更に、前記第３のＮＭＯＳトランジスタと前記出力端子との間に接続され、前記第４のノードに接続されたゲートを有する第４のＮＭＯＳトランジスタを含み、前記第３、第４のＮＭＯＳトランジスタの接続ノードが前記第１のＰＭＯＳトランジスタのゲートに接続されることを特徴とする請求項１２に記載のレベル変換回路。
19. 第１のＮＭＯＳトランジスタのソース、ドレイン間の抵抗値は、前記第１のＰＭＯＳトランジスタのソース、ドレイン間の抵抗値よりも小さく、
    前記第３のＰＭＯＳトランジスタのソース、ドレイン間の抵抗値は、前記第２のＮＭＯＳトランジスタのソース、ドレイン間の抵抗値よりも小さいこと、
    を特徴とする請求項１１乃至請求項１３のいずれか１項に記載のレベル変換回路。
20. 第１のＮＭＯＳトランジスタのソース、ドレイン間の抵抗値は、前記第４のＰＭＯＳトランジスタのソース、ドレイン間の抵抗値よりも小さく、
    前記第３のＰＭＯＳトランジスタのソース、ドレイン間の抵抗値は、前記第４のＮＭＯＳトランジスタのソース、ドレイン間の抵抗値よりも小さいこと、
    を特徴とする請求項１４乃至請求項１６のいずれか１項に記載のレベル変￥￥換回路。
21. 第１のＮＭＯＳトランジスタのソース、ドレイン間の抵抗値は、前記第１のＰＭＯＳトランジスタのソース、ドレイン間の抵抗値よりも小さく、
    前記第４のＰＭＯＳトランジスタのソース、ドレイン間の抵抗値は、前記第２のＮＭＯＳトランジスタのソース、ドレイン間の抵抗値よりも小さいこと、
    を特徴とする請求項１７に記載のレベル変換回路。
22. 更に前記第１のＰＭＯＳトランジスタのソース、ドレイン間の抵抗値は、前記第１のＮＭＯＳトランジスタのソース、ドレイン間の抵抗値よりも大きく、
    前記第２のＮＭＯＳトランジスタのソース、ドレイン間の抵抗値は、前記第４のＰＭＯＳトランジスタのソース、ドレイン間の抵抗値よりも大きいこと、
    を特徴とする請求項１８に記載のレベル変換回路。

Images