CN107507642A - 电阻值校准电路和方法及应用其的半导体存储器 - Google Patents

Abstract

本发明提供一种电阻值校准电路和方法，以及应用其的半导体存储器，本发明的电阻值校准电路以P+多晶硅电阻和N+多晶硅电阻的组合电阻作为参考电阻，利用P+多晶硅电阻和N+多晶硅电阻的电阻温度系数互逆的特性，补偿温度对参考电阻的影响，提高电阻值校准的准确性，可应用到半导体存储器上，用于校准输入输出端口驱动单元的电阻值，提高输入输出端口的输入输出性能。

Description

电阻值校准电路和方法及应用其的半导体存储器

技术领域

本发明涉及半导体存储器技术领域，尤其涉及一种电阻值校准电路和校准方法，以及应用其的半导体存储器。

背景技术

DDR3/4(Double Data Rate Synchronous Dynamic Random Access Memory 3/4，第三/四代双倍速率同步动态随机存储器)是最为常见的动态随机存取存储器(DynamicRandom Access Memory，DRAM)。输入输出端口的驱动单元是DDR3/4的重要单元，随着DDR3/4的运行，PVT(Process-Voltage-Temperature，工艺-电压-温度)会发生变化，从而引起驱动单元的电阻值发生变化，影响输入输出端口的输入输出性能，因此，要对输入输出端口驱动单元的电阻值进行校准。

如图1和图2所示为DDR4的输入输出端口驱动单元的电阻值校准电路图，驱动单元分为上拉驱动单元10和下拉驱动单元20，其中上拉驱动单元10通常由PMOS(Positivechannel-Metal-Oxide-Semiconductor，P型金属氧化物半导体)晶体管11和上拉电阻12构成，下拉驱动单元20通常由NMOS(Negative channel-Metal-Oxide-Semiconductor，N型金属氧化物半导体)晶体管21和下拉电阻22构成。

在校准过程中，首先，以P+多晶硅电阻(P+Doped Poly Silicon Resistor，P+PolyResistor)30作为参考电阻对上拉驱动单元10的电阻值进行校准，包括：调整上拉驱动单元10的电阻值，利用比较器40比较参考电压V_ref和分压电压V_{_divided}，直到V__divided＝VDD/2，完成上拉驱动单元10的电阻值校准，其中，V_ref＝VDD/2，VDD为电源电压，如图1所示。然后，用校准后的上拉驱动单元10对下拉驱动单元20的电阻值进行校准，包括：调整下拉驱动单元20的电阻值，利用比较器10比较参考电压V_ref和分压电压V_{_divided}，直到V__divided＝VDD/2，完成下拉驱动单元20的电阻值校准，如图2所示，由此完成输入输出端口驱动单元的电阻校准。

由于P+多晶硅电阻的电阻值会受到温度影响，因此当温度发生变化时，以P+多晶硅电阻作为参考电阻进行校准会影响校准结果，影响输入输出端口的输入输出性能。

发明内容

有鉴于此，本发明提供一种输入输出端口驱动单元的电阻值校准电路和校准方法，以及应用其的半导体存储器，以至少解决现有技术中的以上技术问题。

作为本发明的一个方面，本发明提供一种电阻值校准电路，包括相连接的第一被校准单元和参考电阻，所述参考电阻用于校准所述第一被校准单元的电阻值，所述参考电阻包括P+多晶硅电阻和N+多晶硅电阻。

在一些实施例中，所述参考电阻包括所述P+多晶硅电阻和所述N+多晶硅电阻的串联电阻。

在一些实施例中，所述P+多晶硅电阻和所述N+多晶硅电阻的电阻值具有如下关系：

R_P×T_CP＝-R_N×T_CN，

其中，R_P为所述P+多晶硅电阻的电阻值，T_CP为所述P+多晶硅电阻的电阻温度系数，R_N为所述N+多晶硅电阻的电阻值，T_CN为所述N+多晶硅电阻的电阻温度系数。

在一些实施例中，所述电阻值校准电路还包括控制器，连接于所述第一被校准单元，用于控制调整所述第一被校准单元的电阻值，使所述第一被校准单元的电阻值匹配于所述参考电阻的电阻值。

在一些实施例中，所述第一被校准单元连接于第一电压，所述参考电阻连接于第二电压，所述第一被校准单元和所述参考电阻串联在所述第一电压和所述第二电压之间，所述控制器用于控制调整所述第一被校准单元的电阻值，使所述第一被校准单元的电压值等于所述参考电阻的电压值。

在一些实施例中，所述电阻值校准电路还包括比较器，所述比较器的输入端分别连接于节点和参考电压，所述比较器的输出端连接于所述控制器，所述比较器用于比较所述节点的电压值和所述参考电压的电压值，并输出比较结果，其中，所述节点为所述第一被校准单元与所述参考电阻之间的连接点，所述参考电压的电压值为所述第一电压与所述第二电压的电压值之差；所述控制器用于根据所述比较结果，控制调整所述第一被校准单元的电阻值。

在一些实施例中，所述第一被校准单元包括多个金属氧化物半导体晶体管的并联电路，所述控制器控制调整所述第一被校准单元的电阻值包括控制所述金属氧化物半导体晶体管的打开或关闭。

在一些实施例中，所述电阻值校准电路还包括第二被校准单元，连接于所述第一被校准单元，所述第一被校准单元用于校准所述第二被校准单元的电阻值。

作为本发明的另一个方面，本发明还提供一种半导体存储器，包括以上任一项所述的电阻值校准电路。

作为本发明的另一个方面，本发明还提供一种电阻值校准方法，包括：利用参考电阻校准第一被校准单元的电阻值，所述参考电阻包括P+多晶硅电阻和N+多晶硅电阻。

在一些实施例中，所述参考电阻为所述P+多晶硅电阻和所述N+多晶硅电阻的串联电阻。

在一些实施例中，所述P+多晶硅电阻和所述N+多晶硅电阻的电阻值具有如下关系：

R_P×T_CP＝-R_N×T_CN，

其中，R_P为所述P+多晶硅电阻的电阻值，T_CP为所述P+多晶硅电阻的电阻温度系数，R_N为所述N+多晶硅电阻的电阻值，T_CN为所述N+多晶硅电阻的电阻温度系数。

本发明采用上述技术方案，具有如下优点：

本发明的电阻值校准电路以P+多晶硅电阻和N+多晶硅电阻的组合电阻作为参考电阻，利用P+多晶硅电阻和N+多晶硅电阻的电阻温度系数互逆的特性，补偿温度对参考电阻的影响，提高电阻值校准的准确性，可应用到半导体存储器上，用于校准输入输出端口驱动单元的电阻值，提高输入输出端口的输入输出性能。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。

图1为现有技术中上拉驱动单元的电阻值校准电路图。

图2为现有技术中下拉驱动单元的电阻值校准电路图。

图3为实施例一的第一被校准单元的电阻值校准电路图。

图4为实施例一的第二被校准单元的电阻值校准电路图。

图5为实施例二的第一被校准子单元的电路图。

图6为实施例二的第二被校准子单元的电路图。

附图标记说明：

10：上拉驱动单元；11：PMOS晶体管；12：上拉电阻；

20：下拉驱动单元；21：NMOS晶体管；22：下拉电阻；

30：P+多晶硅电阻；

100：第一被校准单元；101：PMOS晶体管；102：第一电阻元件；

200：第二被校准单元；201：NMOS晶体管；202：第二电阻元件；

300：参考电阻；301：P+多晶硅电阻；302：N+多晶硅电阻；

401：第一比较器；402：第二比较器；

501：第一控制器；502：第二控制器；

601：第一电压；602：第二电压；

701：第一节点；702：第二节点。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

具体地，本发明实施例提供了以包括P+多晶硅电阻和N+多晶硅电阻(N+DopedPoly Silicon Resistor，N+Poly Resistor)的组合电阻作为参考电阻对上拉驱动单元(即第一被校准单元)的电阻值进行校准，然后再以校准后的上拉驱动单元为参考对下拉驱动单元(即第二被校准单元)的电阻值进行校准，从而实现半导体存储器的输入输出端口驱动单元的电阻值校准。

实施例一

如图3所示为本发明实施例的电阻值校准电路，包括第一被校准单元100、参考电阻300和连接于第一被校准单元100的第一控制器501，其中，第一被校准单元100和参考电阻300串联。第一控制器501用于控制调整第一被校准单元100的电阻值，使第一被校准单元100的电压值匹配于参考电阻300的电压值，从而使第一被校准单元100的电阻值匹配于参考电阻300的电阻值。

需要说明的是，本发明实施例不对第一校准单元100和参考电阻300的连接关系作限定，例如，第一校准单元100和参考电阻300也可以是并联，第一控制器501用于控制调整第一被校准单元100的电阻值，使第一被校准单元100的电流值匹配于参考电阻300的电流值，从而使第一被校准单元100的电阻值匹配于参考电阻300的电阻值。

本实施例中，“匹配”包含相等或两者数值差在20％以内的关系，也就是说，当第一被校准单元100的电压值匹配于参考电阻300的电压值时，第一被校准单元100与参考电阻300的电压值相等，或者，第一被校准单元100与参考电阻300的电压值之差等于或小于参考电阻300的电压值的20％；当第一被校准单元100的电流值匹配于参考电阻300的电流值时，第一被校准单元100与参考电阻300的电流值相等，或者，第一被校准单元100与参考电阻300的电流值之差等于或小于参考电阻300的电流值的20％；当第一被校准单元100的电阻值匹配于参考电阻300的电阻值时，第一被校准单元100与参考电阻300的电阻值相等，或者，第一被校准单元100与参考电阻300的电阻值之差等于或小于参考电阻300的电阻值的20％。

参考电阻300是P+多晶硅电阻301和N+多晶硅电阻302的串联电阻。参考电阻300在第一温度下的电阻值R1和在第二温度下的电阻值R2可以通过以下公式计算：

R1＝R_N+R_P，

R2＝R_N(1+T_CN×ΔT)+R_P(1+T_CP×ΔT),

其中，R_P为第一温度下P+多晶硅电阻301的电阻值；T_CP为P+多晶硅电阻301的电阻温度系数，电阻温度系数是指在规定的环境温度范围内，温度每改变1℃时电阻值的平均相对变化，用ppm/℃表示，T_CP为已知常数；R_N为第一温度下N+多晶硅电阻302的电阻值；T_CN为N+多晶硅电阻302的电阻温度系数，为已知常数；ΔT为温度的变化值，即第一温度和第二温度之差。

T_CP为正数，T_CN为负数，当存在温度变化时(即ΔT不为0时)，由于T_CP和T_CN互为补偿，R2与R1的差值较小，也就是说，参考电阻300的电阻值受温度变化影响较小。

优选地，当R_P和R_N存在以下关系：

R_P×T_CP＝-R_N×T_CN，

就能使R2＝R1，也就是说，参考电阻300的电阻值不再受温度变化的影响。

需要说明的是，本发明实施例不对P+多晶硅电阻301和N+多晶硅电阻302的数量和组合关系作限定，只要可以利用P+多晶硅电阻301和N+多晶硅电阻302的的温度系数互逆的特性使参考电阻300受温度变化影响较小或不受温度变化的影响即可，例如，参考电阻为两个电阻组的并联电路，每个电阻组为P+多晶硅电阻301和N+多晶硅电阻302的串联电路。

优选地，可以通过以下分压电路使第一被校准单元100的电压值等于参考电阻300的电压值，从而使第一被校准单元100的电阻值等于参考电阻300的电阻值。

第一被校准单元100连接于第一电压601和参考电阻300之间，参考电阻300连接于第二电压602，第一比较器401的输入端分别连接于第一节点701和参考电压(图中未示出)，用于比较V1_{_divided}与V_ref，并输出第一比较结果给第一控制器501。其中，第一节点701为第一被校准单元100与参考电阻300之间的连接点，V1_{_divided}为第一节点701的电压值，V_ref为参考电压的电压值，即第一电压601和第二电压602的电压值之差。本发明实施例优选第一电压601为电源电压，第二电压602为接地，电源电压的电压值为VDD，也就是说V_ref＝VDD/2。

第一控制器501连接于第一比较器401的输出端与第一被校准单元100之间，用于根据第一比较结果，控制调整第一被校准单元100的电阻值，直到V1_{_divided}＝VDD/2，完成第一被校准单元100的电阻值校准。

优选地，如图4所示，本发明实施例的电阻值校准电路还包括第二被校准单元200、第二比较器402和第二控制器502。第二被校准单元200连接于第一电压601和第一电阻元件102之间，第二比较器402的输入端分别连接于第二节点702和参考电压，用于比较V2_{_divided}与V_ref，并输出第二比较结果给第二控制器502。其中，第二节点702为第一被校准单元100和第二被校准单元200之间的连接点，V2_{_divided}为第二节点702的电压值。

第二控制器502连接于第二比较器402的输出端与第二被校准单元200之间，用于根据第二比较结果，控制调整第二被校准单元200的电阻值，直到V2_{_divided}＝VDD/2，完成第二被校准单元200的电阻值校准。

作为本发明实施例的另一个方面，本发明实施例还提供一种半导体存储器，包括以上所述的电阻值校准电路。

作为本发明实施例的另一个方面，本发明实施例还提供一种电阻值校准方法，包括：步骤S1，利用参考电阻300校准第一被校准单元100的电阻值。

其中，参考电阻300包括P+多晶硅电阻301和N+多晶硅电阻302，优选地，参考电阻300为P+多晶硅电阻301和N+多晶硅电阻302的串联电阻，并且，具有如下关系：

R_P×T_CP＝-R_N×T_CN。

优选地，在步骤S1中包括：第一控制器501控制调整第一被校准单元100的电阻值，直到V1_{_divided}＝VDD/2，使第一被校准单元100的电阻值等于参考电阻300的电阻值，完成第一被校准单元100的电阻值校准。

优选地，在步骤S1之后，还包括步骤S2，利用校准后的第一被校准单元100校准第二被校准单元200的电阻值。

优选地，在步骤S2中包括：第二控制器502控制调整第二被校准单元200的电阻值，直到V2_{_divided}＝VDD/2，使第二被校准单元200的电阻值等于校准后的第一被校准单元100的电阻值，完成第二被校准单元200的电阻值校准。

本发明实施例的电阻值校准电路以P+多晶硅电阻和N+多晶硅电阻的组合电阻作为参考电阻，利用P+多晶硅电阻和N+多晶硅电阻的电阻温度系数互逆的特性，补偿温度对参考电阻的影响，提高电阻值校准的准确性。

实施例二

本发明实施例提供一种电阻值校准电路，相较于实施例一，本发明实施例的第一被校准单元100被配置为上拉驱动单元，第二被校准单元200被配置为下拉驱动单元。

如图5所示，第一被校准单元100包括第一被校准子单元和第一电阻元件102的串联电路，其中，第一被校准子单元为多个PMOS晶体管101的并联电路，第一控制器501通过控制每一个PMOS晶体管101的打开或关闭来调整第一被校准单元100的电阻值，直到V1_{_divided}＝VDD/2，完成第一被校准单元100的电阻值校准。

如图6所示，第二被校准单元200包括第二被校准子单元和第二电阻元件202的串联电路，其中，第二被校准子单元为多个NMOS晶体管201的并联电路，第二控制器502通过控制每一个NMOS晶体管201的打开或关闭来调整第二被校准单元200的电阻值，直到V2_{_divided}＝VDD/2，完成第二被校准单元200的电阻值校准。

需要说明的是，也可以将第一被校准单元100被配置为下拉驱动单元，第二被校准单元200被配置为上拉驱动单元，也就是说，参考电阻既可以被配置用于校准上拉驱动单元，也可以被配置用于校准下拉驱动单元，即本发明实施例不对上拉驱动单元和下拉驱动单元的校准顺序做限定。

作为本发明实施例的另一个方面，本发明实施例还提供一种半导体存储器，包括以上所述的电阻值校准电路，其中第一被校准单元100即为半导体存储器的上拉驱动单元，第二校准单元200即为半导体存储器的下拉驱动单元。

作为本发明实施例的另一个方面，本发明实施例还提供一种电阻值校准方法，包括：

步骤S1，第一控制器501通过控制每一个PMOS晶体管101的打开或关闭来调整第一被校准单元100的电阻值，直到V1_{_divided}＝VDD/2，使第一被校准单元100的电阻值等于参考电阻300的电阻值，完成第一被校准单元100(上拉驱动单元)的电阻值校准；

步骤S2，第二控制器502通过控制每一个NMOS晶体管201的打开或关闭来调整第二被校准单元200的电阻值，直到V2_{_divided}＝VDD/2，使第二被校准单元200的电阻值等于校准后的第一被校准单元100的电阻值，完成第二被校准单元200(下拉驱动单元)的电阻值校准。

其中，参考电阻300包括P+多晶硅电阻301和N+多晶硅电阻302，优选地，参考电阻300为P+多晶硅电阻301和N+多晶硅电阻302的串联电阻，并且，具有如下关系：

R_P×T_CP＝-R_N×T_CN。

本发明实施例的电阻值校准电路以P+多晶硅电阻和N+多晶硅电阻的组合电阻作为参考电阻，利用P+多晶硅电阻和N+多晶硅电阻的电阻温度系数互逆的特性，补偿温度对参考电阻的影响，提高电阻值校准的准确性，可应用到半导体存储器上，用于校准输入输出端口驱动单元的电阻值，提高输入输出端口的输入输出性能。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种电阻值校准电路，包括相连接的第一被校准单元和参考电阻，所述参考电阻用于校准所述第一被校准单元的电阻值，其特征在于，所述参考电阻包括P+多晶硅电阻和N+多晶硅电阻。

2.根据权利要求1所述的电阻值校准电路，其特征在于，所述参考电阻包括所述P+多晶硅电阻和所述N+多晶硅电阻的串联电阻。

3.根据权利要求2所述的电阻值校准电路，其特征在于，所述P+多晶硅电阻和所述N+多晶硅电阻的电阻值具有如下关系：

R_P×T_CP＝-R_N×T_CN，

其中，R_P为所述P+多晶硅电阻的电阻值，T_CP为所述P+多晶硅电阻的电阻温度系数，R_N为所述N+多晶硅电阻的电阻值，T_CN为所述N+多晶硅电阻的电阻温度系数。

4.根据权利要求1所述的电阻值校准电路，其特征在于，所述电阻值校准电路还包括控制器，连接于所述第一被校准单元，用于控制调整所述第一被校准单元的电阻值，使所述第一被校准单元的电阻值匹配于所述参考电阻的电阻值。

5.根据权利要求4所述的电阻值校准电路，其特征在于，所述第一被校准单元连接于第一电压，所述参考电阻连接于第二电压，所述第一被校准单元和所述参考电阻串联在所述第一电压和所述第二电压之间，所述控制器用于控制调整所述第一被校准单元的电阻值，使所述第一被校准单元的电压值等于所述参考电阻的电压值。

6.根据权利要求5所述的电阻值校准电路，其特征在于，所述电阻值校准电路还包括比较器，所述比较器的输入端分别连接于节点和所述参考电压，所述比较器的输出端连接于所述控制器，所述比较器用于比较所述节点的电压值和所述参考电压的电压值，并输出比较结果，其中，所述节点位于所述第一被校准单元与所述参考电阻之间的连接点，所述参考电压的电压值为所述第一电压与所述第二电压的电压值之差；所述控制器用于根据所述比较结果控制调整所述第一被校准单元的电阻值。

7.根据权利要求4所述的电阻值校准电路，其特征在于，所述第一被校准单元包括多个金属氧化物半导体晶体管的并联电路，所述控制器控制调整所述第一被校准单元的电阻值包括控制所述金属氧化物半导体晶体管的打开或关闭。

8.根据权利要求1至7任一项所述的电阻值校准电路，其特征在于，所述电阻值校准电路还包括第二被校准单元，连接于所述第一被校准单元，所述第一被校准单元用于校准所述第二被校准单元的电阻值。

9.一种半导体存储器，其特征在于，包括权利要求1所述的电阻值校准电路。

10.一种电阻值校准方法，其特征在于，包括：利用参考电阻校准第一被校准单元的电阻值，所述参考电阻包括P+多晶硅电阻和N+多晶硅电阻。

11.根据权利要求10所述的电阻值校准方法，其特征在于，所述参考电阻为所述P+多晶硅电阻和所述N+多晶硅电阻的串联电阻。

12.根据权利要求11所述的电阻值校准方法，其特征在于，所述P+多晶硅电阻和所述N+多晶硅电阻的电阻值具有如下关系：

R_P×T_CP＝-R_N×T_CN，

其中，R_P为所述P+多晶硅电阻的电阻值，T_CP为所述P+多晶硅电阻的电阻温度系数，R_N为所述N+多晶硅电阻的电阻值，T_CN为所述N+多晶硅电阻的电阻温度系数。