JPH11185470A

JPH11185470A - 半導体集積回路装置

Info

Publication number: JPH11185470A
Application number: JP9346767A
Authority: JP
Inventors: Yasuhide Bandou; 能英阪東; Nobutaka Taniguchi; 暢孝谷口; Hiroyoshi Tomita; 浩由富田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-12-16
Filing date: 1997-12-16
Publication date: 1999-07-09
Anticipated expiration: 2017-12-16
Also published as: US6031788A; KR19990063061A; TW480491B; KR100309716B1; JP4006072B2

Abstract

(57)【要約】【課題】本発明は、高精度にタイミング調整が可能な
ＤＬＬ回路を有し、外部クロックと内部クロックを同期
させることにより、誤動作を防止可能とし、更に低消費
電力で動作可能な半導体集積回路装置を提供することを
目的とする。【解決手段】外部から入力されるすべてのクロック信号
を無効とするアクティブパワーダウン状態を設定可能な
半導体集積回路装置において、外部クロック信号と同期
した内部クロック信号を生成するＤＬＬ回路と、該ＤＬ
Ｌ回路にて生成した内部クロック信号により外部からの
制御信号をラッチするラッチ回路と、該ラッチ回路にて
ラッチされた制御信号に対応する所定の処理を実行する
実行回路を有する構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＬＬ回路を搭載
する半導体集積回路装置に関する。近年、ＳＤＲＡＭ等
の半導体集積回路装置は、高速化及び高集積化が進み、
それに伴って所定の内部回路に対して外部のクロック信
号と位相の同期したクロックを安定的に供給することが
重要となっている。そこで、最近は高精度にタイミング
調整が可能なＤＬＬ（ＤｅｌａｙＬｏｃｋｅｄＬｏ
ｏｐ）回路を使用して、外部のクロックと位相の同期し
たクロックを、所定の内部回路に対して供給することが
多い。

【０００２】また、最近のＳＤＲＡＭ等の半導体集積回
路装置は、高速化及び高集積化に伴い消費電力が増大す
る傾向にあり、低消費電力化が要望されている。

【０００３】

【従来の技術】以下、従来の半導体集積回路装置におい
て、アクティブパワーダウン状態を設定可能なＳＤＲＡ
Ｍを例として動作を説明する。尚、アクティブパワーダ
ウン状態外部とは、外部から入力されるすべてのクロッ
ク信号を無効とする状態をいう。

【０００４】従来のＳＤＲＡＭは、例えば、図１９のよ
うに、グローバルな内部クロックに同期して、ＤＲＡＭ
ＣＯＲＥへのデータの書き込み、及びＤＲＡＭＣＯ
ＲＥからのデータの読み出しを行っている。ＳＤＲＡＭ
内に供給される内部クロックは、ＳＤＲＡＭの外部から
供給される外部クロックと、外部から制御可能なクロッ
クイネーブル信号ＣＫＥがＡＮＤゲート３０１を介して
生成され、ＣＫＥが’Ｈ’の場合、内部クロックを各回
路に供給し、ＣＫＥが’Ｌ’の場合、各回路への内部ク
ロックの供給を停止する。尚、ＣＫＥが’Ｌ’の場合、
且つ制御信号が所定の入力の場合、ＳＤＲＡＭは、アク
ティブパワーダウン状態となる。

【０００５】また、ここでいう前記制御信号とは、チッ
プセレクト信号ＣＳ、ロウアドレスセレクト信号ＲＡ
Ｓ、カラムアドレスセレクト信号ＣＡＳ、ライトイネー
ブル信号ＷＥの信号をいい、前記所定の入力とは、例え
ば、図１５に示すアクティブパワーダウン状態成立条件
に対応する入力のことをいう。これらの制御信号は、内
部クロックに同期して、それぞれラッチ回路３０２、３
０３、３０４、３０５にラッチされ、内部回路３０６に
通知される。尚、内部回路３０６は、ＳＤＲＡＭを構成
するＡＮＤゲート３０１、ラッチ回路３０２、３０３、
３０４、３０５以外の回路で構成され、例えば、アクテ
ィブパワーダウン状態成立条件を検出するためのコマン
ドデコーダー、ＤＲＡＭＣＯＲＥ等の回路で構成され
る。

【０００６】上記のように構成される従来のＳＤＲＡＭ
は、例えば、図２０に示すタイムチャートのように、ラ
ッチ回路３０２、３０３、３０４、３０５がに示す内
部クロックの立ち上がりで、ＣＳ、ＲＡＳ、ＣＡＳ、Ｗ
Ｅをラッチすることにより、ＬＡＴＣＨＣＳ、ＬＡＴ
ＣＨＲＡＳ、ＬＡＴＣＨＣＡＳ、ＬＡＴＣＨＷＥ
の’Ｈ’状態が確定する。

【０００７】この状態で、例えば、に示すようにＣＫ
Ｅが’Ｌ’に設定されると、図１５に示すアクティブパ
ワーダウン状態成立条件が一致し、従来のＳＤＲＡＭ
は、アクティブパワーダウン状態にセットされる。尚、
従来のＳＤＲＡＭは、アクティブパワーダウン状態にセ
ットされた場合に内部クロックが停止する。そのため、
各制御信号は、’Ｈ’、’Ｌ’のいずれの信号の入力が
あっても無視され（図２０斜線部）、各ラッチ回路は、
以降の状態を保持する。

【０００８】この状態は、アクティブパワーダウン状態
が解除されるまで、即ち、ＣＫＥが’Ｈ’に設定され、
内部クロックが動作を開始するまで継続する。

【０００９】

【発明が解決しようとする課題】しかしながら、従来の
ＳＤＲＡＭにおいて、動作周波数が高くなると、外部ク
ロックに対する内部クロックの遅延により、誤動作が発
生する可能性がある。本発明は、高精度にタイミング調
整が可能なＤＬＬ回路を有し、外部クロックと内部クロ
ックを同期させることにより、誤動作を防止可能とし、
更に低消費電力で動作可能な半導体集積回路装置を提供
する。

【００１０】

【課題を解決するための手段】そこで、上記課題を解決
するため、本発明の半導体集積回路装置は、請求項１に
記載のように、外部から入力されるすべてのクロック信
号を無効とするアクティブパワーダウン状態を設定可能
な半導体集積回路装置において、外部クロック信号と同
期した内部クロック信号を生成するＤＬＬ回路（後述す
る実施例のＤＬＬ回路１に相当）と、該ＤＬＬ回路にて
生成した内部クロック信号により外部からの制御信号を
ラッチするラッチ回路（後述する実施例のラッチ回路
２、３、４、５に相当）と、該ラッチ回路にてラッチさ
れた制御信号に対応する所定の処理を実行する実行回路
（後述する実施例の内部回路６に相当）を有する構成と
する。

【００１１】本発明の半導体集積回路装置は、内部にＤ
ＬＬ回路を有することにより、動作周波数が高くなった
場合でも高精度のタイミング調整が可能となり、外部ク
ロックと内部クロックが常に同期している。そのため、
従来の半導体集積回路装置のような、外部クロックに対
する内部クロックの遅延を要因とする誤動作が発生しな
い。

【００１２】また、本発明の半導体集積回路装置は、請
求項２に記載のように、請求項１記載の半導体集積回路
装置において、アクティブパワーダウン状態のとき、前
記ＤＬＬ回路に対して外部クロック信号を供給しない手
段（後述する実施例のＡＮＤゲート８に相当）を有する
構成とする。本発明の半導体集積回路装置は、上記ＤＬ
Ｌ回路に対して外部クロック信号を供給しない手段とし
て、例えば、ＤＬＬ回路の直前に２入力ＡＮＤゲートを
有する構成とし、一方の入力に外部クロックを、他方に
外部クロックイネーブル信号をそれぞれ入力している。

【００１３】従って、本発明の半導体集積回路装置は、
アクティブパワーダウン状態のとき、その外部クロック
イネーブル信号をディセーブル状態にすることにより外
部クロックをＤＬＬ回路に伝達しないように制御するた
め、ＤＬＬ回路にて内部クロックが生成されず、内部回
路の消費電力を削減することができる。また、本発明の
半導体集積回路装置は、請求項３に記載のように、請求
項１記載の半導体集積回路装置において、アクティブパ
ワーダウン状態のとき、前記ＤＬＬ回路にて生成された
内部クロック信号によりラッチされた前記制御信号を前
記内部回路に通知しない手段（後述する実施例のＡＮＤ
ゲート１２、１３、１４、１５に相当）を有する構成と
する。

【００１４】本発明の半導体集積回路装置は、上記制御
信号を内部回路に通知しない手段として、例えば、内部
回路の直前に２入力ＡＮＤゲートを有する構成とし、一
方の入力に制御信号を、他方に制御イネーブル信号をそ
れぞれ入力している。従って、本発明の半導体集積回路
装置は、アクティブパワーダウン状態のとき、その制御
イネーブル信号をディセーブル状態にすることによりラ
ッチ回路からの制御信号が内部回路に伝達されないた
め、内部回路が動作せず、内部回路の消費電力を削減す
ることができる。尚、本発明は、アクティブパワーダウ
ン状態においてもＤＬＬ回路にて内部クロックを生成す
る点で請求項２と異なる。

【００１５】また、本発明の半導体集積回路装置は、請
求項４に記載のように、請求項１記載の半導体集積回路
装置において、アクティブパワーダウン状態のとき、前
記ＤＬＬ回路にて生成された内部クロック信号を前記ラ
ッチ回路に通知しない手段（後述する実施例のＡＮＤゲ
ート１６に相当）を有する構成とする。本発明の半導体
集積回路装置は、上記内部クロック信号をラッチ回路に
通知しない手段として、例えば、ラッチ回路のクロック
入力端子の直前に２入力ＡＮＤゲートを有する構成と
し、一方の入力に内部クロックを、他方に内部クロック
イネーブル信号をそれぞれ入力している。

【００１６】従って、本発明の半導体集積回路装置は、
アクティブパワーダウン状態のとき、その内部クロック
イネーブル信号をディセーブル状態にすることにより制
御信号が内部回路に伝達されないため、内部回路が動作
せず、内部回路の消費電力を削減することができる。
尚、本発明は、アクティブパワーダウン状態においても
ＤＬＬ回路にて内部クロックを生成する点で請求項２と
異なり、ラッチ回路への内部クロックを停止させる点で
請求項３と異なる。

【００１７】また、本発明の半導体集積回路装置は、請
求項５に記載のように、請求項１記載の半導体集積回路
装置において、前記ＤＬＬ回路は、外部クロックの遅延
時間を制御する遅延制御手段（後述する実施例の制御部
１８に相当）と、該遅延制御手段の制御により、該外部
クロックに遅延を付加して内部クロックを生成する遅延
付加手段（後述する実施例のディレイ段１９に相当）と
を有し、アクティブパワーダウン時に、前記ＤＬＬ回路
の遅延付加手段に対して外部クロック信号を供給しない
手段（後述する実施例のＡＮＤゲート１７に相当）を有
する構成とする。

【００１８】本発明の半導体集積回路装置は、上記ＤＬ
Ｌ回路の遅延付加手段に対して外部クロック信号を供給
しない手段として、例えば、遅延付加手段の直前に２入
力ＡＮＤゲートを有する構成とし、一方の入力に外部ク
ロックを、他方に外部クロックイネーブル信号をそれぞ
れ入力している。従って、本発明の半導体集積回路装置
は、アクティブパワーダウン状態のとき、その外部クロ
ックイネーブル信号をディセーブル状態にすることによ
り外部クロックをＤＬＬ回路に伝達しないように制御す
るため、ＤＬＬ回路にて内部クロックが生成されず、内
部回路の消費電力を削減することができる。

【００１９】また、本発明の半導体集積回路装置は、請
求項６に記載のように、請求項５記載の半導体集積回路
装置において、前記ＤＬＬ回路は、更に前記遅延制御手
段に対して電流を供給可能な第一の供給手段（後述する
実施例のドライバ２１に相当）と、前記遅延付加手段に
対して電流を供給可能な第二の供給手段（後述する実施
例のドライバ２２に相当）とを有する構成とする。

【００２０】従って、本発明の半導体集積回路装置は、
アクティブパワーダウン状態で遅延付加手段に対する外
部クロックの供給が停止した場合でも、ＤＬＬ回路の遅
延制御手段、及び遅延付加手段に対して常に安定的に電
流を供給することができる。

【００２１】

【発明の実施の形態】以下、本発明の半導体集積回路装
置の実施例を図面に基づいて説明する。尚、本実施例で
は、説明の便宜上、半導体集積回路装置として、ＳＤＲ
ＡＭを例として説明する。本発明のＳＤＲＡＭは、例え
ば、図１４のように、ＳＤＲＡＭの基本的機能として実
際にデータを記憶するＤＲＡＭＣＯＲＥ３８と、ＳＤ
ＲＡＭ内の回路に定電圧を供給可能な定電圧電源３１
と、外部からのクロックに同期して制御信号をラッチ、
及びデコード可能な制御信号生成回路３２と、外部から
のアドレスを保持してロウアドレスをＤＲＡＭＣＯＲ
Ｅ３８に伝達するアドレスバッファレジスタ３３と、書
き込みデータ及び読み出しデータを保持可能なデータバ
ッファレジスタ３４と、前記制御信号生成回路３２にて
ラッチされた制御信号をＤＲＡＭＣＯＲＥ３８に伝達
する制御信号ラッチ回路３５と、種々の動作モードを設
定可能なモードレジスタ３６と、設定された動作モード
に基づいてカラムアドレスをＤＲＡＭＣＯＲＥ３８に
伝達するアドレスカウンタ３７から構成される。

【００２２】上記のように構成されるＳＤＲＡＭは、外
部からのクロック信号、制御信号、アドレス、クロック
イネーブル信号等の入力により、ＤＲＡＭＣＯＲＥ３
８からのデータの読み出し処理、及びＤＲＡＭＣＯＲ
Ｅ３８へのデータの書き込み処理を実行する。尚、本発
明のＳＤＲＡＭにおいて、外部からのクロック信号は’
外部ＣＬＫ’、クロックイネーブル信号は’ＣＫＥ’ア
ドレスは’Ａ０’’Ａ1'・・・’Ａｎ’（ｎは任意のビ
ット数を示す）、データは’ＤＱ０’’ＤＱ1'・・・’
ＤＱｎ’（ｎは任意のビット数を示す）とそれぞれ定義
する。また、上記制御信号は、チップセレクト信号’Ｃ
Ｓ’とロウアドレスセレクト信号’ＲＡＳ’とカラムア
ドレスセレクト信号’ＣＡＳ’とライトイネーブル信
号’ＷＥ’を表す。

【００２３】近年、ＳＤＲＡＭは、急速な高速化及び高
集積化に伴って、所定の内部回路、例えば、制御信号生
成回路３２内のラッチ回路、制御信号ラッチ回路３５等
の内部回路に対して外部のクロック信号’外部ＣＬＫ’
と位相の同期した内部クロック信号’内部ＣＬＫ’を安
定的に供給することが重要となっている。即ち、動作周
波数が高くなるにつれて、’外部ＣＬＫ’に対する’内
部ＣＬＫ’の遅延が要因となる誤動作が増加している。
そこで、図１４に示す本発明のＳＤＲＡＭでは、高精度
にタイミング調整が可能なＤＬＬ回路を制御信号生成回
路３２内に持たせることにより、’外部ＣＬＫ’と位相
の同期した’内部ＣＬＫ’を、所定の内部回路に対して
供給するようにしている。

【００２４】以下、誤動作の防止を実現可能とし、更に
低消費電力化を考慮した制御信号生成回路３２の実施例
を図面に基づいて説明する。図１は、図１４に示す本発
明のＳＤＲＡＭにおける制御信号生成回路３２の第一の
実施例を示す。図１において、制御信号生成回路３２
は、ＤＬＬ回路１とラッチ回路２、３、４、５と内部回
路６と低電圧電源７とＡＮＤゲート８から構成される。
尚、内部回路６は、説明の便宜上、制御信号生成回路３
２内のコマンドデコーダ、その他の回路、及びＳＤＲＡ
Ｍ内の制御信号生成回路３２以外の回路全体を含むもの
とする。

【００２５】ＤＬＬ回路１に供給されるクロックは、図
１に示すように、’外部ＣＬＫ’が’ＣＫＥ’の制御に
よりＡＮＤゲート８を介してＤＬＬ回路１に供給され
る。そのため、ＤＬＬ回路１では、’ＣＫＥ’が’Ｈ’
の場合、’内部ＣＬＫ’を生成して各回路に供給し、’
ＣＫＥ’が’Ｌ’の場合、’外部ＣＬＫ’が供給されな
いため、各回路への’内部ＣＬＫ’の供給を停止する。
尚、’ＣＫＥ’が’Ｌ’の場合、且つ制御信号が所定の
入力の場合、ＳＤＲＡＭは、アクティブパワーダウン状
態となる。

【００２６】ここでいう前記「制御信号が所定の入力の
場合」とは、図１５に示すアクティブパワーダウン状態
成立条件に対応する入力のことをいい、例えば、’Ｃ
Ｓ’が’Ｌ’、’ＲＡＳ’が’Ｈ’、’ＣＡＳ’が’
Ｈ’、’ＷＥ’が’Ｈ’の場合、または ’ＣＳ’が’
Ｈ’、’ＲＡＳ’’ＣＡＳ’’ＷＥ’が’Ｘ’の場合を
いう。尚、入力’Ｘ’とは、’Ｈ’または’Ｌ’の入力
の内、いずれか一方であることを示す。

【００２７】これらの制御信号は、ＤＬＬ回路１に生成
される’内部ＣＬＫ’に同期して、それぞれラッチ回路
２、３、４、５にラッチされ、内部回路６に通知され
る。この時、’内部ＣＬＫ’は、内部回路６に供給され
ている。上記のように構成される本実施例のＳＤＲＡＭ
は、例えば、図２に示すタイムチャートのように、ラッ
チ回路２、３、４、５がに示す’内部ＣＬＫ’の立ち
上がりで’ＣＳ’、’ＲＡＳ’、’ＣＡＳ’、’ＷＥ’
をラッチすることにより、内部信号’ＬＡＴＣＨＣ
Ｓ’、’ＬＡＴＣＨＲＡＳ’，’ＬＡＴＣＨＣＡ
Ｓ’、’ＬＡＴＣＨＷＥ’の’Ｈ’状態が確定する。

【００２８】この状態で、例えば、に示すように’Ｃ
ＫＥ’が’Ｌ’に設定されると、信号が図１５に示すア
クティブパワーダウン状態成立条件と一致し、本実施例
のＳＤＲＡＭは、アクティブパワーダウン状態にセット
される（以降）。尚、本実施例のＳＤＲＡＭは、アク
ティブパワーダウン状態にセットされた場合、ＤＬＬ回
路１に’外部ＣＬＫ’が供給されず、’内部ＣＬＫ’が
停止する。そのため、ラッチ回路２、３、４、５に対し
て、各制御信号の入力があった場合でも、即ち、’
Ｈ’、’Ｌ’のいずれかの信号の入力があった場合で
も、その信号は無視され（図２斜線部）、各ラッチ回路
は、の最後の’内部ＣＬＫ’の立ち上がりでラッチし
た各制御信号の状態を保持する。

【００２９】この状態は、アクティブパワーダウン状態
が解除されるまで、即ち、図１５に示すように、’ＣＫ
Ｅ’が’Ｈ’に設定され、内部クロックが動作を開始
し、更に’ＣＳ’が’Ｌ’、’ＲＡＳ’が’Ｈ’、’Ｃ
ＡＳ’が’Ｈ’、’ＷＥ’が’Ｈ’に設定されるか、ま
たは ’ＣＳ’が’Ｈ’に設定されるまで継続する。本
実施例のＳＤＲＡＭは、上記のように、制御信号生成回
路３２内部にＤＬＬ回路１を有することにより、動作周
波数が高くなった場合でも高精度のタイミング調整が可
能となり、’外部ＣＬＫ’と’内部ＣＬＫ’が常に同期
している。

【００３０】従って、’外部ＣＬＫ’に対する’内部Ｃ
ＬＫ’の遅延を要因とする誤動作が発生しない。また、
本実施例のＳＤＲＡＭは、アクティブパワーダウン状態
のとき、’ＣＫＥ’をディセーブル状態’Ｌ’に設定す
ることにより、’外部ＣＬＫ’をＤＬＬ回路１に伝達し
ないように制御するため、ＤＬＬ回路１にて’内部ＣＬ
Ｋ’が生成されず、ラッチ回路２、３、４、５、及び内
部回路６の消費電力を削減することができる。

【００３１】図３は、図１４に示す本発明のＳＤＲＡＭ
において、第一の実施例を改良した制御信号生成回路３
２の第二の実施例を示す。図３において、制御信号生成
回路３２は、図１と同様のＤＬＬ回路１とラッチ回路
２、３、４、５と内部回路６と低電圧電源７とＡＮＤゲ
ート８と、更にインバータ９とＤＦＦ１０とＤＦＦ１１
から構成される。尚、図１の第一の実施例にて説明した
第二の実施例と同様の構成及び機能については、同一の
符号を付して説明を省略する。

【００３２】第一の実施例は、’ＣＫＥ’が外部クロッ
クに対して非同期のため、ＤＬＬ回路１にて、例えば、
図４のタイムチャートに示すような短い波形の’内部Ｃ
ＬＫ’が生成される場合がある。そこで、図３に示す第
二の実施例では、外部からの’ＣＫＥ’をＤＦＦ１０、
及びＤＦＦ１１を介してＡＮＤゲート８の一方の入力端
子に入力することにより、例えば、図５のタイムチャー
トに示すように１クロック分の’Ｈ’を削除している。
尚、ＤＦＦ１１の出力信号（ａ）は、’内部ＣＬＫ’の
立ち上がりでラッチされ、ＤＦＦ１０の出力信号（ｂ）
は、’内部ＣＬＫ’の立ち下がりでラッチされ、ＡＮＤ
ゲート８の出力信号（ｃ）は、ＤＦＦ１０の出力信号
（ｂ）が’Ｌ’の間の’外部ＣＬＫ’を削除する。ま
た、信号（ａ）は、’内部クロック’の立ち上がりで’
ＣＫＥ’をラッチするため、’ＣＫＥ’の’Ｌ’状態
が、例えば、’内部ＣＬＫ’の立ち上がりから次の立ち
上がりの間に存在する場合は、ラッチできず、その’Ｃ
ＫＥ’の’Ｌ’状態は無視される。

【００３３】ＤＬＬ回路１に供給されるクロックは、図
３に示すように、’外部ＣＬＫ’が’ＣＫＥ’の制御に
よりＡＮＤゲート８を介してＤＬＬ回路１に供給され
る。そのため、ＤＬＬ回路１では、ＤＦＦ１０の出力信
号が’Ｈ’の場合、’内部ＣＬＫ’を生成して各回路に
供給し、ＤＦＦ１０の出力信号が’Ｌ’の場合、’外部
ＣＬＫ’が供給されないため、各回路への’内部ＣＬ
Ｋ’の供給を停止する。尚、’ＣＫＥ’が’Ｌ’の場
合、且つ制御信号が所定の入力の場合、ＳＤＲＡＭは、
アクティブパワーダウン状態となる。

【００３４】ここでいう前記「制御信号が所定の入力の
場合」とは、図１の説明と同様に、図１５に示すアクテ
ィブパワーダウン状態成立条件に対応する入力のことを
いう。これらの制御信号は、ＤＬＬ回路１にて生成され
る’内部ＣＬＫ’に同期して、それぞれラッチ回路２、
３、４、５にラッチされ、内部回路６に通知される。

【００３５】上記のように構成される本実施例のＳＤＲ
ＡＭは、例えば、図６に示すタイムチャートのように、
ラッチ回路２、３、４、５がに示す’内部ＣＬＫ’の
立ち上がりで’ＣＳ’、’ＲＡＳ’、’ＣＡＳ’、’Ｗ
Ｅ’をラッチすることにより、内部信号’ＬＡＴＣＨ
ＣＳ’、’ＬＡＴＣＨＲＡＳ’，’ＬＡＴＣＨＣＡ
Ｓ’、’ＬＡＴＣＨＷＥ’の’Ｈ’状態が確定する。

【００３６】この状態で、例えば、に示すように’Ｃ
ＫＥ’が’Ｌ’に設定されると、信号が図１５に示すア
クティブパワーダウン状態成立条件と一致し、本実施例
のＳＤＲＡＭは、アクティブパワーダウン状態にセット
される（以降）。尚、本実施例のＳＤＲＡＭは、アク
ティブパワーダウン状態にセットされた場合、ＤＬＬ回
路１に’外部ＣＬＫ’が供給されず、’内部ＣＬＫ’が
停止する。そのため、ラッチ回路２、３、４、５に対し
て、各制御信号の入力があった場合でも、即ち、’
Ｈ’、’Ｌ’のいずれかの信号の入力があった場合で
も、その信号は無視され（図６斜線部）、各ラッチ回路
は、の最後の’内部ＣＬＫ’の立ち上がりでラッチし
た各制御信号の状態を保持する。

【００３７】この状態は、アクティブパワーダウン状態
が解除されるまで、即ち、図１５に示すように、’ＣＫ
Ｅ’が’Ｈ’に設定され、内部クロックが動作を開始
し、更に’ＣＳ’が’Ｌ’、’ＲＡＳ’が’Ｈ’、’Ｃ
ＡＳ’が’Ｈ’、’ＷＥ’が’Ｈ’に設定されるか、ま
たは ’ＣＳ’が’Ｈ’に設定されるまで継続する。
尚、第二の実施例の場合、アクティブパワーダウン状態
設定時の’内部ＣＬＫ’は、第一の実施例より１クロッ
ク多く出力される。

【００３８】本実施例のＳＤＲＡＭは、上記のように、
制御信号生成回路３２内部にＤＬＬ回路１を有すること
により、動作周波数が高くなった場合でも高精度のタイ
ミング調整が可能となり、’外部ＣＬＫ’と’内部ＣＬ
Ｋ’が常に同期している。従って、’外部ＣＬＫ’に対
する’内部ＣＬＫ’の遅延を要因とする誤動作が発生し
ない。

【００３９】また、本実施例のＳＤＲＡＭは、アクティ
ブパワーダウン状態のとき、’ＣＫＥ’をディセーブル
状態’Ｌ’に設定することにより、’外部ＣＬＫ’をＤ
ＬＬ回路１に伝達しないように制御するため、ＤＬＬ回
路１にて’内部ＣＬＫ’が生成されず、ラッチ回路２、
３、４、５、及び内部回路６の消費電力を削減すること
ができる。

【００４０】図７は、図１４に示す本発明のＳＤＲＡＭ
において、第一の実施例、第二の実施例とは異なる制御
信号生成回路３２の第三の実施例を示す。図７におい
て、制御信号生成回路３２は、図１、及び図３と同様の
ＤＬＬ回路１とラッチ回路２、３、４、５と内部回路６
と低電圧電源７と、更にＡＮＤゲート１２とＡＮＤゲー
ト１３とＡＮＤゲート１４とＡＮＤゲート１５から構成
される。尚、図１の第一の実施例にて説明した第三の実
施例と同様の構成及び機能については、同一の符号を付
して説明を省略する。

【００４１】ＤＬＬ回路１に供給されるクロックは、第
一、及び第二の実施例と異なり、図７に示すように、’
外部ＣＬＫ’が直接供給される。そのため、ＤＬＬ回路
１では、アクティブパワーダウン状態でも、常に’内部
ＣＬＫ’が生成され、各回路に’内部ＣＬＫ’を供給し
ている。尚、’ＣＫＥ’が’Ｌ’の場合、且つ制御信号
が所定の入力の場合、ＳＤＲＡＭは、アクティブパワー
ダウン状態となる。

【００４２】ここでいう前記「制御信号が所定の入力の
場合」とは、図１の説明と同様に、図１５に示すアクテ
ィブパワーダウン状態成立条件に対応する入力のことを
いう。これらの制御信号は、ＤＬＬ回路１にて生成され
る’内部ＣＬＫ’に同期して、それぞれラッチ回路２、
３、４、５にラッチされ、’ＣＫＥ’の制御によりＡＮ
Ｄゲート１２、１３、１４、１５を介して内部回路６に
通知される。即ち、’ＣＫＥ’が’Ｌ’の場合、各制御
信号がどのような値でも、その信号は、内部回路６に通
知されない。この時、’内部ＣＬＫ’は、内部回路６に
供給されている。

【００４３】上記のように構成される本実施例のＳＤＲ
ＡＭは、例えば、図８に示すタイムチャートのように、
ラッチ回路２、３、４、５がに示す’内部ＣＬＫ’の
立ち上がりで’ＣＳ’、’ＲＡＳ’、’ＣＡＳ’、’Ｗ
Ｅ’をラッチすることにより、内部信号’ＬＡＴＣＨ
ＣＳ’、’ＬＡＴＣＨＲＡＳ’，’ＬＡＴＣＨＣＡ
Ｓ’、’ＬＡＴＣＨＷＥ’の’Ｈ’状態が確定する。

【００４４】この状態で、例えば、に示すように’Ｃ
ＫＥ’が’Ｌ’に設定されると、信号が図１５に示すア
クティブパワーダウン状態成立条件と一致し、本実施例
のＳＤＲＡＭは、アクティブパワーダウン状態にセット
される（以降）。尚、本実施例のＳＤＲＡＭは、アク
ティブパワーダウン状態にセットされた場合でも、ＤＬ
Ｌ回路１に’外部ＣＬＫ’が供給されているため、第
一、及び第二の実施例のように’内部ＣＬＫ’が停止す
ることはない。しかし、アクティブパワーダウン状態の
ときは、’ＣＫＥ’が’Ｌ’のため、各制御信号は内部
回路６に伝達されない。そのため、ラッチ回路２、３、
４、５に対して、各制御信号の入力があった場合でも、
即ち、’Ｈ’、’Ｌ’のいずれかの信号の入力があった
場合でも、その信号は無視され（図８斜線部）、各ラッ
チ回路は、の最後の’内部ＣＬＫ’の立ち上がりでラ
ッチした各制御信号の状態を保持する。

【００４５】この状態は、アクティブパワーダウン状態
が解除されるまで、即ち、図１５に示すように、’ＣＫ
Ｅ’が’Ｈ’に設定され、内部クロックが動作を開始
し、更に’ＣＳ’が’Ｌ’、’ＲＡＳ’が’Ｈ’、’Ｃ
ＡＳ’が’Ｈ’、’ＷＥ’が’Ｈ’に設定されるか、ま
たは ’ＣＳ’が’Ｈ’に設定されるまで継続する。本
実施例のＳＤＲＡＭは、上記のように、制御信号生成回
路３２内部にＤＬＬ回路１を有することにより、動作周
波数が高くなった場合でも高精度のタイミング調整が可
能となり、’外部ＣＬＫ’と’内部ＣＬＫ’が常に同期
している。

【００４６】従って、’外部ＣＬＫ’に対する’内部Ｃ
ＬＫ’の遅延を要因とする誤動作が発生しない。また、
本実施例のＳＤＲＡＭは、アクティブパワーダウン状態
のとき、’ＣＫＥ’をディセーブル状態’Ｌ’に設定す
ることにより、ラッチ回路２、３、４、５からの制御信
号が内部回路６に伝達されないため、内部回路６が動作
せず、内部回路６の消費電力を削減することができる。
尚、本発明は、アクティブパワーダウン状態においても
ＤＬＬ回路１にて’内部ＣＬＫ’を生成する点で第一、
及び第二の実施例と異なる。

【００４７】図９は、図１４に示す本発明のＳＤＲＡＭ
において、第一の実施例、第二の実施例、及び第三の実
施例とは異なる制御信号生成回路３２の第四の実施例を
示す。図９において、制御信号生成回路３２は、図１、
図３、及び図７と同様のＤＬＬ回路１とラッチ回路２、
３、４、５と内部回路６と低電圧電源７と、更にＡＮＤ
ゲート１６から構成される。尚、図１の第一の実施例に
て説明した第四の実施例と同様の構成及び機能について
は、同一の符号を付して説明を省略する。

【００４８】ＤＬＬ回路１に供給されるクロックは、第
一、及び第二の実施例と異なり（第三の実施例と同様
に）、図９に示すように、’外部ＣＬＫ’が直接供給さ
れる。そのため、ＤＬＬ回路１では、アクティブパワー
ダウン状態でも、常に’外部ＣＬＫ’と位相の同期した
クロックを生成している。しかし、アクティブパワーダ
ウン状態の時、’ＣＫＥ’が’Ｌ’のため、ＡＮＤゲー
ト１６を介して各回路に伝達される’内部ＣＬＫ’は、
各回路に供給されない。尚、’ＣＫＥ’が’Ｌ’の場
合、且つ制御信号が所定の入力の場合、ＳＤＲＡＭは、
アクティブパワーダウン状態となる。

【００４９】ここでいう前記「制御信号が所定の入力の
場合」とは、図１の説明と同様に、図１５に示すアクテ
ィブパワーダウン状態成立条件に対応する入力のことを
いう。これらの制御信号は、ＤＬＬ回路１にて生成さ
れ、ＡＮＤゲート１６を介して出力される’内部ＣＬ
Ｋ’に同期して、それぞれラッチ回路２、３、４、５に
ラッチされ、内部回路６に通知される。即ち、’ＣＫ
Ｅ’が’Ｌ’の場合は、’内部ＣＬＫ’がラッチ回路
２、３、４、５に供給されないため、各制御信号がどの
ような値でも、その信号は、内部回路６に通知されな
い。この時、’内部ＣＬＫ’は、内部回路６にも供給さ
れない。

【００５０】上記のように構成される本実施例のＳＤＲ
ＡＭは、例えば、図１０に示すタイムチャートのよう
に、ラッチ回路２、３、４、５がに示す’内部ＣＬ
Ｋ’の立ち上がりで’ＣＳ’、’ＲＡＳ’、’ＣＡ
Ｓ’、’ＷＥ’をラッチすることにより、内部信号’Ｌ
ＡＴＣＨＣＳ’、’ＬＡＴＣＨＲＡＳ’，’ＬＡＴ
ＣＨＣＡＳ’、’ＬＡＴＣＨＷＥ’の’Ｈ’状態が確
定する。

【００５１】この状態で、例えば、に示すように’Ｃ
ＫＥ’が’Ｌ’に設定されると、信号が図１５に示すア
クティブパワーダウン状態成立条件と一致し、本実施例
のＳＤＲＡＭは、アクティブパワーダウン状態にセット
される（以降）。尚、本実施例のＳＤＲＡＭは、アク
ティブパワーダウン状態にセットされた場合、ＡＮＤゲ
ート１６がディセーブル状態となり、’内部ＣＬＫ’が
停止する。そのため、ラッチ回路２、３、４、５に対し
て、各制御信号の入力があった場合でも、即ち、’
Ｈ’、’Ｌ’のいずれかの信号の入力があった場合で
も、その信号は無視され（図２斜線部）、各ラッチ回路
は、の最後の’内部ＣＬＫ’の立ち上がりでラッチし
た各制御信号の状態を保持する。

【００５２】この状態は、アクティブパワーダウン状態
が解除されるまで、即ち、図１５に示すように、’ＣＫ
Ｅ’が’Ｈ’に設定され、内部クロックが動作を開始
し、更に’ＣＳ’が’Ｌ’、’ＲＡＳ’が’Ｈ’、’Ｃ
ＡＳ’が’Ｈ’、’ＷＥ’が’Ｈ’に設定されるか、ま
たは ’ＣＳ’が’Ｈ’に設定されるまで継続する。本
実施例のＳＤＲＡＭは、上記のように、制御信号生成回
路３２内部にＤＬＬ回路１を有することにより、動作周
波数が高くなった場合でも高精度のタイミング調整が可
能となり、’外部ＣＬＫ’と’内部ＣＬＫ’が常に同期
している。

【００５３】従って、’外部ＣＬＫ’に対する’内部Ｃ
ＬＫ’の遅延を要因とする誤動作が発生しない。また、
本実施例のＳＤＲＡＭは、アクティブパワーダウン状態
のとき、’ＣＫＥ’をディセーブル状態’Ｌ’に設定す
ることにより、’内部ＣＬＫ’がラッチ回路２、３、
４、５、及び内部回路５に供給されないため、ラッチ回
路２、３、４、５、及び内部回路６の消費電力を削減す
ることができる。尚、本発明は、アクティブパワーダウ
ン状態においてもＤＬＬ回路１にて’外部ＣＬＫ’と同
期したクロックを生成する点で第一、及び第二の実施例
と異なり、ラッチ回路２、３、４、５への’内部ＣＬ
Ｋ’を停止させる点で第三の実施例と異なる。

【００５４】図１１は、図１４に示す本発明のＳＤＲＡ
Ｍにおいて、第一の実施例、第二の実施例、第三の実施
例、及び第四の実施例とは異なる制御信号生成回路３２
の第五の実施例を示す。図１１において、制御信号生成
回路３２は、図１、図３、図７、及び図９と同様のＤＬ
Ｌ回路１とラッチ回路２、３、４、５と内部回路６と低
電圧電源７と、更にＡＮＤゲート１７から構成される。
尚、図１の第一の実施例にて説明した第二の実施例と同
様の構成及び機能については、同一の符号を付して説明
を省略する。

【００５５】また、制御信号生成回路３２内のＤＬＬ回
路１は、’外部ＣＬＫ’に対してディレイを付加可能な
回路を複数段有するディレイ段１９と、ＳＤＲＡＭの入
力端子からＤＬＬ回路１に入力までの’外部ＣＬＫ’の
ディレイに基づいてディレイ段１９の段数を制御する制
御部１８から構成される。ＤＬＬ回路１に供給されるク
ロックは、図１１に示すように、制御部１８には、’外
部ＣＬＫ’が直接供給されているが、ディレイ段１９に
は、’外部ＣＬＫ’がＡＮＤゲート１７を介して供給さ
れている。そのため、ＤＬＬ回路１では、’ＣＫＥ’
が’Ｈ’の場合、’内部ＣＬＫ’を生成して各回路に供
給し、’ＣＫＥ’が’Ｌ’の場合（信号（ｄ）が’Ｌ’
を保持するため）、’外部ＣＬＫ’が供給されないた
め、各回路への’内部ＣＬＫ’の供給を停止する。
尚、’ＣＫＥ’が’Ｌ’の場合、且つ制御信号が所定の
入力の場合、ＳＤＲＡＭは、アクティブパワーダウン状
態となる。

【００５６】ここでいう前記「制御信号が所定の入力の
場合」とは、図１の説明と同様に、図１５に示すアクテ
ィブパワーダウン状態成立条件に対応する入力のことを
いう。これらの制御信号は、ＤＬＬ回路１にて生成され
る’内部ＣＬＫ’に同期して、それぞれラッチ回路２、
３、４、５にラッチされ、内部回路６に通知される。

【００５７】また、図１２は、図１４に示す本発明のＳ
ＤＲＡＭにおいて、第五の実施例を改良した制御信号生
成回路３２の第六の実施例を示す。図１２において、制
御信号生成回路３２は、図１１と同様のＤＬＬ回路１と
ラッチ回路２、３、４、５と内部回路６と低電圧電源７
とＡＮＤゲート１７から構成される。

【００５８】また、制御信号生成回路３２内のＤＬＬ回
路１は、図１１と同様のディレイ段１９と制御部１８
と、更にドライバ２１、２２から構成される。第六の実
施例、及び前記第五の実施例は、共に、アクティブ状態
のとき、ディレイ段１９と制御部１８の両方が動作して
おり、アクティブパワーダウン状態のとき、ディレイ段
１９に’外部ＣＬＫ’が入力されず、制御部１８だけが
動作している。そのため、ディレイ段１９への電流供給
がなくなり、電源レベルが変化する。

【００５９】このように電源レベルが変化した場合、第
五の実施例は、制御部１８の動作に悪影響を及ばす場合
がある。そこで、第六の実施例では、制御部１８に対し
て電流を供給可能なドライバ２１と、ディレイ段１９に
対して電流を供給可能なドライバ２２とを別個に有し、
更に制御部１８とディレイ段１９へ供給する電流の消費
電流比と、制御部１８を駆動するドライバ２１とディレ
イ段１９を駆動するドライバ２２の供給能力比を同等に
することで、ＤＬＬ回路１の精度を保証している。即
ち、第六の実施例では、アクティブ状態、及びアクティ
ブパワーダウン状態のどちらの状態においても、制御部
１８に供給される電流は、一定であり、ＤＬＬ回路１の
精度を保証している。

【００６０】具体的にいうと、ドライバ２１及びドライ
バ２２は、例えば、図１６のように構成され、それぞれ
の駆動能力は、それぞれが有するトランジスタのＷ幅、
αＷ幅により決定する。上記のように構成される第五、
及び第六の実施例のＳＤＲＡＭは、例えば、図６に示す
タイムチャートのように、ラッチ回路２、３、４、５が
に示す’内部ＣＬＫ’の立ち上がりで’ＣＳ’、’Ｒ
ＡＳ’、’ＣＡＳ’、’ＷＥ’をラッチすることによ
り、内部信号’ＬＡＴＣＨＣＳ’、’ＬＡＴＣＨＲ
ＡＳ’，’ＬＡＴＣＨＣＡＳ’、’ＬＡＴＣＨＷ
Ｅ’の’Ｈ’状態が確定する。

【００６１】この状態で、例えば、に示すように’Ｃ
ＫＥ’が’Ｌ’に設定されると、信号（ｄ）が停止し、
更に各制御信号が図１５に示すアクティブパワーダウン
状態成立条件と一致し、本実施例のＳＤＲＡＭは、アク
ティブパワーダウン状態にセットされる（以降）。
尚、本実施例のＳＤＲＡＭは、アクティブパワーダウン
状態にセットされた場合、ＤＬＬ回路１のディレイ段１
９に’外部ＣＬＫ’が供給されず、’内部ＣＬＫ’が停
止する。そのため、ラッチ回路２、３、４、５に対し
て、各制御信号の入力があった場合でも、即ち、’
Ｈ’、’Ｌ’のいずれかの信号の入力があった場合で
も、その信号は無視され（図１３斜線部）、各ラッチ回
路は、及びの’内部ＣＬＫ’の立ち上がりでラッチ
した各制御信号の状態を保持する。

【００６２】この状態は、アクティブパワーダウン状態
が解除されるまで、即ち、図１５に示すように、’ＣＫ
Ｅ’が’Ｈ’に設定され、内部クロックが動作を開始
し、更に’ＣＳ’が’Ｌ’、’ＲＡＳ’が’Ｈ’、’Ｃ
ＡＳ’が’Ｈ’、’ＷＥ’が’Ｈ’に設定されるか、ま
たは ’ＣＳ’が’Ｈ’に設定されるまで継続する。本
実施例のＳＤＲＡＭは、上記のように、制御信号生成回
路３２内部にＤＬＬ回路１を有することにより、動作周
波数が高くなった場合でも高精度のタイミング調整が可
能となり、’外部ＣＬＫ’と’内部ＣＬＫ’が常に同期
している。

【００６３】従って、’外部ＣＬＫ’に対する’内部Ｃ
ＬＫ’の遅延を要因とする誤動作が発生しない。また、
本実施例のＳＤＲＡＭは、アクティブパワーダウン状態
のとき、’ＣＫＥ’をディセーブル状態’Ｌ’に設定す
ることにより、’外部ＣＬＫ’をＤＬＬ回路１のディレ
イ段１９に伝達しないように制御するため、ＤＬＬ回路
１にて’内部ＣＬＫ’が生成されず、制御部１８、ラッ
チ回路２、３、４、５、及び内部回路６の消費電力を削
減することができる。

【００６４】最後に、本実施例のＳＤＲＡＭにて使用さ
れているＤＬＬ回路１の例を図面に基づいて説明する。
図１７は、本実施例のＳＤＲＡＭにて使用されるＤＬＬ
回路１の構成例を示す。図１７において、ＤＬＬ回路１
のディレイ段１９は、可変遅延回路１０１とクロック制
御回路から構成され、ＤＬＬ回路１の制御部１８は、分
周回路１０３と可変遅延回路１０４とクロック制御回路
１０５とダミーラッチ回路１０６と遅延時間制御回路１
０７と位相比較回路１０８とクロック入力回路１０９か
ら構成され、’外部ＣＬＫ’に対する所定の位相関係を
有する’内部ＣＬＫ’を出力するようにＤＬＬ回路１に
より遅延時間を付加する。

【００６５】ここで、上記、ＤＬＬ回路１を構成する各
回路の具体的な機能を説明する。可変遅延回路１０１
は、内部の遅延回路の段数によって遅延時間を設定する
機能を有する。クロック制御回路１０２は、可変遅延回
路１０１にて遅延を付加され、生成された’内部ＣＬ
Ｋ’を出力する機能を有する。

【００６６】分周回路１０３は、’外部ＣＬＫ’を分周
し、所定の周波数を設定することにより、位相比較を実
行するタイミングを生成する機能を有する。可変遅延回
路１０４は、可変遅延回路１０１と同様に内部の遅延回
路の段数によって遅延時間を設定し、比較の対象となる
クロックを生成する機能を有する。クロック制御回路１
０５は、クロック制御回路１０２と同様に可変遅延回路
１０４にて遅延を付加され、生成されたクロックを出力
する機能を有する。

【００６７】ダミー回路１０６は、’外部ＣＬＫ’の遅
延の要因となる所定の遅延量を予め付加する機能を有す
る。クロック入力回路１０９は、クロック制御回路１０
５からのクロックに前記所定の遅延量を付加したクロッ
クを後述する位相比較回路１０８に送信する機能を有す
る。

【００６８】位相比較回路１０８は、クロック入力１０
９からのクロックと、’外部ＣＬＫ’を所定の分周率で
分周したクロックとを位相比較して、’内部ＣＬＫ’と
の位相差を検出する機能を有する。遅延時間制御回路１
０９は、位相比較回路１０８にて検出された位相差に基
づいて、可変遅延回路１０１の遅延回路の段数決定
し、’外部ＣＬＫ’に対する所定の位相関係を有する’
内部ＣＬＫ’を出力するように制御する機能を有する。

【００６９】上記のような構成、及び機能を有する図１
７に示すＤＬＬ回路１において、実際に遅延を付加する
可変遅延回路１０１を、図１８の回路図に基づいて、具
体的に説明する。図１８において、可変遅延回路１０１
は、１０段の遅延回路として、例えば、第一から第十の
遅延回路から構成されている。

【００７０】上記のように構成される可変遅延回路１０
１において、入力用のインバータ１１１、１１２、１１
３、１１４と、出力用のインバータ１４４、１４５、１
４６、１４７を有し、更に第一の遅延回路は、ゲート１
１５とゲート１１６で構成され、第二の遅延回路は、ゲ
ート１１７とゲート１１８とゲート１１９で構成され、
第三の遅延回路は、ゲート１２０とゲート１２１とゲー
ト１２２で構成され、第四の遅延回路は、ゲート１２３
とゲート１２４とゲート１２５で構成され、第五の遅延
回路は、ゲート１２６とゲート１２７とゲート１２８で
構成され、第六の遅延回路は、ゲート１２９とゲート１
３０とゲート１３１で構成され、第七の遅延回路は、ゲ
ート１３２とゲート１３３とゲート１３４で構成され、
第八の遅延回路は、ゲート１３５とゲート１３６とゲー
ト１３７で構成され、第九の遅延回路は、ゲート１３８
とゲート１３９とゲート１４０で構成され、第十の遅延
回路は、ゲート１４１とゲート１４２とゲート１４３で
構成され、端子（ＴＣ１からＴＣ８）に入力する制御信
号の内、いずれか一つの端子を’Ｈ’にすることによっ
て、’外部ＣＬＫ’に対して所定の遅延を付加した’内
部ＣＬＫ’を出力することが可能となる。尚、各ゲート
（１１５から１４１）の遅延時間は、１ｔｄとする。

【００７１】第一の遅延回路の動作において、ゲート１
１５は、ＴＣ１からの信号が’Ｌ’にときにマスクさ
れ、もう一方の入力が’Ｈ’、’Ｌ’のどちらであって
も、’内部ＣＬＫ’は常にＬレベルである。一方、ゲー
ト１１５は、ＴＣ１が’Ｈ’のときにマスクが解除さ
れ、もう一方の入力が’Ｈ’、’Ｌ’の順で変化する
と、それに伴って’内部ＣＬＫ’も’Ｈ’、’Ｌ’と変
化する。そのため、ＴＣ１が’Ｈ’の場合、’外部ＣＬ
Ｋ’から’内部ＣＬＫ’までの遅延時間は、１０ゲート
通過分の１０ｔｄとなる。

【００７２】同様に、ＴＣ２が’Ｈ’の場合、’外部Ｃ
ＬＫ’から’内部ＣＬＫ’までの遅延時間は、１２ゲー
ト通過分の１２ｔｄとなる。また、ＴＣ３が’Ｈ’の場
合、’外部ＣＬＫ’から’内部ＣＬＫ’までの遅延時間
は、１４ゲート通過分の１４ｔｄとなる。また、ＴＣ４
が’Ｈ’の場合、’外部ＣＬＫ’から’内部ＣＬＫ’ま
での遅延時間は、１６ゲート通過分の１６ｔｄとなる。

【００７３】また、ＴＣ５が’Ｈ’の場合、’外部ＣＬ
Ｋ’から’内部ＣＬＫ’までの遅延時間は、１８ゲート
通過分の１８ｔｄとなる。また、ＴＣ６が’Ｈ’の場
合、’外部ＣＬＫ’から’内部ＣＬＫ’までの遅延時間
は、２０ゲート通過分の２０ｔｄとなる。また、ＴＣ７
が’Ｈ’の場合、’外部ＣＬＫ’から’内部ＣＬＫ’ま
での遅延時間は、２２ゲート通過分の２２ｔｄとなる。

【００７４】また、ＴＣ８が’Ｈ’の場合、’外部ＣＬ
Ｋ’から’内部ＣＬＫ’までの遅延時間は、２４ゲート
通過分の２４ｔｄとなる。また、ＴＣ９が’Ｈ’の場
合、’外部ＣＬＫ’から’内部ＣＬＫ’までの遅延時間
は、２６ゲート通過分の２６ｔｄとなる。また、ＴＣ１
０が’Ｈ’の場合、’外部ＣＬＫ’から’内部ＣＬＫ’
までの遅延時間は、２８ゲート通過分の２８ｔｄとな
る。

【００７５】従って、１０段の遅延回路で構成される可
変遅延回路１０１は、１０ｔｄから２８ｔｄまでの遅延
時間を得ることができる。

【００７６】

【発明の効果】上述の如く、本発明のＳＤＲＡＭによれ
ば、内部にＤＬＬ回路を有することにより、動作周波数
が高くなった場合でも高精度のタイミング調整が可能と
なり、外部クロックと内部クロックが常に同期してい
る。そのため、従来の半導体集積回路装置のような、外
部クロックに対する内部クロックの遅延を要因とする誤
動作が発生しない。

【００７７】また、本発明のＳＤＲＡＭによれば、アク
ティブパワーダウン状態の際、消費電力を削減すること
ができる。従って、本発明によれば、高精度にタイミン
グ調整が可能なＤＬＬ回路を有し、外部クロックと内部
クロックを同期させることにより、誤動作を防止可能と
し、更に低消費電力で動作可能な半導体集積回路装置を
提供することができる。

【図面の簡単な説明】

【図１】本発明の第一の実施例である。

【図２】本発明の第一の実施例のタイムチャートであ
る。

【図３】本発明の第二の実施例である。

【図４】第一の実施例の問題点である。

【図５】第二の実施例のタイムチャートである。

【図６】第二の実施例のタイムチャートである。

【図７】本発明の第三の実施例である。

【図８】第三の実施例のタイムチャートである。

【図９】本発明の第四の実施例である。

【図１０】第四の実施例のタイムチャートである。

【図１１】本発明の第五の実施例である。

【図１２】本発明の第六の実施例である。

【図１３】第五、及び第六の実施例のタイムチャートで
ある。

【図１４】ＳＤＲＡＭの構成である。

【図１５】アクティブ状態成立条件、及びアクティブパ
ワーダウン状態成立条件である。

【図１６】電源ドライバである。

【図１７】本実施例で実際に使用するＤＬＬ回路のブロ
ック図である。

【図１８】可変遅延回路の回路図である。

【図１９】従来の構成である。

【図２０】従来のタイムチャートである。

【符号の説明】

１ＤＬＬ回路２ラッチ回路３ラッチ回路４ラッチ回路５ラッチ回路６内部回路７定電圧電源８ＡＮＤゲート９インバータ１０ＤＦＦ１１ＤＦＦ１２ＡＮＤゲート１３ＡＮＤゲート１４ＡＮＤゲート１５ＡＮＤゲート１６ＡＮＤゲート１７ＡＮＤゲート１８制御部１９ディレイ段２１ドライバ２２ドライバ３１定電圧電源３２制御信号生成回路３３アドレスバッファレジスタ３４データバッファレジスタ３５制御信号ラッチ回路３６モードレジスタ３７アドレスカウンタ３８ＤＲＡＭＣＯＲＥ１０１可変遅延回路１０２クロック制御回路１０３分周回路１０４可変遅延回路１０５クロック制御回路１０６ダミーラッチ回路１０７遅延時間制御回路１０８位相比較回路１０９クロック入力回路３０１ＡＮＤゲート３０２ラッチ回路３０３ラッチ回路３０４ラッチ回路３０５ラッチ回路３０６内部回路

Claims

【特許請求の範囲】

【請求項１】外部から入力されるすべてのクロック信号
を無効とするアクティブパワーダウン状態を設定可能な
半導体集積回路装置において、外部クロック信号と同期した内部クロック信号を生成す
るＤＬＬ回路と、該ＤＬＬ回路にて生成した内部クロック信号により外部
からの制御信号をラッチするラッチ回路と、該ラッチ回路にてラッチされた制御信号に対応する所定
の処理を実行する実行回路を有することを特徴とする半
導体集積回路装置。
【請求項２】請求項１記載の半導体集積回路装置におい
て、アクティブパワーダウン状態のとき、前記ＤＬＬ回路に
対して外部クロック信号を供給しない手段を有すること
を特徴とする半導体集積回路装置。
【請求項３】請求項１記載の半導体集積回路装置におい
て、アクティブパワーダウン状態のとき、前記ＤＬＬ回路に
て生成された内部クロック信号によりラッチされた前記
制御信号を前記内部回路に通知しない手段を有すること
を特徴とする半導体集積回路装置。
【請求項４】請求項１記載の半導体集積回路装置におい
て、アクティブパワーダウン状態のとき、前記ＤＬＬ回路に
て生成された内部クロック信号を前記ラッチ回路に通知
しない手段を有することを特徴とする半導体集積回路装
置。
【請求項５】請求項１記載の半導体集積回路装置におい
て、前記ＤＬＬ回路は、外部クロックの遅延時間を制御する
遅延制御手段と、該遅延制御手段の制御により、該外部クロックに遅延を
付加して内部クロックを生成する遅延付加手段とを有
し、アクティブパワーダウン時に、前記ＤＬＬ回路の遅延付
加手段に対して外部クロック信号を供給しない手段を有
することを特徴とする半導体集積回路装置。
【請求項６】請求項５記載の半導体集積回路装置におい
て、前記ＤＬＬ回路は、更に前記遅延制御手段に対して電流
を供給可能な第一の供給手段と、前記遅延付加手段に対して電流を供給可能な第二の供給
手段とを有することを特徴とする半導体集積回路装置。