JPS62175020A - Ｄａ変換器用デコ−ダ - Google Patents
Ｄａ変換器用デコ−ダInfo
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- JPS62175020A JPS62175020A JP1572486A JP1572486A JPS62175020A JP S62175020 A JPS62175020 A JP S62175020A JP 1572486 A JP1572486 A JP 1572486A JP 1572486 A JP1572486 A JP 1572486A JP S62175020 A JPS62175020 A JP S62175020A
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- Japan
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- decoder
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- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 4
- 101000941450 Lasioglossum laticeps Lasioglossin-1 Proteins 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、デコーダに係り、特に、分解能８ビット以上
の高速ディジタル・アナログ変換器（以下、ＤＡ変換器
と略す）の要部として有用であるデコーダに関する。
の高速ディジタル・アナログ変換器（以下、ＤＡ変換器
と略す）の要部として有用であるデコーダに関する。
集積回路に適した高速ＤＡ変換変換器として、セグメン
ト形ＤＡ変換器が知られている。この種の装置に関連す
るものには１例えば、” １２−ｂｉｔＤＡＣチップレ
イシズアット ビデオスピーズ、バット フオーゴーズ
デリツテングサーキュイテイ（１２ｂｉｔ ＤＡＣｃｈ
ｉｐ ｒａｃｅｓ ａｔｖｉｄｅｏ ５ｐｅｅｄｓ、
ｂｕｔ ｆｏｒｏｇｏｅｓ ｄｅｌｉｔｃｈｊ、ｎｇｃ
ｉｒｃｕｉｔｒｙ） Ｅｌｅｃｔｒｏｎｉｃ ＤｅＳｉ
ｇｎ、 、７ｕｎａ １３．１９８５等が挙げられる。
ト形ＤＡ変換器が知られている。この種の装置に関連す
るものには１例えば、” １２−ｂｉｔＤＡＣチップレ
イシズアット ビデオスピーズ、バット フオーゴーズ
デリツテングサーキュイテイ（１２ｂｉｔ ＤＡＣｃｈ
ｉｐ ｒａｃｅｓ ａｔｖｉｄｅｏ ５ｐｅｅｄｓ、
ｂｕｔ ｆｏｒｏｇｏｅｓ ｄｅｌｉｔｃｈｊ、ｎｇｃ
ｉｒｃｕｉｔｒｙ） Ｅｌｅｃｔｒｏｎｉｃ ＤｅＳｉ
ｇｎ、 、７ｕｎａ １３．１９８５等が挙げられる。
セグメント形ＤＡ変換器の構成例を第２図に示す。入力
のディジタル信号は、（Ｎ ｌ＋ Ｍ ｔ ）ビットを
持つとする。上位Ｎ１ビットは、後述するドライバとデ
コーダにより、温度計符号に変換され、フリップフロッ
プ群２０３にセットされる。下位Ｍ１ビットは、そのま
ま入力回路を通って、フリッププロップ群２０６にセッ
トされる。定電流源群は、上位ＮＪ ビットの場合、２
Ｎ１ １個の重みの等しい定電流源があり、下位Ｍ１ビ
ットの場合、Ｍ１個の２進荷重の定電流源がある。セグ
メント形ＤＡ変換器は、■高速である、■高精度である
、■グリッチが小さい、という特徴を有する。このうち
、上位Ｎ１ビットをドライバとデコーダは、第３３図の
ような構成をとるとよい。同図は、ＮＬ＝２の場合を示
し、定電流源群も示しである。ディジタル信号ＤＩ、Ｄ
２が加えられると、ドライバ出力Ａ、Ａ、Ｂ、Ｂの信号
レベルは、以下の関係を持つように抵抗Ｒｔ ｔ ｓ
ＲＩ Ｚ ＩＲｚｔ＋ Ｒｚｚを設定している。Ａ、Ａ
、Ｂ、Ｂの論理ＬＬ Ｉ ＩＩの電圧レベルをそれぞれ
ＶＡＨ，ＶＡＮ、 Ｖ［Ｉ）１１Ｖｎｕとし、論理＋１
０ ＋＋の電圧レベルをそれぞれＶＡＬＩ ＶＡｌ、ｌ
Ｖｅ＋、＋ Ｖｎ＋、トｔルト、ＶＡＨ＝ ＶＡＨ＞
Ｖｎｏ＝ Ｖ 曲＞ＶＲ＞ＶＡｌ、＝ ＶＡＬ＝ ＶＢ
＋、＝ＶＲＬこのドライバ出力をデコーダに入力し、温
度計符号の信号Ｓ１．Ｓ２．５３（ＳＬ、Ｓ２．Ｓ３）
が取出される。ＳＬ、８２．Ｓ３はＳＬ、８２゜Ｓ３の
コンプリメンタリ信号である。Ｄｘ＝”１”、Ｄ ２＝
＝ ＩＩ Ｌ ＴｒのときＳ＋＝Ｓｚ＝Ｓａ＝ ”１”
であり、Ｄ１＝ ”１” 、Ｄｚ＝ ”Ｏ”のときＳ工
＝″０”。
のディジタル信号は、（Ｎ ｌ＋ Ｍ ｔ ）ビットを
持つとする。上位Ｎ１ビットは、後述するドライバとデ
コーダにより、温度計符号に変換され、フリップフロッ
プ群２０３にセットされる。下位Ｍ１ビットは、そのま
ま入力回路を通って、フリッププロップ群２０６にセッ
トされる。定電流源群は、上位ＮＪ ビットの場合、２
Ｎ１ １個の重みの等しい定電流源があり、下位Ｍ１ビ
ットの場合、Ｍ１個の２進荷重の定電流源がある。セグ
メント形ＤＡ変換器は、■高速である、■高精度である
、■グリッチが小さい、という特徴を有する。このうち
、上位Ｎ１ビットをドライバとデコーダは、第３３図の
ような構成をとるとよい。同図は、ＮＬ＝２の場合を示
し、定電流源群も示しである。ディジタル信号ＤＩ、Ｄ
２が加えられると、ドライバ出力Ａ、Ａ、Ｂ、Ｂの信号
レベルは、以下の関係を持つように抵抗Ｒｔ ｔ ｓ
ＲＩ Ｚ ＩＲｚｔ＋ Ｒｚｚを設定している。Ａ、Ａ
、Ｂ、Ｂの論理ＬＬ Ｉ ＩＩの電圧レベルをそれぞれ
ＶＡＨ，ＶＡＮ、 Ｖ［Ｉ）１１Ｖｎｕとし、論理＋１
０ ＋＋の電圧レベルをそれぞれＶＡＬＩ ＶＡｌ、ｌ
Ｖｅ＋、＋ Ｖｎ＋、トｔルト、ＶＡＨ＝ ＶＡＨ＞
Ｖｎｏ＝ Ｖ 曲＞ＶＲ＞ＶＡｌ、＝ ＶＡＬ＝ ＶＢ
＋、＝ＶＲＬこのドライバ出力をデコーダに入力し、温
度計符号の信号Ｓ１．Ｓ２．５３（ＳＬ、Ｓ２．Ｓ３）
が取出される。ＳＬ、８２．Ｓ３はＳＬ、８２゜Ｓ３の
コンプリメンタリ信号である。Ｄｘ＝”１”、Ｄ ２＝
＝ ＩＩ Ｌ ＴｒのときＳ＋＝Ｓｚ＝Ｓａ＝ ”１”
であり、Ｄ１＝ ”１” 、Ｄｚ＝ ”Ｏ”のときＳ工
＝″０”。
５２＝８８＝“１”であり、Ｄ！＝″０″、Ｄ ｚ ＝
１＆ ］、 ＩＩのときＳｓ＝Ｓｗ＝”Ｏ”、Ｓ８＝
１１１１１で”＃す、Ｄ五＝＝ ＩＩ □ ＩＴ 、
Ｄ ２＝１１０ ｊＴのとき５Ｌ＝ＳＺ＝ Ｓ 、 ＝
１１ Ｑ ＩＩである。温度計符号の信号により、定
電流源が順次オフされていき、アナログ出力が取り出さ
れる。このようなデコーダとドライバは、人力ディジタ
ル信号のビット数を上げていくと、上記電圧レベルが著
しく増加し、マージンがとれなくなる上に、デコーダの
トランジスタの個数が増加し、左右の個数の対称性が大
きくくずれてくる。このため、定電流源群を駆動する信
号の立上り一立下り時間が遅くなり、また、各信号の立
上り−立下り波形に時間的なズレが生じる。その結果、
第２図のセグメント形ＤＡ変換器のフリップフロップ群
に印加されるクロックの周期が遅くなり−ＤＡ変換器全
体の変換速度が低下する。
１＆ ］、 ＩＩのときＳｓ＝Ｓｗ＝”Ｏ”、Ｓ８＝
１１１１１で”＃す、Ｄ五＝＝ ＩＩ □ ＩＴ 、
Ｄ ２＝１１０ ｊＴのとき５Ｌ＝ＳＺ＝ Ｓ 、 ＝
１１ Ｑ ＩＩである。温度計符号の信号により、定
電流源が順次オフされていき、アナログ出力が取り出さ
れる。このようなデコーダとドライバは、人力ディジタ
ル信号のビット数を上げていくと、上記電圧レベルが著
しく増加し、マージンがとれなくなる上に、デコーダの
トランジスタの個数が増加し、左右の個数の対称性が大
きくくずれてくる。このため、定電流源群を駆動する信
号の立上り一立下り時間が遅くなり、また、各信号の立
上り−立下り波形に時間的なズレが生じる。その結果、
第２図のセグメント形ＤＡ変換器のフリップフロップ群
に印加されるクロックの周期が遅くなり−ＤＡ変換器全
体の変換速度が低下する。
［発明の目的〕
本発明の目的は、変換速度を落すことなく、高精度のＤ
Ａ変換器を実現するためのデコーダすなわち、出力波形
がそろっていて、高速にするデコーダを提供することに
ある。
Ａ変換器を実現するためのデコーダすなわち、出力波形
がそろっていて、高速にするデコーダを提供することに
ある。
かかる目的を達成するために、本発明ではセグメント形
ＤＡ変換器の上位Ｎｉ ビットのバイナリコードをいく
つかに分割して、それぞれ温度計コードに変換し、各温
度計コードの組合せから新温度計コードを作成し、これ
を繰返して、最終的に１つの温度計符号として取出すこ
とを特徴とする。
ＤＡ変換器の上位Ｎｉ ビットのバイナリコードをいく
つかに分割して、それぞれ温度計コードに変換し、各温
度計コードの組合せから新温度計コードを作成し、これ
を繰返して、最終的に１つの温度計符号として取出すこ
とを特徴とする。
以下１本発明の一実施例を第１図により説明する。同図
は、セグメント形ＤＡ変換器の上位Ｎｚビットのデコー
ダのみを表わし、Ｎ１＝６の場合を示す。上位６ビツト
を２つに分け、上位（Ｄｌ。
は、セグメント形ＤＡ変換器の上位Ｎｚビットのデコー
ダのみを表わし、Ｎ１＝６の場合を示す。上位６ビツト
を２つに分け、上位（Ｄｌ。
ＤＺ、Ｄｌｌ）と下位（Ｄ４．Ｄｌ１．Ｄｅ）のバイナ
リコードに分ける。各々のディジタル入力は、３ｔｏ７
デコーダにより、温度計コードに変換される。この３
ｔｏ ７デコーダは、第３図に示す従来のデコーダと同
様に構成される。２つの３ｔｏ７デコーダの真理値表は
、第４図（ａ）と（ｂ）に示すとおりである。ただし、
従来のデコーダにｘｏ−Ｙｏ−Ｙ６を追加している。こ
の２つの温度計コートヲ１６−６３デコーダにより、６
３個の温度計コードに変換される。Ｌ６−６３デコーダ
のＬつの構成要素を第５図（ａ）に示し、その真理値表
を同図（ｂ）に示す。
リコードに分ける。各々のディジタル入力は、３ｔｏ７
デコーダにより、温度計コードに変換される。この３
ｔｏ ７デコーダは、第３図に示す従来のデコーダと同
様に構成される。２つの３ｔｏ７デコーダの真理値表は
、第４図（ａ）と（ｂ）に示すとおりである。ただし、
従来のデコーダにｘｏ−Ｙｏ−Ｙ６を追加している。こ
の２つの温度計コートヲ１６−６３デコーダにより、６
３個の温度計コードに変換される。Ｌ６−６３デコーダ
のＬつの構成要素を第５図（ａ）に示し、その真理値表
を同図（ｂ）に示す。
２つの上位の温度計コード（ｙ ＋＋−ｔ、 ｙ ｎ）
を取出し。
を取出し。
下位の温度計コード（Ｘ、）と共に、第５図（ａ）に示
す構成要素へ入力される。Ｙ ｎｙＹｎ−１１Ｘｎの論
理Ｉｔ Ｉ ＩＩの電圧レベルをそれぞれＶ ＹｎＨ＋
Ｖｙｎ−ｔｏ＋Ｖ ｘ ｎ Ｈとし、論理ｉｔ Ｏｒ
ｐの電圧レベルをＶ Ｖ ｎ Ｌ ＦＶＹＩＩ−ＩＬＩ
Ｖｘｎｔ、 トシ、Ｄ（７）電圧１．Ｉへ）Ｉ）をＶ
Ｄとすると、 ｖｙｎＨ＝ Ｖマｎ−ｔＨ＞Ｖｘｎｕ＞Ｖｏ＞Ｖｙｎｂ
＝Ｖｖｎ−ｔｔ、＝Ｖｘｎ＋。
す構成要素へ入力される。Ｙ ｎｙＹｎ−１１Ｘｎの論
理Ｉｔ Ｉ ＩＩの電圧レベルをそれぞれＶ ＹｎＨ＋
Ｖｙｎ−ｔｏ＋Ｖ ｘ ｎ Ｈとし、論理ｉｔ Ｏｒ
ｐの電圧レベルをＶ Ｖ ｎ Ｌ ＦＶＹＩＩ−ＩＬＩ
Ｖｘｎｔ、 トシ、Ｄ（７）電圧１．Ｉへ）Ｉ）をＶ
Ｄとすると、 ｖｙｎＨ＝ Ｖマｎ−ｔＨ＞Ｖｘｎｕ＞Ｖｏ＞Ｖｙｎｂ
＝Ｖｖｎ−ｔｔ、＝Ｖｘｎ＋。
これらの電圧レベルは、３ ｔｏ ７デコーダすなわち
第３図の抵抗Ｒ８により変化させる。トランジスタＤは
、ダミートランジスタで、同図（ａ）の構成要素の左右
のトランジスタの個数を等しくするものである。以上の
電圧レベルに設定すれば、第５図（ｂ）に示す真理値表
を得ることができる。同表の意味は、上位温度計コード
の２つの隣接コードがｔ Ｌ ｒ″と′Ｈ″のとき、下
位温度計コード（Ｘ、、）によって決まり、それ以下（
“Ｌ １１と“Ｌ″）のとき、出力は゛′Ｌ″レベルに
、それ以上（” Ｆｌ ”とｒｔＨ”）のとき、出力は
ｔｒ Ｈｕレベルにするものである。以上のようにして
、第１図の上位６ビツトのバイナリコードは、６３ビツ
トの温度計コ・−ドに変換される。
第３図の抵抗Ｒ８により変化させる。トランジスタＤは
、ダミートランジスタで、同図（ａ）の構成要素の左右
のトランジスタの個数を等しくするものである。以上の
電圧レベルに設定すれば、第５図（ｂ）に示す真理値表
を得ることができる。同表の意味は、上位温度計コード
の２つの隣接コードがｔ Ｌ ｒ″と′Ｈ″のとき、下
位温度計コード（Ｘ、、）によって決まり、それ以下（
“Ｌ １１と“Ｌ″）のとき、出力は゛′Ｌ″レベルに
、それ以上（” Ｆｌ ”とｒｔＨ”）のとき、出力は
ｔｒ Ｈｕレベルにするものである。以上のようにして
、第１図の上位６ビツトのバイナリコードは、６３ビツ
トの温度計コ・−ドに変換される。
他の実施例を第６図により説明する。これは、上位４ビ
ツトのバイナリコードを１５ビツトの温度計コードに変
換するデコーダである。この場合、上位４ビツトを２つ
に分けて、２ビツトずつとし、２つの２ｔ０３デコーダ
は、第３図に示すデコーダと同じである。１５個の差動
増幅器は、第５図（ａ）に示した構成要素と同じもので
ある。この真理値表は、第７図に示すとおりであるｅ
Ｓ Ｌ Ｊ Ｓ！ｙＳ３を１１ Ｌ １１から”Ｈ”に
変える上位温度計コードは、Ｙｌ、Ｙｏであり、以下同
様にして、Ｓ １２．ｔＳｘｓｔ ５１４１ Ｓ１ｓを
“Ｌ １７からＩＩ ＨＩＴに変える上位温度計コード
は、Ｙ、、Ｙ、である。ここで、ＳＩ２を“Ｉ、″から
ＩＩＨ”に変える場合について説明する。バイナリコー
ドＤ五とＤ２が１１１ ＪＴ 、 １１０１７から１″
ｚ、ｔｔ１ｕへ変わったときに、 Ｙｓ、 ＹａはＩＩ
Ｈ１１，“Ｌ ＴＴから４ Ｌ １１ 、 ４１ Ｌ
ＩＩへ変化し、その際Ｘｏが“）ｉ ”のままなので
、ＳＩＺは“Ｌ′″から“ＨＩＩへ変わる。
ツトのバイナリコードを１５ビツトの温度計コードに変
換するデコーダである。この場合、上位４ビツトを２つ
に分けて、２ビツトずつとし、２つの２ｔ０３デコーダ
は、第３図に示すデコーダと同じである。１５個の差動
増幅器は、第５図（ａ）に示した構成要素と同じもので
ある。この真理値表は、第７図に示すとおりであるｅ
Ｓ Ｌ Ｊ Ｓ！ｙＳ３を１１ Ｌ １１から”Ｈ”に
変える上位温度計コードは、Ｙｌ、Ｙｏであり、以下同
様にして、Ｓ １２．ｔＳｘｓｔ ５１４１ Ｓ１ｓを
“Ｌ １７からＩＩ ＨＩＴに変える上位温度計コード
は、Ｙ、、Ｙ、である。ここで、ＳＩ２を“Ｉ、″から
ＩＩＨ”に変える場合について説明する。バイナリコー
ドＤ五とＤ２が１１１ ＪＴ 、 １１０１７から１″
ｚ、ｔｔ１ｕへ変わったときに、 Ｙｓ、 ＹａはＩＩ
Ｈ１１，“Ｌ ＴＴから４ Ｌ １１ 、 ４１ Ｌ
ＩＩへ変化し、その際Ｘｏが“）ｉ ”のままなので
、ＳＩＺは“Ｌ′″から“ＨＩＩへ変わる。
以上の実施例は、セグメント型ＤＡ変換器の上位４ビツ
トと６ビツトの場合について説明したが、奇数ビットの
場合でも同じである。
トと６ビツトの場合について説明したが、奇数ビットの
場合でも同じである。
また、第１図と第６図において温度計コードから、温度
計コードに変換するデコーダの構成要素にラッチと内臓
させ、下位ビット（フリップフロップ群）の入力回路に
もラッチを内１關させて、タイミング（ブリップフロッ
プ群）を合せるものとしてもよい。
計コードに変換するデコーダの構成要素にラッチと内臓
させ、下位ビット（フリップフロップ群）の入力回路に
もラッチを内１關させて、タイミング（ブリップフロッ
プ群）を合せるものとしてもよい。
本実施例によれば、セグメント形ＤＡ変換器の上位ビッ
トの人力ビット数を増加しても、変換速度を劣化させな
い効果がある。
トの人力ビット数を増加しても、変換速度を劣化させな
い効果がある。
本発明によれば、上記電圧レベルの個数がさほど増加し
ない上にデコーダの構成要素のトランジスタの左右の個
数を対称にかつ少なく構成できるので、デコーダの出力
波形を高速にでき、時間的なズレをなくすことができる
。
ない上にデコーダの構成要素のトランジスタの左右の個
数を対称にかつ少なく構成できるので、デコーダの出力
波形を高速にでき、時間的なズレをなくすことができる
。
第１図は本発明による一実施例を示す図、第２図は従来
のセグメント形ＤＡ変換器の構成を示す図、第３図は従
来の上位２ビツトセグメントのデコーダを示す図、第４
図（ａ）は第１図の上位バイナリコードに対する３ｔ０
７デコーダの真理値表、第４図（ｂ）は第１図の下位バ
イナリコードに対する３ｔ、ｏ７デコーダの真理値を示
す図、第５図は第１図の温度計コードから温度計コード
へ変換するデコーダの構成要素とその真理を示す図、第
６図は１本発明による他の実施例を示す図、第７図はｆ
Ｊ ２ 図 Ｗ ３ 図 トー ドライへパ−嗣〈−テ”′コーグーーーーー＝→
く←定電；ｉ、ＪＪ１１．１冨 ４ 図 （Ｌ） ＜ｂ）■ ５ 図 （ｏ−）（）：ｌ） 高 ６ 図
のセグメント形ＤＡ変換器の構成を示す図、第３図は従
来の上位２ビツトセグメントのデコーダを示す図、第４
図（ａ）は第１図の上位バイナリコードに対する３ｔ０
７デコーダの真理値表、第４図（ｂ）は第１図の下位バ
イナリコードに対する３ｔ、ｏ７デコーダの真理値を示
す図、第５図は第１図の温度計コードから温度計コード
へ変換するデコーダの構成要素とその真理を示す図、第
６図は１本発明による他の実施例を示す図、第７図はｆ
Ｊ ２ 図 Ｗ ３ 図 トー ドライへパ−嗣〈−テ”′コーグーーーーー＝→
く←定電；ｉ、ＪＪ１１．１冨 ４ 図 （Ｌ） ＜ｂ）■ ５ 図 （ｏ−）（）：ｌ） 高 ６ 図
Claims (1)
- １、上位Ｎ＿１ビットをセグメント形・下位Ｍ＿１ビッ
トをＲ−２Ｒ型もしくは２進荷重形にした（Ｎ＿１＋Ｍ
＿１）ビットＤＡ変換器において、上位Ｎ＿１ビットを
いくつかに分割して、それぞれバイナリコードから温度
計コードに変換する手段と、変換された温度計コード同
志を組合せて新しく温度計コードに変換する手段と、こ
れを繰り返し、最終的に（２＾Ｎ＾１−１）個の温度計
コードに変換する手段とを設けたことを特徴とするデコ
ーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1572486A JPS62175020A (ja) | 1986-01-29 | 1986-01-29 | Ｄａ変換器用デコ−ダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1572486A JPS62175020A (ja) | 1986-01-29 | 1986-01-29 | Ｄａ変換器用デコ−ダ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62175020A true JPS62175020A (ja) | 1987-07-31 |
Family
ID=11896704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1572486A Pending JPS62175020A (ja) | 1986-01-29 | 1986-01-29 | Ｄａ変換器用デコ−ダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62175020A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400316B1 (ko) * | 2001-06-30 | 2003-10-01 | 주식회사 하이닉스반도체 | 클럭 동기 장치 |
| US7831880B2 (en) | 2005-01-25 | 2010-11-09 | Nec Corporation | Information recording medium, defect management method, information reading/writing device and information reading device |
| JP2020031300A (ja) * | 2018-08-21 | 2020-02-27 | 株式会社メガチップス | デコーダ回路およびデコーダ回路の設計方法 |
-
1986
- 1986-01-29 JP JP1572486A patent/JPS62175020A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100400316B1 (ko) * | 2001-06-30 | 2003-10-01 | 주식회사 하이닉스반도체 | 클럭 동기 장치 |
| US7831880B2 (en) | 2005-01-25 | 2010-11-09 | Nec Corporation | Information recording medium, defect management method, information reading/writing device and information reading device |
| JP2020031300A (ja) * | 2018-08-21 | 2020-02-27 | 株式会社メガチップス | デコーダ回路およびデコーダ回路の設計方法 |
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