CN101160566A - Ram控制设备和使用该设备的存储设备 - Google Patents

Abstract

在RAM控制设备中，仲裁器电路(1)是如下装置：根据CLK1和CLK2，产生在逻辑上彼此排斥的BUSY1和BUSY2，以给予发送第一存取时钟的主机对RAM3进行存取的权利，并请求单触发电路(2)产生用于决定RAM3存取定时的RAMCLK。单触发电路(2)是根据来自仲裁器电路(1)的CLKRQ来产生RAMCLK的一个脉冲并将其发送至RAM3的装置。该配置防止了设备尺寸和成本的增加，并能够根据异步输入的两个系统存取时钟对RAM存取进行适当控制。

Description

RAM控制设备和使用该设备的存储设备

技术领域

本发明涉及一种用于控制RAM(随机存取存储器)存取的RAM控制设备和一种使用上述RAM控制设备的存储设备。

背景技术

常规上，在需要根据两个异步输入时钟控制RAM存取的情况下，通常采用双口RAM作为存储设备。双口RAM表示具有相对于存储设备内的存储部分的两个输入/输出接口(典型地，一个用于写，一个用于读)。

公开并提出了一种以时分方式对单口RAM部分进行存取的双口RAM电路，作为与本发明有关的一种常规技术。在该双口RAM中，来自两个控制设备的读和写控制信号各自形成为与内部时钟同步的单时钟周期宽的控制信号，当分别来自两个控制设备之一的两个控制信号碰巧经过同步以具有相同定时时，将其中之一延迟一个时钟周期(见以下列出的专利文献1)。

公开并提出了一种处理设备内的时钟异步的系统控制设备，作为与本发明有关的另一种常规技术。在该系统控制设备中，通过时钟频率仲裁部分将用于固件控制部分的时钟整合到用于主信号控制部分的时钟中，并根据来自定时信号产生部分的定时信号，以时分方式控制主时钟控制部分和固件控制部分对数据存储部分的存取，以避免竞争(见以下列出的专利文献2)。

专利文献1：JP-A-H06-161870

专利文献2：JP-A-2000-341255

发明内容

本发明要解决的问题

的确，采用双口RAM作为存储设备可以根据两个异步输入的存取时钟对RAM存取进行适当控制。

但是不利的是，相比于只有一个输入/输出接口的单口RAM，双口RAM具有较大的芯片面积，从而其使用导致设备尺寸和成本的增加。

另一方面，如果使用单口RAM作为存储设备，因为两个存取时钟是异步的，所以依据它们的输入定时无法正常地执行RAM存取。

此外，根据专利文献1的常规技术，不是通过使用原始的外部控制信号，而是通过使用整合到内部时钟信号C1和C2中的外部控制信号，来对RAM进行存取。因此，专利文献1的常规技术额外需要用于产生内部时钟信号C1和C2的振荡电路。这导致设备尺寸和成本的增加，此外，振荡电路的性能可能影响整体操作的性能。

另一方面，根据专利文献2的常规技术，使用整合到另一控制信号(例如，高频时钟)中的一个控制信号(例如，低频时钟)对RAM进行存取。因此，只能在需要将第一控制信号整合到的第二控制信号一直保持有效的情况下，才能应用专利文献2的常规技术。

本发明的目的是提供一种可以根据两个异步输入存取时钟适当控制RAM存取且不招致设备尺寸和成本增加的RAM控制设备，并提供一种采用该设备的存储设备。

解决问题的手段

为了实现上述目的，根据本发明的一个方面，RAM控制设备包括仲裁器电路和单触发电路，并根据两个异步输入存取时钟(即，第一和第二存取时钟)对RAM存取进行控制。这里，所述仲裁器电路用作如下装置：一方面，根据第一和第二存取时钟，产生在逻辑上彼此排斥的第一和第二忙信号，以允许任何一个主机首先输出存取时钟以存取RAM，另一方面，请求所述单触发电路产生用于决定RAM存取定时的RAM时钟。另一方面，所述单触发电路用作如下装置：根据来自所述仲裁器电路的时钟请求信号，产生作为RAM时钟的一个脉冲，以将该脉冲馈送至RAM(第一配置)。

在具有上述第一配置的RAM控制设备中，RAM时钟的周期可以等于或小于第一和第二存取时钟中较快的那个时钟周期的一半(第二配置)。

在具有上述第一或第二配置的RAM控制设备中，所述仲裁器电路可以具有：第一D触发器，用于在其时钟输入端子处接收第一存取时钟，在其数据输入端子处接收预定逻辑信号，在其复位端子处接收第一请求复位信号，并在其输出端子处输出第一请求信号；第一与电路，用于在其第一输入端子处接收第一忙信号，在其第二反转输入端子处接收RAM时钟，并在其输出端子处输出第一请求复位信号；第二与电路，用于在其第一输入端子处接收第一请求信号，在其第二反转输入端子处接收第二忙信号，并在其输出端子处输出第一存取开始信号；第二D触发器，用于在其时钟输入端子处接收RAM时钟，在其数据输入端子处接收预定逻辑信号，在其置位输入端子处接收第一存取开始信号，并在其输出端子处输出第一忙信号；第三D触发器，用于在其时钟输入端子处接收第二存取时钟，在其数据输入端子处接收预定逻辑信号，在其复位端子处接收第二请求复位信号，并在其输出端子处输出第二请求信号；第三与电路，用于在其第一输入端子处接收第二忙信号，在其第二反转输入端子处接收RAM时钟，并在其输出端子处输出第二请求复位信号；第四与电路，用于在其第一输入端子处接收第二请求信号，在其第二反转输入端子处接收第一忙信号，并在其输出端子处输出第二存取开始信号；第四D触发器，用于在其时钟输入端子处接收RAM时钟，在其数据输入端子处接收预定逻辑信号，在其置位输入端子处接收第二存取开始信号，并在其输出端子处输出第二忙信号；以及或电路，用于在其第一输入端子处接收第一存取开始信号，在其第二输入端子处接收第二存取开始信号，并在其输出端子处输出时钟请求信号。(第三配置)

在具有上述第三配置的RAM控制设备中，馈送至第一和第三D触发器的数据输入端子的预定逻辑信号可以分别是第一和第三D触发器本身的输出信号的反转。(第四配置)

在具有上述第三或第四配置的RAM控制设备中，第二D触发器可以在其复位端子处接收第二忙信号，或者第四D触发器可以在其复位端子处接收第一忙信号。(第五配置)

在具有上述第一配置的RAM控制设备中，基于是否输入了第一和第二存取时钟，并基于RAM时钟的逻辑电平，所述仲裁器电路可以判断在与第一和第二存取时钟之一相对应的忙信号中发生了意外翻转的状态下是否正当地输入第一和第二存取时钟中的另一个，从而在识别出该状态时，无论发生了意外翻转的忙信号如何，所述仲裁器电路根据正当输入的存取时钟将与另一存取时钟相对应的忙信号变换为所需逻辑电平。(第六配置)

在具有上述第六配置的RAM控制设备中，所述仲裁器可以具有：第一D触发器，用于在其时钟输入端子处接收第一存取时钟，在其数据输入端子处接收预定逻辑信号，在其复位端子处接收第一请求复位信号，并在其输出端子处输出第一请求信号；第一与电路，用于在其第一输入端子处接收第一忙信号，在其第二反转输入端子处接收RAM时钟，并在其输出端子处输出第一请求复位信号；第二与电路，用于在其第一输入端子处接收第一请求信号，在其第二反转输入端子处接收第二忙信号，并在其输出端子处输出第一预置信号；第二D触发器，用于在其时钟输入端子处接收RAM时钟，在其数据输入端子处接收预定逻辑信号，在其置位输入端子处接收第一存取开始信号，并在其输出端子处输出第一忙信号；第三D触发器，用于在其时钟输入端子处接收第二存取时钟，在其数据输入端子处接收预定逻辑信号，在其复位端子处接收第二请求复位信号，并在其输出端子处输出第二请求信号；第三与电路，用于在其第一输入端子处接收第二忙信号，在其第二反转输入端子处接收RAM时钟，并在其输出端子处输出第二请求复位信号；第四与电路，用于在其第一输入端子处接收第二请求信号，在其第二反转输入端子处接收第一忙信号，并在其输出端子处输出第二预置信号；第四D触发器，用于在其时钟输入端子处接收RAM时钟，在其数据输入端子处接收预定逻辑信号，在其置位输入端子处接收第二存取开始信号，并在其输出端子处输出第二忙信号；或电路，用于在其第一输入端子处接收第一存取开始信号，在其第二输入端子处接收第二存取开始信号，并在其输出端子处输出时钟请求信号；第五与电路，用于在其第一输入端子处接收第一请求信号，在其第二反转输入端子处接收第二请求信号，在其第三输入端子处接收RAM时钟，并在其输出端子处输出第一直通信号；第一或电路，用于在其第一输入端子处接收第一预置信号，在其第二输入端子处接收第一直通信号，并在其输出端子处输出第一存取开始信号；第六与电路，用于在其第一反转输入端子处接收第一请求信号，在其第二输入端子处接收第二请求信号，在其第三输入端子处接收RAM时钟，并在其输出端子处输出第二直通信号；以及第二或电路，用于在其第一输入端子处接收第二预置信号，在其第二输入端子处接收第二直通信号，并在其输出端子处输出第二存取开始信号。(第七配置)

在具有上述第七配置的RAM控制设备中，馈送至第一和第三D触发器的数据输入端子的预定逻辑信号可以分别是第一和第三D触发器本身的输出信号的反转。(第八配置)

在具有上述第七或第八配置的RAM控制设备中，第二D触发器可以在其复位端子处接收第二忙信号，或者第四D触发器可以在其复位端子处接收第一忙信号。(第九配置)

具有上述第一配置的RAM控制设备还可以具有：时钟分频电路，其设置在所述仲裁器电路的前级，用于通过在两个分频后存取时钟之间按周期交替分配第一存取时钟的连续脉冲，将比第二存取时钟快的第一存取时钟分频为两个分频后存取时钟。这里，所述仲裁器电路根据总共三个存取时钟，即，从第一存取时钟得到的两个分频后存取时钟和第二存取时钟，产生三个忙信号。(第十配置)

在具有上述第十配置的RAM控制设备中，RAM时钟可以具有使从第一存取时钟得到的两个分频后存取时钟之间的仲裁会话链在第二存取时钟的一个周期内结束的周期。(第十一配置)

在具有上述第十或第十一配置的RAM控制设备中，所述仲裁器电路可以具有：第一D触发器，用于在其时钟输入端子处接收从第一存取时钟得到的两个分频后存取时钟之一，在其数据输入端子处接收预定逻辑信号，在其复位端子处接收第一请求复位信号，并在其输出端子处输出第一请求信号；第一与电路，用于在其第一输入端子处接收第一忙信号，在其第二反转输入端子处接收RAM时钟，并在其输出端子处输出第一请求复位信号；第二与电路，用于在其第一输入端子处接收第一请求信号，在其第二反转输入端子处接收第二忙信号，并在其输出端子处输出第一存取开始信号；第二D触发器，用于在其时钟输入端子处接收RAM时钟，在其数据输入端子处接收预定逻辑信号，在其置位输入端子处接收第一存取开始信号，并在其输出端子处输出第一忙信号；第三D触发器，用于在其时钟输入端子处接收从第一存取时钟得到的两个分频后存取时钟中的另一个，在其数据输入端子处接收预定逻辑信号，在其复位端子处接收第二请求复位信号，并在其输出端子处输出第二请求信号；第三与电路，用于在其第一输入端子处接收第二忙信号，在其第二反转输入端子处接收RAM时钟，并在其输出端子处输出第二请求复位信号；第四与电路，用于在其第一输入端子处接收第二请求信号，在其第二反转输入端子处接收第一忙信号，在其第三反转输入端子处接收第三忙信号，并在其输出端子处输出第二存取开始信号；第四D触发器，用于在其时钟输入端子处接收RAM时钟，在其数据输入端子处接收预定逻辑信号，在其置位输入端子处接收第二存取开始信号，并在其输出端子处输出第二忙信号；第五D触发器，用于在其时钟输入端子处接收第二存取时钟，在其数据输入端子处接收预定逻辑信号，在其复位端子处接收第三请求复位信号，并在其输出端子处输出第三请求信号；第五与电路，用于在其第一输入端子处接收第三忙信号，在其第二反转输入端子处接收RAM时钟，并在其输出端子处输出第三请求复位信号；第六与电路，用于在其第一输入端子处接收第三请求信号，在其第二反转输入端子处接收第一忙信号，在其第三反转输入端子处接收第二忙信号，并在其输出端子处输出第三存取开始信号；第六D触发器，用于在其时钟输入端子处接收RAM时钟，在其数据输入端子处接收预定逻辑信号，在其置位输入端子处接收第三存取开始信号，并在其输出端子处输出第三忙信号；以及第一或电路，用于在其第一输入端子处接收第一存取开始信号，在其第二输入端子处接收第二存取开始信号，在其第三输入端子处接收第三存取开始信号，并在其输出端子处输出时钟请求信号。(第十二配置)

在具有上述第十二配置的RAM控制设备中，馈送至第一、第三和第五D触发器的数据输入端子的预定逻辑信号可以分别是第一、第三和第五D触发器本身的输出信号的反转。(第十三配置)

在具有上述第十二或第十三配置的RAM控制设备中，第二和第四D触发器可以在其复位端子处接收第三忙信号，或者第六D触发器可以在其复位端子处接收第一和第二忙信号的或信号。(第十四配置)

在具有上述第十到第十四配置之一的RAM控制设备中，所述仲裁器电路可以结合所述时钟分频电路。(第十五配置)

根据本发明的另一方面，一种存储设备具有：具有上述第一到第十五配置之一的RAM控制设备；以及根据RAM时钟进行操作的RAM。(第十六配置)

本发明的有益效果

采用根据本发明的RAM控制设备和使用该设备的存取设备，可以根据两个异步输入存取时钟适当地控制对RAM的存取，而不会导致设备尺寸和成本的不必要增加。

附图说明

图1是示出了根据本发明的存储设备第一配置示例的框图。

图2是示出了仲裁器电路1和输出锁存电路4的内部配置示例的框图。

图3是示出了仲裁器电路1的工作状态转移的状态图(a)和逻辑值表(b)。

图4是示出了RAM控制操作的定时图。

图5是示出了仲裁器电路1内部配置的另一示例的框图。

图6是示出了根据存取时钟的最大工作频率的对RAM存取的时间限制的图。

图7是示出了根据本发明的存储设备第二配置示例的框图。

图8是示出了时钟分频电路7和仲裁器电路8的内部配置示例的框图。

图9是示出了仲裁器电路8的工作状态转移的状态图(a)和逻辑值表(b)。

图10是示出了第二配置中根据存取时钟的最大工作频率的对RAM存取的时间限制的图。

附图标记列表

1       仲裁器电路

2       单触发电路

3       RAM(单口RAM)

4       输出锁存电路

5       读/写电路

6a、6b  (第一、第二)主机

7       时钟分频电路

8       仲裁器电路

11a、11b(第一、第三)D触发器

12a、12b(第一、第二)反相器

13a、13b(第一、第三)与电路

14a、14b(第二、第四)与电路

15a、15b(第二、第四)D触发器

16      或电路

17a、17b(第五、第六)与电路

18a、18b(第一、第二)或电路

41D     触发器

42      反相器

43a、43b      选择器

44a、44b      D触发器

71            D触发器

72            反相器

73a、73b      与电路

81a、81b、81c (第一、第三、第五)D触发器

82a、82b、82c (第一、第二、第三)反相器

83a、83b、83c (第一、第三、第五)与电路

84a、84b、84c (第二、第四、第六)与电路

85a、85b、85c (第二、第四、第六)D触发器

86            第一或电路

87            第二或电路

具体实施方式

图1是示出了根据本发明的存储设备第一配置示例的框图。

如图1所示，该实施例的存储设备包括仲裁器电路1、单触发电路2、RAM 3、输出锁存电路4和读/写电路5。存储设备配置为根据从主机6a和6b(例如，MPU(微处理单元)和显示驱动器)输入的两个异步存取时钟(即，第一和第二存取时钟(CLK1和CLK2))来控制对RAM 3的存取(例如，用于MPU存取和显示存取)。

仲裁器电路1用作如下装置(仲裁/优先权决定装置)：一方面，根据上述CLK1和CLK2产生在逻辑上彼此排斥的第一和第二忙信号(BUSY1和BUSY2)，以允许主机6a和6b中任何一个首先输出存取时钟以对RAM 3进行存取；另一方面，将时钟请求信号(CLKRQ)馈送至单触发电路2，请求单触发电路2产生用于决定RAM 3存取的定时的RAM时钟(RAMCLK)。

单触发电路2用作根据来自仲裁器电路1的CLKRQ产生作为RAMCLK的一个脉冲以将其馈送至RAM 3的装置。RAMCLK不仅馈送至RAM 3，还馈送至仲裁器电路1和输出锁存电路4。

用作RAM 3的是只具有一个输入/输出接口的单口RAM。相比于使用双口RAM，使用单口RAM有助于使设备尺寸和成本的增加最小化。

输出锁存电路4用作如下装置：分别根据CLK1和CLK2，锁存RAM输出信号(RAMO)，然后将它们作为第一和第二RAM输出锁存信号(RAMOLAT1和RAMOLAT2)馈送至读/写电路5。

读/写电路5用作如下装置：根据来自仲裁器电路1的BUSY1和BUSY2，识别向主机6a和6b中哪一个许可对RAM 3进行存取的专有权，并与RAM 3交换芯片选择信号(RAMCS)、写使能信号(RAMWE)、读使能信号(RAMRD)、地址信号(RAMADRS)和数据信号(RAMDATA)。

上述RAMCS、RAMWE和RAMRD也可以是根据BUSY1和BUSY2由仲裁器电路1产生的信号。

接下来，将参照图2详细描述仲裁器电路1和输出锁存电路4的内部配置。图2是示出了仲裁器电路1和输出锁存电路4的内部配置示例的框图。

如图2所示，本实施例的仲裁器电路1包括D触发器11a和11b、反相器12a和12b、与电路13a和13b、与电路14a和14b、D触发器15a和15b以及或电路16。

第一D触发器11a在其时钟输入端子处接收CLK1，在其数据输入端子处接收预定逻辑信号(通过第一反相器12a反转的自身输出信号)，在其复位端子处接收第一请求复位信号(REQ1RST)，并在其输出端子处输出第一请求信号(REQ1)。

第一与电路13a在其第一输入端子处接收BUSY1，在其第二反转输入端子处接收RAMCLK，并在其输出端子处输出REQ1RST。

第二与电路14a在其第一输入端子处接收REQ1，在其第二反转输入端子处接收BUSY2，并在其输出端子处输出第一存取开始信号(STAT1)。

第二D触发器15a在其时钟输入端子处接收RAMCK，在其数据输入端子处接收预定逻辑信号(与诸如地电压等低电平相对应的基准电压信号)，在其置位输入端子处接收STAT1，并在其输出端子处输出BUSY1。

第三D触发器11b在其时钟输入端子处接收CK2，在其数据输入端子处接收预定逻辑信号(通过第二反相器12b反转的自身输出信号)，在其复位端子处接收第二请求复位信号(REQ2RST)，并在其输出端子处输出第二请求信号(REQ2)。

第三与电路13b在其第一输入端子处接收BUSY2，在其第二反转输入端子处接收RAMCLK，并在其输出端子处输出REQ2RST。

第四与电路14b在其第一输入端子处接收REQ2，在其第二反转输入端子处接收BUSY1，并在其输出端子处输出第二存取开始信号(STAT2)。

第四D触发器15b在其时钟输入端子处接收RAMCLK，在其数据输入端子处接收预定逻辑信号(与诸如地电压等低电平相对应的基准电压信号)，在其置位输入端子处接收STAT2，并在其输出端子处输出BUSY2。

或电路16在其第一输入端子处接收STAT1，在其第二输入端子处接收STAT2，并在其输出端子处输出CLKRQ。

上述第一到第四D触发器11a、15a、11b和15b全部由它们分别接收到的时钟信号(CLK1，CLK2和RAMCLK)的上升沿触发。

另一方面，本实施例的输出锁存电路4包括D触发器41、反相器42、选择器43a和43b以及D触发器44a和44b。

D触发器41在其时钟输入端子处接收RAMCLK，在其数据输入端子处接收BUSY1，并在其输出端子处输出锁存选择信号(LATSELECT)。

选择器43a在LATSELECT为高(1)时选择RAMO以将其馈送至后续级，并在LATSELECT为低(0)时选择RAMOLAT1以将其馈送至后续级。

选择器43b在LATSELECT为高(1)时选择RAMOLAT2以将其馈送至后续级，并在LATSELECT为低(0)时选择RAMO以将其馈送至后续级。

D触发器44a在其时钟输入端子处接收通过反相器42反转的RAMCLK，并在其数据输入端子处接收选择器43a的输出信号。D触发器44a在其输出端子处输出RAMOLAT1。

D触发器44b在其时钟输入端子处接收通过反相器42反转的RAMCLK，并在其数据输入端子处接收选择器43b的输出信号。D触发器44b在其输出端子处输出RAMOLAT2。

上述D触发器41、44a和44b全部由它们分别接收到的时钟信号(RAMCLK和反转RAMCLK)的下降沿触发。

接下来，将参照图3详细描述如上配置的仲裁器电路1的工作状态转移。图3是示出了仲裁器电路1的工作状态转移的状态图(a)和逻辑值表(b)。

如上配置的仲裁器电路1设计为像一般所知的异步有限状态机(AFSM)一样地工作，如图3(a)和(b)的状态图和逻辑值表所示地工作。

具体地，根据上述第一和第二忙信号(BUSY1和BUSY2)的逻辑电平，仲裁器电路1某一时间处于如下三个工作状态之一：待机状态(STBY状态)、根据CLK1的存取状态(BUSY1状态)和根据CLK2的存取状态(BUSY2状态)。

这里，第一忙信号(BUSY1)与状态计数器的第一数位相对应，第二忙信号(BUSY2)与状态计数器的第二数位相对应。因此，如图3(b)所示，与上述不同工作状态相对应的状态计数器的值如下：STBY状态-{00}，BUSY1状态-{01}，BUSY2状态-{10}。如下所述的，没有与{11}相对应的状态。

如图3(a)所示，紧接在复位之后的仲裁器电路1工作状态是STBY状态，当STAT1上升时转移到BUSY1状态；之后当RAMCLK上升时返回到STBY状态。类似地，当STAT2上升时工作状态从STBY状态转移到BUSY2状态，之后当RAMCLK上升时返回到STBY状态。

这样，本实施例的仲裁器电路1配置为，当其工作状态转移时，状态计数器中只有一位(一个数位)改变；即，它表现为格雷码计数器。因此，采用本实施例的仲裁器电路1，其工作状态转移到一个非待机状态，而不经过另一非待机状态。这防止工作状态转移时的错误状态识别。

下面，将参照图4详细描述如上配置的RAM控制设备的操作(这里，进行读操作)。图4是示出了RAM控制操作的定时图。该图示出了在输入第一CLK1(上升)并紧接其后输入CLK2(上升)的情况下观察到的相关信号的波形。

如图4所示，当在时间t1，CLK1上升到高电平时，REQ1从低电平变为高电平。此时，如果仲裁器电路1的工作状态是STBY状态(BUSY1和BUSY2均处于低电平)，如图所示，STAT1从低电平变为高电平。当STAT1上升到高电平时，BUSY1设定在高电平，由此仲裁器电路1的工作状态从至此一直处于的STBY状态转移到BUSY1状态。读/写电路5在识别出该工作状态转移时，开始根据CLK1对RAM 3进行存取(执行芯片选择、地址选择和其他操作)。

此外，当根据STAT1，CLRQ上升到高电平时，启动单触发电路2，使其产生RAMCLK。这里，由单触发电路2中设置的时延电路(未示出)确定在STAT1的上升(即，CLK的上升)之后直到RAMCLK的单触发脉冲实际下降到低电平为止的时间段d1、以及之后RAMCLK保持在低电平直到上升回到高电平的时间段d2。

这些时间段d1和d2如果设置得过长，则可能导致不完全存取，如果设置得过短，则可能导致不良存取。因此，需要适当设置时间段d1和d2，以适合稍后将述的CLK1和CLK2的最大工作频率。

另一方面，当在紧接CLK1输入的时间t2，CLK2上升到高电平时，REQ2从低电平变为高电平。但是，此时由于BUSY1已处于高电平，所以由第四与电路14b屏蔽REQ2，从而使STAT2保持在低电平。因此，当BUSY1处于高电平时，BUSY2不会变为高电平，从而推迟根据CLK2的存取，直到仲裁器电路1的工作状态从BUSY1返回到STBY状态，即，直到根据CLK1的存取结束。

之后，当在时间t3，单触发电路2使RAMCLK下降到低电平时，在RAM 3中开始根据CLK1的读操作，即，用于输出RAMO的操作。

此时，在仲裁器电路1中，根据RAMCLK的下降，REQ1RST上升到高电平，并将REQ1从高电平复位到低电平。这使STAT1(由此CLKRQ)变会为低电平。另一方面，BUSY1继续保持在高电平。

在输出锁存电路4中，根据RAMCLK的下降，LATSELECT变为高电平(与BUSY1相同的逻辑电平)。这使选择器43a选择RAMO以将其馈送至D触发器44a，并使选择器43b选择RAMOLAT3以将其馈送至D触发器44b。

之后，当在时间t4，RAMCLK上升回到高电平时，在仲裁器电路1中，将BUSY1复位至低电平，从而仲裁器电路1的工作状态从其至此一直处于的BUSY状态返回到STBY状态。读/写电路5在识别出该工作状态转移时，结束根据CLK1的RAM 3存取。在仲裁器电路1中，根据BUSY1的逻辑电平变换，REQ1RST也复位至低电平。

此外，在输出锁存电路4中，根据RAMCLK的上升(即，反转RAMCLK的下降)，将在时间t4读出的RAMO作为RAMOLAT1进行锁存。因此，读/写电路5此后可以随时从输出锁存电路4中读出RAMOLAT1(根据CLK1读数据)。

当在时间t4，根据首先输入的CLK1的存取结束，并且BUSY1复位至低电平时，在时间t5，第四与电路14b停止屏蔽REQ2，从而STAT2从低电平变为高电平。因此，在时间t5之后，通过与上述类似的操作，执行根据CLK2的存取。

应该注意，在图4中，夸大了时间t4与t5之间实际上非常短的时间段的长度，以清楚显示从BUSY1到BUSY2的转移不是直接发生的，而是经过STBY状态的。

还应该注意，虽然图4作为示例示出了首先输入CLK1再输入CLK2的情况，但是在以相反顺序输入CLK1和CLK2的情况下，也通过与上述类似的操作，将根据CLK1的存取推迟直到根据CLK2的存取结束。

这样，本实施例的仲裁器电路1配置为将优先权给予首先输入的存取时钟，而不是总是将优先权给予指定的存取时钟。因此，即使在在前存取期间请求在后存取，也不会中断在前存取，而是将在后存取推迟直到在前存取结束。这消除了根据存取定时来设置限制的需要。

如上所述，本实施例的RAM控制设备包括仲裁器电路1和单触发电路2，并根据两个异步输入存取时钟CLK1和CLK2来控制对RAM3的存取。仲裁器电路1用作如下装置：一方面，根据上述CLK1和CLK2产生在逻辑上彼此排斥的忙信号BUSY1和BUSY2，以允许主机中任何一个首先输出存取时钟以对RAM 3进行存取；另一方面，请求单触发电路2产生用于决定RAM 3存取的定时的RAM时钟RAMCLK。单触发电路2用作根据来自仲裁器电路1的CLKRQ产生作为RAMCLK的一个脉冲以将其馈送至RAM 3的装置。

采用这种配置，可以根据两个异步输入存取时钟CLK1和CLK2来适当控制对RAM 3的存取，同时将设备尺寸和成本的增加最小化。

此外，在本实施例的RAM控制设备中，对于两个存取时钟CLK1和CLK2，单触发电路2只产生一个RAM时钟RAMCLK。因此，与对于两个存取时钟CLK1和CLK2中每一个分别产生一个RAM时钟RAMCLK、并需要在某一时间输出它们之间的仲裁和选择之一的配置不同，这里不需要考虑多个时钟之间的定时偏移。

此外，本实施例的RAM控制设备配置为根据CLK1和CLK2的上升来识别存取请求，而不需要这些时钟的下降。即，本实施例的RAM控制设备只响应于CLK1和CLK2的上升沿而操作。仅当存在来自主机6a和6b的对RAM 3存取的请求时，才产生CLK1和CLK2的上升沿。例如，这可以适当地处理即使一个主机的工作频率相比于另一个的工作频率低很多或高很多的情况。

此外，如图2所示，在本实施例的仲裁器电路1中，将BUSY1馈送至第四D触发器15b的复位端子。采用这种配置，即使CLK1和CLK2同时上升，并且第二和第四与电路14a和14b无法及时屏蔽其中之一，利用STAT1和STAT2均变为高电平以及BUSY1和BUSY2均设置在高电平的结果，通过BUSY1立即将第四D触发器复位，从而无时延地将BUSY2变回到低电平。因此，BUSY1和BUSY2不会均保持在高电平，并且优选地使仲裁器电路1的工作状态转移到BUSY1状态。因此，即使CLK1和CLK2的输入精确地同时发生，也可以确保正常操作，而无需采取任何措施来防止模拟部分中尖峰噪声。

此外，在CLK1和CLK2同时输入的情况下，可以将优先权给予其中任何一个。具体地，可以如上所述地将优先权给予CLK1，或者通过将BUSY2馈送至第二D触发器15a的复位端子，将将优先权给予CLK2。

此外，如图2所示，本实施例的仲裁器电路配置为第一和第三D触发器11a和11b分别在其数据输入端子处接收其自身输出信号的反转(即，反转REQ1和反转REQ2)。采用这种配置，即使在STAT1(STAT2)变为高电平之后，RAMCLK在噪声等的影响下无法上升，也在CLK1(CLK2)的下一上升沿处向REQ1(REQ2)写入低电平(反转REQ1(反转REQ2))，从而仲裁器电路1的工作状态从BUSY1(BUSY2)返回到STBY状态。因此，可以防止RAM控制设备进入从中无法跳出BUSY1(BUSY2)状态的状态(一般称作死锁或受阻状态)。

在不需要防止死锁的上述措施的情况下，第一和第三D触发器11a和11b只需要在其数据输入端子处接收具有预定电平的信号(与诸如电源电压等高电平相对应的电压信号)。

如上配置的仲裁器电路1的一个不足之处在于，在噪声等影响下，BUSY1和BUSY2之一的逻辑电平可能变换为产生普通流程中不会出现的状态(非法状态)，从而引起仲裁器电路1进入如下状态一般称作死锁或受阻状态)：即使从另一侧出现存取请求，也无法反映该请求。

更具体地，如果由第二D触发器15a产生的BUSY1的逻辑电平在噪声等的影响下意外地变为高电平，因为未输入CLK1，所以REQ1保持在低电平，从而单触发电路2不产生RAMCLK。在这种情况下，如果在此后输入CLK2，则通过已意外地保持在高电平的BUSY1对REQ2进行门控，因此REQ2向高电平的变换不会传递。这防止STAT2的上升。因此，根据CLK2的存取暂时是不可能的，直到下一个根据CLK1的存取结束，并且从意外BUSY1状态返回到STBY状态。另一方面，如果由第四D触发器15b产生的BUSY2的逻辑电平在噪声等的影响下意外地变为高电平，则根据CLK2的存取暂时是不可能的。

考虑到上述问题，优选的是对仲裁器电路1的内部配置进行修改，从而当在非法状态中出现正当的存取请求时，相应的请求信号可以设法通过由来自另一侧的意外忙信号所进行的排他性门控。

图5是示出了仲裁器电路1内部配置的另一示例的框图。

仲裁器电路1的该示例配置大体上与上述配置相同。因此，用图2中相同的附图标记标识图2中具有的组件，并不再重复对其的详细描述。以下描述的重点在于本示例专有的特征(防止死锁的措施)。

如图5所示，除了图2所示的组件，本示例的仲裁器电路1还包括与电路17a和17b以及或电路18a和18b。

在本示例的仲裁器电路1中，第二与电路14a的输出信号不直接用作STAT1，而用作第一预置信号(PRE1)。类似地，第四与电路14b的输出信号不直接用作STAT2，而用作第二预置信号(PRE2)。

第五与电路17a在其第一输入端子处接收REQ1，在其第二反转输入端子处接收REQ2，在其第三输入端子处接收RAMCLK，并在其输出端子处输出第一直通信号(TH1)。

第一或电路18a在其第一输入端子处接收PRE1，在其第二输入端子处接收TH1，并在其输出端子处输出STAT1。

第六与电路17b在其第一反转输入端子处接收REQ1，在其第二输入端子处接收REQ2，在其第三输入端子处接收RAMCLK，并在其输出端子处输出第二直通信号(TH2)。

第二或电路18b在其第一输入端子处接收PRE2，在其第二输入端子处接收TH2，并在其输出端子处输出STAT2。

在如上配置的仲裁器电路1中，例如，如果由第二D触发器15a产生的BUSY1的逻辑电平在噪声等的影响下意外地变为高电平，并且在该状态下输入CLK2，则如上所述，通过已意外地保持在高电平的BUSY1对REQ2进行门控，因此REQ2向高电平的变换不会传递到PRE2。这防止STAT2的上升。因此，在BUSY1的逻辑电平意外翻转之后输入CLK2的情况下，REQ1保持在低电平，REQ2变为高电平，但是PRE2保持低电平，从而RAMCLK最初保持在高电平。

另一方面，当将具有上述逻辑电平的REQ1、REQ2和RAMCLK馈送至第六与电路17b时，TH2的逻辑电平从低电平变为高电平。因此，无论PRE2的逻辑电平如何，第二或电路18b使STAT2上升到高电平，从而根据CLK2产生RAMCLK。此外，如果REQ1、REQ2和RAMCLK中任何一个具有与上述逻辑电平不同的逻辑电平，则TH2的逻辑电平为低电平，从而将PRE2作为STAT2输出。

这样，在本示例的仲裁器电路1中，当在BUSY1的逻辑电平发生意外翻转的状态下输入正当的CLK2，则REQ2设法通过由BUSY1进行的排他性门控(更具体地，虽然REQ2实际上并未经过普通流程，但是它表现得似乎通过了由BUSY1所进行的排他性门控)。

如上所述，本示例的仲裁器电路1基于REQ1和REQ2的逻辑电平(即，是否输入了CLK1和CLK2)以及RAMCLK的逻辑电平，判断是否在BUSY1的逻辑电平发生意外翻转的状态下输入了正当的CLK2；如果是，则无论其逻辑电平已意外翻转的BUSY1如何，根据正当的CLK2，将BUSY2变为所需的逻辑电平。因此，采用本示例的仲裁器电路1，可以不等待CLK1的输入，而执行根据CLK2的存取，并可以无时延地返回到STBY状态。

另一方面，如果在BUSY1已意外变为高电平的状态下输入CLK1，则REQ1处于高电平，REQ2处于低电平，RAMCLK处于高电平，从而第五与电路17a将TH1的逻辑电平变为高电平。因此，无论PRE1的逻辑电平如何，第一或电路18a使STAT1上升到高电平，从而根据CLK1产生RAMCLK。因此，采用本示例的仲裁器电路1，可以不等待CLK2的输入，而执行根据CLK1的存取，并可以无时延地返回到STBY状态。

下面，参照图6，详细描述根据存取时钟的最大工作频率的对RAM存取的时间限制(对RAMCLK周期的限制)。图6是示出了根据存取时钟的最大工作频率的对RAM存取的时间限制的图。

如图6所示，当在持续进行根据CLK1的连续存取期间，请求根据CLK2的存取时，对RAM 3的存取最频繁。图6示出了CLK2紧靠在CLK1上升之前而上升的最差情况。

如上所述，仲裁器电路1可以推迟根据CLK1的存取，直到根据CLK2的存取结束，并可以推迟根据CLK2的存取，直到根据CLK1的存取结束。但是，当正在执行根据CLK1的连续存取时，除非根据CLK2的存取在CLK2的一个周期内结束，否则无法将根据CLK1的在后存取推迟直到根据CKL1的在前存取结束。这导致不完全存取。

为了避免这一问题，并保持RAM控制设备正常工作，在与CLK1的一个周期相对应的时间长度内，需要完成RAM存取的两次会话(分别根据CLK1和CLK2)。为了实现这一点，在单触发电路2中，需要适当设置在CLKRQ上升之后直到RAMCLK的单触发脉冲下降到低电平为止的时间段d1、以及RAMCLK在此后保持低电平直到它上升回到高电平为止的时间段d2(见图4，对于时间段d1和d2)，以适合存取时钟中较快一个(在图6所示情况下，CLK1)的最大工作频率(即，最短周期)。更具体地，需要将时间段d1和d2设置为两者之和(即，RAM存取时间段W)大于或等于最小时间段Z，但是小于或等于CLK1的最短周期X的一半，其中在最小时间段Z上不发生对RAM3的不良存取。

这里，预期存取时钟的最大工作频率将来会变得越来越高，从而越来越难管理和设置上述时间段d1和d2以满足上述条件。

考虑到上述内容，优选地，对存储设备的电路配置进行修改，以尽可能地缓解上述条件。

图7是示出了根据本发明的存储设备第二配置示例的框图。

如图7(a)所示，在上述第一配置中，将两个存取时钟(CLK1和CLK2)均直接馈送至仲裁器电路1，在其中进行两个存取时钟之间的仲裁，以将它们转换为单时钟请求信号(CLKRQ)，单触发电路2根据该单时钟请求信号，产生RAM时钟(RAMCLK)。

相反，在第二配置中，假设第一和第二存取时钟是例如MPU存取时钟(MCLK)和显示存取时钟(DCLK)，MCLK具有比DCLK高的工作频率，则如图7(b)所示，使用时钟分频电路7，将单时钟形式的MCLK分频为两个时钟，即，第一和第二分频后存取时钟(MCLK1和MCLK2)，其中在MCLK1和MCLK2之间按周期交替分配MCL1的连续脉冲；然后将这些分频后存取时钟与DCLK(即，总共三个存取时钟(MCLK1、MCLK2和DCLK))馈送至仲裁器电路8，在此执行这些存取时钟之间的仲裁，以将其转换为单时钟请求信号(CLKRQ)，单触发电路2根据CLKRQ，产生RAM时钟(RAMCLK)。

下面，参照图8，详细描述时钟分频电路7和仲裁器8的内部配置。图8是示出了时钟分频电路7和仲裁器电路8的内部配置示例的框图。

如图8所示，本配置的时钟分频电路7包括D触发器71、反相器72以及与电路73a和73b。

D触发器71在其时钟输入端子处接收MCLK，接收预定逻辑信号(通过反相器72反转的自身输出信号)，并在其输出端子处输出屏蔽信号(MASK)。

与电路73a在其第一输入端子处接收MASK，在其第二输入端子处接收MCLK，并在其输出端子处输出MCLK1。

与电路73b在其第一反转输入端子处接收MASK，在其第二输入端子处接收MCLK，并在其输出端子处输出MCLK2。

在如上配置的时钟分频电路7中，计算MASK和MCLK的与运算、以及反转MASK和MCLK的与运算，从而产生MCLK1和MCLK2，如稍后将述的图10所示，在MCLK1和MCLK2之间按周期交替分配MCLK的连续脉冲。

另一方面，本配置的仲裁器电路8包括D触发器81a到81c、反相器82a到82c、与电路83a到83c、与电路84a到84c、D触发器85a到85c、以及或电路86和87。

第一D触发器81a在其时钟输入端子处接收MCLK1，在其数据输入端子处接收预定逻辑信号(通过第一反相器82a反转的自身输出信号)，在其复位端子处接收第一MPU请求复位信号(MREQ1RST)，并输出第一MPU请求信号(MREQ1)。

第一与电路83a在其第一输入端子处接收第一MPU忙信号(MBUSY1)，在其第二反转输入端子处接收RAMCLK，在其输出端子处输出MREQ1RST。

第二与电路84a在其第一输入端子处接收MREQ1，在其第二反转输入端子处接收第二MPU忙信号(MBUSY2)，在其第三反转输入端子处接收显示忙信号(DBUSY)，并在其输出端子处输出第一MPU存取开始信号(MSTAT1)。

第二D触发器85a在其时钟输入端子处接收RAMCLK，在其数据输入端子处接收预定逻辑信号(与诸如地电压等低电平相对应的基准电压信号)，在其置位端子处接收MSTAT1，并在其输入端子处输出MBUSY1。

第三D触发器81b在其时钟输入端子处接收MCLK2，在其数据输入端子处接收预定逻辑信号(通过第二反相器82b反转的自身输出信号)，在其复位端子处接收第二MPU请求复位信号(MREQ2RST)，并在其输入端子处输出第二MPU请求信号(MREQ2)。

第三与电路83b在其第一输入端子处接收MBUSY2，在其第二反转输入端子处接收RAMCLK，在其输出端子处输出MREQ2RST。

第四与电路84b在其第一输入端子处接收MREQ2，在其第二反转输入端子处接收MBUSY1，在其第三反转输入端子处接收DBUSY，在其输出端子处输出第二MPU存取开始信号(MSTAT2)。

第四D触发器85b在其时钟输入端子处接收RAMCLK，在其数据输入端子处接收预定逻辑信号(与诸如地电压等低电平相对应的基准电压信号)，在其置位端子处接收MSTAT2，并在其输入端子处输出MBUSY2。

第五D触发器81c在其时钟输入端子处接收DCLK，在其数据输入端子处接收预定逻辑信号(通过第三反相器82c反转的自身输出信号)，在其复位端子处接收DREQRST，并在其输入端子处输出显示请求信号(DREQ)。

第五与电路83c在其第一输入端子处接收DBUSY，在其第二反转输入端子处接收RAMCLK，在其输出端子处输出DREQRST。

第六与电路84c在其第一输入端子处接收DREQ，在其第二反转输入端子处接收MBUSY1，在其第三反转输入端子处接收MBUSY2，在其输出端子处输出显示存取开始信号(DSTAT)。

第六D触发器85c在其时钟输入端子处接收RAMCLK，在其数据输入端子处接收预定逻辑信号(与诸如地电压等低电平相对应的基准电压信号)，在其置位端子处接收DSTAT，并在其输入端子处输出DBUSY。第六D触发器85c还在其复位端子处接收复位信号(RST)。

第一或电路86在其第一输入端子处接收MSTAT1，在其第二输入端子处接收MSTAT2，在其第三输入端子处接收DSTAT，并在其输出端子处输出CLKRQ。

第二或电路87在其第一输入端子处接收MBUSY1，在其第二输入端子处接收MBUSY2，并在其输出端子处输出RST。

上述第一到第六D触发器81a、85a、81b、85b、81c和85c全部由它们分别接收的时钟信号(MCLK1、MCLK2、DCLK和RAMCLK)的上升沿触发。

由上述内容可以理解，本配置的仲裁器电路8是将图2所示的两输入仲裁器电路1修改为三输入仲裁器电路，并与上述内容基本相似地进行操作。因此，不再单独进行这方面的详细描述。

此外，在同时输入MCLK和DCLK的情况下，可以将优先权给予其中任何一个。具体地，如图8所示，可以通过将MBUSY1和MBUSY2的或运算结果馈送至第六D触发器85c的复位端子，将优先权给予MCLK，或者可以通过将DBUSY馈送至第二和第四D触发器85a和85b的复位端子，将优先权给予DCLK。

接下来，将参照图9详细描述如上配置的仲裁器电路8的工作状态转移。图9是示出了仲裁器电路8的工作状态转移的状态图(a)和逻辑值表(b)。

类似上述第一配置的仲裁器电路，如上配置的仲裁器电路8设计为像一般所知的异步有限状态机一样地工作，如图9(a)和(b)的状态图和逻辑值表所示地工作。

具体地，根据上述三个忙信号(MBUSY1、MBUSY2和DBUSY)的逻辑电平，仲裁器电路8某一时间处于如下四个工作状态之一：待机状态(STBY状态)、根据MCLK1的存取状态(MBUSY1状态)、根据MCLK2的存取状态(MBUSY2状态)和根据DCLK的存取状态(DBUSY状态)。

这里，第一和第二MPU忙信号(MBUSY1和MBUSY2)与状态计数器的第一和第二数位相对应，显示忙信号(DBUSY)与状态计数器的第三数位相对应。因此，如图9(b)所示，与上述不同工作状态相对应的状态计数器的值如下：STBY状态-{000}，MBUSY1状态-{001}，MBUSY2状态-{010}，DBUSY状态)-{100}。如下所述的，没有与{111}相对应的状态。

如图9(a)所示，紧接在复位之后的仲裁器电路8工作状态是STBY状态，当MSTAT1上升时转移到MBUSY1状态；之后当RAMCLK上升时返回到STBY状态。类似地，当MSTAT2上升时工作状态从STBY状态转移到MBUSY2状态，之后当RAMCLK上升时返回到STBY状态。类似地，当DSTAT上升时工作状态从STBY状态转移到DBUSY状态，之后当RAMCLK上升时返回到STBY状态。

这样，与第一配置一样，本实施例的仲裁器电路8配置为，当其工作状态转移时，状态计数器中只有一位(一个数位)改变；即，它表现为格雷码计数器。因此，采用本实施例的仲裁器电路8，其工作状态转移到一个非待机状态，而不经过另一非待机状态。这防止工作状态转移时的错误状态识别。

最后参照图10，详细描述第二配置中根据存取时钟的最大工作频率的对RAM存取的时间限制(对RAMCLK周期的限制)。图10是示出了第二配置中根据存取时钟的最大工作频率的对RAM存取的时间限制的图。

如图10所示，当在持续进行根据MCLK的连续存取期间，请求根据DCLK的存取时，对RAM 3的存取最频繁。图10示出了DCLK紧靠在MCLK2上升之前而上升的最坏情况。

如上所述，本配置的仲裁器电路8接收形式为两个分频后存取时钟MCLK1和MCLK2的MCLK，并根据其中每一个单独地执行存取管理。因此，在本配置的仲裁器电路8中，即使DCLK紧靠在MCLK2上升之前而上升，并且推迟根据MCLK2的存取，使其无法在下一个MCLK1输入之前结束，也可以在MCLK1和MCLK2之间执行仲裁，从而可以毫无问题地推迟根据下一个MCLK1的存取。因此，当两个在前的存取会话完成时，可以执行根据MCLK1的新的存取会话。

当根据MCLK的连续存取持续进行时，如图10所示，以会话链的方式继续执行MCLK1和MCLK2之间的仲裁。即使在这种情况下，如上所述，可以在等待一侧的存取结束之后，执行另一侧的存取。重复该过程，直到MCLK1和MCLK2之间的仲裁会话链结束。

如上所述，对于根据MCLK的连续存取，本配置的仲裁器电路8可以推迟根据在后脉冲的存取，直到根据在前脉冲的存取结束，从而不太可能引起不完全存取。

但是，如果MCLK1和MCLK2之间的仲裁会话链发生，并在此结束之前出现下一DCLK输入，则即使是本配置的仲裁器电路8，也可能无法适当地处理，而引起不完全存取。

为避免这一点，并保持RAM控制设备正常工作，优选地，设置RAM存取周期W(＝d1+d2)满足以下公式(1)。

[公式1]

$Z\≤W\≤\frac{Y}{1+\frac{Y}{X}}---\left(1\right)$

在上述公式(1)中，X表示MCLK的最短周期，Y表示DCLK的最短周期，Z表示其上不会发生对RAM 3的不良存取的最小时间段。

例如，在X＝100ns，Y＝1000ns，Z＝40ns的情况下，采用第一配置，需要将RAM存取周期W(＝d1+d2)设置为满足条件40ns≤W≤50ns；相反，采用第二配置，通过将RAM存取周期W设置为满足条件40ns≤W≤90.9ns，可以防止仲裁失败。

即，通过采用第二配置，相对于RAM存取周期W，可以确保两倍大的裕度，从而显著缓解对其的限制。因此，可以适当处理不断增大的存取时钟频率。

虽然上述实施例处理了采用单口RAM作为RAM 3的示例，但是这并不意欲限制用于实施本发明的配置；本发明广泛应用为对根据相对于双口RAM的输入/输出接口之一的两个存取时钟的存取进行控制的装置。

此外，可以采用除了通过上述实施例而具体描述的方式之外的任何其他方式来实施本发明，并且在本发明的精神范围内可以进行任何修改和改变。

例如，虽然上述实施例处理了其中单触发电路2在CLKRQ上升之后经过时间段d1时使RAMCLK下降到低电平、然后在此后经过时间段d2时使RAMCLK上升回到高电平的示例，但是这并不意欲限制用于实施本发明的配置；取而代之，可以简单地将CLKRQ(更精确地，依据实施例，反转CLKRQ)延迟时间段d1，以产生作为RAMCLK的单脉冲。这是可以的，因为CLKRQ具有使其根据存取开始信号的上升而变为高电平、并根据RAMCLK的下降而变回到低电平的脉冲波形；因此，将反转CLKRQ延迟时间段d1的结果是在RAMCLK中产生单脉冲。在这种情况下，RAMCLK在CLKRQ上升之后经过时间段d1时下降到低电平，并在此后经过时间段d2时上升回到高电平。采用这种配置，可以非常容易地实现单触发电路2。如上所述，适当设置时间段d1，以适合存取时钟的最大工作频率。

虽然上述参照图7和8的实施例处理了其中分离地设置时钟分频电路7和仲裁器电路8的示例，但是这并不倾向于限制用于实施本发明的配置；代替地，也可以将时钟分频电路结合到仲裁器电路中。

工业应用性

本发明在减少RAM控制设备的设备尺寸和成本方面十分有用。

Claims (16)

1.一种RAM控制设备，包括仲裁器电路和单触发电路，并根据作为第一和第二存取时钟的两个异步输入存取时钟对RAM存取进行控制，

其中所述仲裁器电路用作如下装置：一方面，根据第一和第二存取时钟，产生在逻辑上彼此排斥的第一和第二忙信号，以允许任何一个主机首先输出存取时钟以对RAM进行存取；另一方面，请求所述单触发电路产生用于决定RAM存取定时的RAM时钟，以及

所述单触发电路用作如下装置：根据来自所述仲裁器电路的时钟请求信号，产生作为RAM时钟的一个脉冲，以将所述脉冲馈送至RAM。

2.根据权利要求1所述的RAM控制设备，

其中RAM时钟的周期等于或小于第一和第二存取时钟中较快的那个时钟周期的一半。

3.根据权利要求1所述的RAM控制设备，

其中所述仲裁器电路包括：

第一D触发器，用于在其时钟输入端子处接收第一存取时钟，在其数据输入端子处接收预定逻辑信号，在其复位端子处接收第一请求复位信号，并在其输出端子处输出第一请求信号；

第一与电路，用于在其第一输入端子处接收第一忙信号，在其第二反转输入端子处接收RAM时钟，并在其输出端子处输出第一请求复位信号；

第二与电路，用于在其第一输入端子处接收第一请求信号，在其第二反转输入端子处接收第二忙信号，并在其输出端子处输出第一存取开始信号；

第二D触发器，用于在其时钟输入端子处接收RAM时钟，在其数据输入端子处接收预定逻辑信号，在其置位输入端子处接收第一存取开始信号，并在其输出端子处输出第一忙信号；

第三D触发器，用于在其时钟输入端子处接收第二存取时钟，在其数据输入端子处接收预定逻辑信号，在其复位端子处接收第二请求复位信号，并在其输出端子处输出第二请求信号；

第三与电路，用于在其第一输入端子处接收第二忙信号，在其第二反转输入端子处接收RAM时钟，并在其输出端子处输出第二请求复位信号；

第四与电路，用于在其第一输入端子处接收第二请求信号，在其第二反转输入端子处接收第一忙信号，并在其输出端子处输出第二存取开始信号；

第四D触发器，用于在其时钟输入端子处接收RAM时钟，在其数据输入端子处接收预定逻辑信号，在其置位输入端子处接收第二存取开始信号，并在其输出端子处输出第二忙信号；以及

或电路，用于在其第一输入端子处接收第一存取开始信号，在其第二输入端子处接收第二存取开始信号，并在其输出端子处输出时钟请求信号。

4.根据权利要求3所述的RAM控制设备，

其中馈送至第一和第三D触发器的数据输入端子的预定逻辑信号分别是第一和第三D触发器本身的输出信号的反转。

5.根据权利要求3所述的RAM控制设备，

其中第二D触发器在其复位端子处接收第二忙信号，或者第四D触发器在其复位端子处接收第一忙信号。

6.根据权利要求1所述的RAM控制设备，

其中，基于是否输入了第一和第二存取时钟，并基于RAM时钟的逻辑电平，所述仲裁器电路判断在与第一和第二存取时钟之一相对应的忙信号中发生了意外翻转的状态下是否正当地输入了第一和第二存取时钟中的另一个，从而在识别出所述状态时，无论发生了意外翻转的忙信号如何，所述仲裁器电路根据正当输入的存取时钟将与另一存取时钟相对应的忙信号变换为所需逻辑电平。

7.根据权利要求6所述的RAM控制设备，

其中所述仲裁器电路包括：

第一D触发器，用于在其时钟输入端子处接收第一存取时钟，在其数据输入端子处接收预定逻辑信号，在其复位端子处接收第一请求复位信号，并在其输出端子处输出第一请求信号；

第一与电路，用于在其第一输入端子处接收第一忙信号，在其第二反转输入端子处接收RAM时钟，并在其输出端子处输出第一请求复位信号；

第二与电路，用于在其第一输入端子处接收第一请求信号，在其第二反转输入端子处接收第二忙信号，并在其输出端子处输出第一预置信号；

第二D触发器，用于在其时钟输入端子处接收RAM时钟，在其数据输入端子处接收预定逻辑信号，在其置位输入端子处接收第一存取开始信号，并在其输出端子处输出第一忙信号；

第三D触发器，用于在其时钟输入端子处接收第二存取时钟，在其数据输入端子处接收预定逻辑信号，在其复位端子处接收第二请求复位信号，并在其输出端子处输出第二请求信号；

第三与电路，用于在其第一输入端子处接收第二忙信号，在其第二反转输入端子处接收RAM时钟，并在其输出端子处输出第二请求复位信号；

第四与电路，用于在其第一输入端子处接收第二请求信号，在其第二反转输入端子处接收第一忙信号，并在其输出端子处输出第二预置信号；

第四D触发器，用于在其时钟输入端子处接收RAM时钟，在其数据输入端子处接收预定逻辑信号，在其置位输入端子处接收第二存取开始信号，并在其输出端子处输出第二忙信号；

或电路，用于在其第一输入端子处接收第一存取开始信号，在其第二输入端子处接收第二存取开始信号，并在其输出端子处输出时钟请求信号；

第五与电路，用于在其第一输入端子处接收第一请求信号，在其第二反转输入端子处接收第二请求信号，在其第三输入端子处接收RAM时钟，并在其输出端子处输出第一直通信号；

第一或电路，用于在其第一输入端子处接收第一预置信号，在其第二输入端子处接收第一直通信号，并在其输出端子处输出第一存取开始信号；

第六与电路，用于在其第一反转输入端子处接收第一请求信号，在其第二输入端子处接收第二请求信号，在其第三输入端子处接收RAM时钟，并在其输出端子处输出第二直通信号；以及

第二或电路，用于在其第一输入端子处接收第二预置信号，在其第二输入端子处接收第二直通信号，并在其输出端子处输出第二存取开始信号。

8.根据权利要求7所述的RAM控制设备，

其中馈送至第一和第三D触发器的数据输入端子的预定逻辑信号分别是第一和第三D触发器本身的输出信号的反转。

9.根据权利要求7所述的RAM控制设备，

其中第二D触发器在其复位端子处接收第二忙信号，或者第四D触发器在其复位端子处接收第一忙信号。

10.根据权利要求1所述的RAM控制设备，还包括：

时钟分频电路，其设置在所述仲裁器电路的前级，用于通过在两个分频后存取时钟之间按周期交替分配第一存取时钟的连续脉冲，将比第二存取时钟快的第一存取时钟分频为两个分频后存取时钟，

其中所述仲裁器电路根据总共三个存取时钟，即，从第一存取时钟得到的两个分频后存取时钟和第二存取时钟，产生三个忙信号。

11.根据权利要求10所述的RAM控制设备，

其中RAM时钟具有使从第一存取时钟得到的两个分频后存取时钟之间的仲裁会话链在第二存取时钟的一个周期内结束的周期。

12.根据权利要求10所述的RAM控制设备，

其中所述仲裁器电路包括：

第一D触发器，用于在其时钟输入端子处接收从第一存取时钟得到的两个分频后存取时钟之一，在其数据输入端子处接收预定逻辑信号，在其复位端子处接收第一请求复位信号，并在其输出端子处输出第一请求信号；

第一与电路，用于在其第一输入端子处接收第一忙信号，在其第二反转输入端子处接收RAM时钟，并在其输出端子处输出第一请求复位信号；

第二与电路，用于在其第一输入端子处接收第一请求信号，在其第二反转输入端子处接收第二忙信号，并在其输出端子处输出第一存取开始信号；

第二D触发器，用于在其时钟输入端子处接收RAM时钟，在其数据输入端子处接收预定逻辑信号，在其置位输入端子处接收第一存取开始信号，并在其输出端子处输出第一忙信号；

第三D触发器，用于在其时钟输入端子处接收从第一存取时钟得到的两个分频后存取时钟中的另一个，在其数据输入端子处接收预定逻辑信号，在其复位端子处接收第二请求复位信号，并在其输出端子处输出第二请求信号；

第三与电路，用于在其第一输入端子处接收第二忙信号，在其第二反转输入端子处接收RAM时钟，并在其输出端子处输出第二请求复位信号；

第四与电路，用于在其第一输入端子处接收第二请求信号，在其第二反转输入端子处接收第一忙信号，在其第三反转输入端子处接收第三忙信号，并在其输出端子处输出第二存取开始信号；

第四D触发器，用于在其时钟输入端子处接收RAM时钟，在其数据输入端子处接收预定逻辑信号，在其置位输入端子处接收第二存取开始信号，并在其输出端子处输出第二忙信号；

第五D触发器，用于在其时钟输入端子处接收第二存取时钟，在其数据输入端子处接收预定逻辑信号，在其复位端子处接收第三请求复位信号，并在其输出端子处输出第三请求信号；

第五与电路，用于在其第一输入端子处接收第三忙信号，在其第二反转输入端子处接收RAM时钟，并在其输出端子处输出第三请求复位信号；

第六与电路，用于在其第一输入端子处接收第三请求信号，在其第二反转输入端子处接收第一忙信号，在其第三反转输入端子处接收第二忙信号，并在其输出端子处输出第三存取开始信号；

第六D触发器，用于在其时钟输入端子处接收RAM时钟，在其数据输入端子处接收预定逻辑信号，在其置位输入端子处接收第三存取开始信号，并在其输出端子处输出第三忙信号；以及

第一或电路，用于在其第一输入端子处接收第一存取开始信号，在其第二输入端子处接收第二存取开始信号，在其第三输入端子处接收第三存取开始信号，并在其输出端子处输出时钟请求信号。

13.根据权利要求12所述的RAM控制设备，

其中馈送至第一、第三和第五D触发器的数据输入端子的预定逻辑信号分别是第一、第三和第五D触发器本身的输出信号的反转。

14.根据权利要求12所述的RAM控制设备，

其中第二和第四D触发器在其复位端子处接收第三忙信号，或者第六D触发器在其复位端子处接收第一和第二忙信号的或信号。

15.根据权利要求10所述的RAM控制设备，

其中所述仲裁器电路结合有所述时钟分频电路。

16.一种存储设备，包括：

根据权利要求1所述的RAM控制设备；以及

根据RAM时钟进行操作的RAM。

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