JP5000514B2 - Ram制御装置及びこれを用いたメモリ装置 - Google Patents
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Description
2 ワンショット回路
3 RAM(シングルポートRAM)
4 出力ラッチ回路
5 リード/ライト回路
6a、6b (第1、第2)ホスト
7 クロック分割回路
8 アービター回路
11a、11b (第1、第3D)フリップフロップ
12a、12b (第1、第2)インバータ
13a、13b (第1、第3)論理積回路
14a、14b (第2、第4)論理積回路
15a、15b (第2、第4)Dフリップフロップ
16 論理和回路
17a、17b (第5、第6)論理積回路
18a、18b (第1、第2)論理和回路
41 Dフリップフロップ
42 インバータ
43a、43b セレクタ
44a、44b Dフリップフロップ
71 Dフリップフロップ
72 インバータ
73a、73b 論理積回路
81a、81b、81c (第1、第3、第5)Dフリップフロップ
82a、82b、82c (第1、第2、第3)インバータ
83a、83b、83c (第1、第3、第5)論理積回路
84a、84b、84c (第2、第4、第6)論理積回路
85a、85b、85c (第2、第4、第6)Dフリップフロップ
86 第1論理和回路
87 第2論理和回路
Claims (16)
- アービター回路と、ワンショット回路と、を有して成り、互いに非同期で入力される2系統の第1、第2アクセスクロックに応じて、RAMへのアクセスを制御するRAM制御装置であって、前記アービター回路は、上記した第1、第2アクセスクロックに応じて、互いに排他的な論理を有する第1、第2ビジー信号を生成することにより、最先のアクセスクロックを送出したホストに対して、前記RAMへのアクセス権を認めるとともに、前記ワンショット回路に対して、前記RAMへのアクセスタイミングを決定するためのRAMクロックの生成を要求する手段であり、前記ワンショット回路は、前記アービター回路のクロックリクエスト信号に応じて、前記RAMクロックを1パルスだけ生成し、これを前記RAMに送出する手段であり、前記アービター回路は、前記ワンショット回路から前記RAMクロックが入力され、前記第1ビジー信号と前記RAMクロックの論理または前記第2ビジー信号と前記RAMクロックの論理によって前記クロックリクエスト信号をリセットすることを特徴とするRAM制御装置。
- 前記RAMクロックは、第1、第2アクセスクロックのうち、より速い方の周期の1/2以内の周期のクロックであることを特徴とする請求項1に記載のRAM制御装置。
- アービター回路と、ワンショット回路と、を有して成り、互いに非同期で入力される2系統の第1、第2アクセスクロックに応じて、RAMへのアクセスを制御するRAM制御装置であって、前記アービター回路は、上記した第1、第2アクセスクロックに応じて、互いに排他的な論理を有する第1、第2ビジー信号を生成することにより、最先のアクセスクロックを送出したホストに対して、前記RAMへのアクセス権を認めるとともに、前記ワンショット回路に対して、前記RAMへのアクセスタイミングを決定するためのRAMクロックの生成を要求する手段であり、前記ワンショット回路は、前記アービター回路のクロックリクエスト信号に応じて、前記RAMクロックを1パルスだけ生成し、これを前記RAMに送出する手段であり、前記アービター回路は、クロック入力端に第1アクセスクロックが入力され、データ入力端に所定論理信号が入力され、リセット端に第1リクエストリセット信号が入力され、出力端から第1リクエスト信号が引き出される第1Dフリップフロップと;一方の入力端に第1ビジー信号が入力され、他方の反転入力端に前記RAMクロックが入力され、出力端から第1リクエストリセット信号が引き出される第1論理積回路と;一方の入力端に第1リクエスト信号が入力され、他方の反転入力端に第2ビジー信号が入力され、出力端から第1アクセススタート信号が引き出される第2論理積回路と;クロック入力端に前記RAMクロックが入力され、データ入力端に所定論理信号が入力され、セット入力端に第1アクセススタート信号が入力され、出力端から第1ビジー信号が引き出される第2Dフリップフロップと;クロック入力端に第2アクセスクロックが入力され、データ入力端に所定論理信号が入力され、リセット端に第2リクエストリセット信号が入力され、出力端から第2リクエスト信号が引き出される第3Dフリップフロップと;一方の入力端に第2ビジー信号が入力され、他方の反転入力端に前記RAMクロックが入力され、出力端から第2リクエストリセット信号が引き出される第3論理積回路と;一方の入力端に第2リクエスト信号が入力され、他方の反転入力端に第1ビジー信号が入力され、出力端から第2アクセススタート信号が引き出される第4論理積回路と;クロック入力端に前記RAMクロックが入力され、データ入力端に所定論理信号が入力され、セット入力端に第2アクセススタート信号が入力され、出力端から第2ビジー信号が引き出される第4Dフリップフロップと;一方の入力端に第1アクセススタート信号が入力され、他方の入力端に第2アクセススタート信号が入力され、出力端から前記クロックリクエスト信号が引き出される論理和回路と;を有して成ることを特徴とするRAM制御装置。
- 第1、第3Dフリップフロップのデータ入力端に各々入力される所定論理信号は、各自の反転出力信号であることを特徴とする請求項3に記載のRAM制御装置。
- 第2Dフリップフロップのリセット端には第2ビジー信号が入力されている、或いは、第4Dフリップフロップのリセット端には第1ビジー信号が入力されていることを特徴とする請求項3に記載のRAM制御装置。
- アービター回路と、ワンショット回路と、を有して成り、互いに非同期で入力される2系統の第1、第2アクセスクロックに応じて、RAMへのアクセスを制御するRAM制御装置であって、前記アービター回路は、上記した第1、第2アクセスクロックに応じて、互いに排他的な論理を有する第1、第2ビジー信号を生成することにより、最先のアクセスクロックを送出したホストに対して、前記RAMへのアクセス権を認めるとともに、前記ワンショット回路に対して、前記RAMへのアクセスタイミングを決定するためのRAMクロックの生成を要求する手段であり、前記ワンショット回路は、前記アービター回路のクロックリクエスト信号に応じて、前記RAMクロックを1パルスだけ生成し、これを前記RAMに送出する手段であり、前記アービター回路は、第1、第2アクセスクロックの入力有無と前記RAMクロックの論理に基づいて、いずれか一系統のビジー信号に意図しない論理変遷が生じている状態下で他系統の正当なアクセスクロックが入力されたか否かを判定し、そのような状態に陥っていると判定した場合には、意図しない論理変遷を生じたビジー信号に依ることなく、他系統のビジー信号を正当なアクセスクロックに応じて所望の論理に変遷させることを特徴とするRAM制御装置。
- 前記アービター回路は、クロック入力端に第1アクセスクロックが入力され、データ入力端に所定論理信号が入力され、リセット端に第1リクエストリセット信号が入力され、出力端から第1リクエスト信号が引き出される第1Dフリップフロップと;一方の入力端に第1ビジー信号が入力され、他方の反転入力端に前記RAMクロックが入力され、出力端から第1リクエストリセット信号が引き出される第1論理積回路と;一方の入力端に第1リクエスト信号が入力され、他方の反転入力端に第2ビジー信号が入力され、出力端から第1プレ信号が引き出される第2論理積回路と;クロック入力端に前記RAMクロックが入力され、データ入力端に所定論理信号が入力され、セット入力端に第1アクセススタート信号が入力され、出力端から第1ビジー信号が引き出される第2Dフリップフロップと;クロック入力端に第2アクセスクロックが入力され、データ入力端に所定論理信号が入力され、リセット端に第2リクエストリセット信号が入力され、出力端から第2リクエスト信号が引き出される第3Dフリップフロップと;一方の入力端に第2ビジー信号が入力され、他方の反転入力端に前記RAMクロックが入力され、出力端から第2リクエストリセット信号が引き出される第3論理積回路と;一方の入力端に第2リクエスト信号が入力され、他方の反転入力端に第1ビジー信号が入力され、出力端から第2プレ信号が引き出される第4論理積回路と;クロック入力端に前記RAMクロックが入力され、データ入力端に所定論理信号が入力され、セット入力端に第2アクセススタート信号が入力され、出力端から第2ビジー信号が引き出される第4Dフリップフロップと;一方の入力端に第1アクセススタート信号が入力され、他方の入力端に第2アクセススタート信号が入力され、出力端から前記クロックリクエスト信号が引き出される論理和回路と;第1の入力端に第1リクエスト信号が入力され、第2の反転入力端に第2リクエスト信号が入力され、第3の入力端に前記RAMクロックが入力され、出力端から第1スルー信号が引き出される第5論理積回路と;一方の入力端に第1プレ信号が入力され、他方の入力端に第1スルー信号が入力され、出力端から第1アクセススタート信号が引き出される第1論理和回路と;第1の反転入力端に第1リクエスト信号が入力され、第2の入力端に第2リクエスト信号が入力され、第3の入力端に前記RAMクロックが入力され、出力端から第2スルー信号が引き出される第6論理積回路と;一方の入力端に第2プレ信号が入力され、他方の入力端に第2スルー信号が入力され、出力端から第2アクセススタート信号が引き出される第2論理和回路と;を有して成ることを特徴とする請求項6に記載のRAM制御装置。
- 第1、第3Dフリップフロップのデータ入力端に各々入力される所定論理信号は、各自の反転出力信号であることを特徴とする請求項7に記載のRAM制御装置。
- 第2Dフリップフロップのリセット端には第2ビジー信号が入力されている、或いは、第4Dフリップフロップのリセット端には第1ビジー信号が入力されていることを特徴とする請求項7に記載のRAM制御装置。
- アービター回路と、ワンショット回路と、を有して成り、互いに非同期で入力される2系統の第1、第2アクセスクロックに応じて、RAMへのアクセスを制御するRAM制御装置であって、前記アービター回路は、上記した第1、第2アクセスクロックに応じて、互いに排他的な論理を有する第1、第2ビジー信号を生成することにより、最先のアクセスクロックを送出したホストに対して、前記RAMへのアクセス権を認めるとともに、前記ワンショット回路に対して、前記RAMへのアクセスタイミングを決定するためのRAMクロックの生成を要求する手段であり、前記ワンショット回路は、前記アービター回路のクロックリクエスト信号に応じて、前記RAMクロックを1パルスだけ生成し、これを前記RAMに送出する手段であり、前記アービター回路よりも前段に配設され、第1、第2アクセスクロックのうち、より高速な第1アクセスクロックについて、その連続したパルス列を一サイクル毎に交互に分配する形で、さらに2系統に分割するクロック分割回路を有して成り、前記アービター回路は、2系統に分割された第1アクセスクロックと第2アクセスクロックを合わせた合計3系統のアクセスクロックに応じて3系統のビジー信号を生成することを特徴とするRAM制御装置。
- 前記RAMクロックは、2系統に分割された第1アクセスクロック相互間のアービトレーション連鎖を第2アクセスクロックの1周期以内に終了し得る周期のクロックであることを特徴とする請求項10に記載のRAM制御装置。
- 前記アービター回路は、クロック入力端に2系統に分割された第1アクセスクロックの一方が入力され、データ入力端に所定論理信号が入力され、リセット端に第1リクエストリセット信号が入力され、出力端から第1リクエスト信号が引き出される第1Dフリップフロップと;一方の入力端に第1ビジー信号が入力され、他方の反転入力端に前記RAMクロックが入力され、出力端から第1リクエストリセット信号が引き出される第1論理積回路と;第1の入力端に第1リクエスト信号が入力され、第2の反転入力端に第2ビジー信号が入力され、第3の反転入力端に第3ビジー信号が入力され、出力端から第1アクセススタート信号が引き出される第2論理積回路と;クロック入力端に前記RAMクロックが入力され、データ入力端に所定論理信号が入力され、セット入力端に第1アクセススタート信号が入力され、出力端から第1ビジー信号が引き出される第2Dフリップフロップと;クロック入力端に2系統に分割された第1アクセスクロックの他方が入力され、データ入力端に所定論理信号が入力され、リセット端に第2リクエストリセット信号が入力され、出力端から第2リクエスト信号が引き出される第3Dフリップフロップと;一方の入力端に第2ビジー信号が入力され、他方の反転入力端に前記RAMクロックが入力され、出力端から第2リクエストリセット信号が引き出される第3論理積回路と;第1の入力端に第2リクエスト信号が入力され、第2の反転入力端に第1ビジー信号が入力され、第3の反転入力端に第3ビジー信号が入力され、出力端から第2アクセススタート信号が引き出される第4論理積回路と;クロック入力端に前記RAMクロックが入力され、データ入力端に所定論理信号が入力され、セット入力端に第2アクセススタート信号が入力され、出力端から第2ビジー信号が引き出される第4Dフリップフロップと;クロック入力端に第2アクセスクロックが入力され、データ入力端に所定論理信号が入力され、リセット端に第3リクエストリセット信号が入力され、出力端から第3リクエスト信号が引き出される第5Dフリップフロップと;一方の入力端に第3ビジー信号が入力され、他方の反転入力端に前記RAMクロックが入力され、出力端から第3リクエストリセット信号が引き出される第5論理積回路と;第1の入力端に第3リクエスト信号が入力され、第2の反転入力端に第1ビジー信号が入力され、第3の反転入力端に第2ビジー信号が入力され、出力端から第3アクセススタート信号が引き出される第6論理積回路と;クロック入力端に前記RAMクロックが入力され、データ入力端に所定論理信号が入力され、セット入力端に第3アクセススタート信号が入力され、出力端から第3ビジー信号が引き出される第6Dフリップフロップと;第1の入力端に第1アクセススタート信号が入力され、第2の入力端に第2アクセススタート信号が入力され、第3の入力端に第3アクセススタート信号が入力され、出力端から前記クロックリクエスト信号が引き出される第1論理和回路と;を有して成ることを特徴とする請求項10に記載のRAM制御装置。
- 第1、第3、第5Dフリップフロップのデータ入力端に各々入力される所定論理信号は各自の反転出力信号であることを特徴とする請求項12に記載のRAM制御装置。
- 第2、第4Dフリップフロップのリセット端には、第3ビジー信号が入力されている、或いは、第6Dフリップフロップのリセット端には、第1ビジー信号と第2ビジー信号の論理和信号が入力されていることを特徴とする請求項12に記載のRAM制御装置。
- 前記アービター回路は、前記クロック分割回路を内包して成ることを特徴とする請求項10に記載のRAM制御装置。
- 請求項1〜請求項15のいずれか一項に記載のRAM制御装置と、前記RAMクロックに応じて動作するRAMと、を有して成ることを特徴とするメモリ装置。
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