CN100487814C - 存取单端口存储设备的方法,存储器存取设备,集成电路设备和集成电路设备的使用方法 - Google Patents

存取单端口存储设备的方法,存储器存取设备,集成电路设备和集成电路设备的使用方法 Download PDF

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Abstract

提供一种对单端口RAM(13)进行存取而无需使用握手协议的判优器(15)。这允许同时对单端口RAM(13)进行读和写存取。所有的写存取被延迟，以至于判优器(15)可以检测到是否存在同时的读存取。如果存在读存取，那么延迟读存取，直到写存取完成。

Description

存取单端口存储设备的方法，存储器存取设备，集成电路设备和集成电路设备的使用方法
技术领域
本发明涉及一种存取单端口存储设备的方法。此外，本发明还涉及一种存储器存取设备和一种集成电路设备，以及集成电路设备的使用方法。
背景技术
随机存取存储器(RAM)通常可用为静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)。其主要区别在于，后者在运行方式上需要刷新周期。
对于大多数需要高处理速度的应用来说，动态随机存取存储器(DRAM)是实现高处理性能以及高封装和高集成密度的最好选择。同其他已知的存储器单元相比较而言，DRAM单元通常具有较小的尺寸，因此允许高密度封装。原则上可以被封装进单位面积的晶片或芯片中的DRAM单元数量要超过其他存储器单元可实现的数量。双端口DRAM和单端口DRAM都可得到。
然而，DRAM单元在处理速度上一般比其他存储器单元慢。这种缺陷可以通过使用双端口DRAM来部分地消除，以减少存取DRAM的存取时间，并藉此提高基于DRAM的装置的处理性能。由于不同种类的处理，其一般不是同步的，可以独立地存取DRAM装置，因此对于双端口DRAM可以显著地提高处理速度。必须只注意这些情况，即其中在相同的时钟周期之内，双端口DRAM的不同端口上的不同处理存取双端口DRAM装置的相同地址。为此目的，即在相同的时钟周期之内，在两个端口上都存在对于相同地址的同时存取请求的情况下，通常将控制电路实现为控制对双端口DRAM的存取。这种措施已有所描述，例如在US 6，078 527中描述的有关用于双端口DRAM的判优电路，或在US 5,781,480中描述的有关用于双端口DRAM的地址冲突检测器。所参考的先有技术的教导意指，通过控制电路生成匹配信号以依据冲突存取请求来确定哪个端口接收优先级。然而，这种决定是根据具有两个端口的DRAM(即双端口DRAM)的特定要求而逐个情况进行的。匹配信号的产生并不考虑存取请求的特定类型。所采用的优先级决定不依赖于存取请求的类型。
虽然这样，双端口DRAM也仍然存在一些严重的缺陷，特别是涉及特定应用的RAM，例如在专用集成电路(ASIC)中。就面积和功耗而言，单端口RAM(可以是DRAM或SRAM)对于某些ASIC中的应用特别有用，更特别地说，需要被构建在芯片上。由于单端口RAM中的电流比双端口RAM中的低，因此单端口RAM的功耗可以比双端口RAM的功耗降低达10倍。此外，双端口RAM需要的RAM单元数量是单端口RAM所需要的RAM单元数量的2倍，因此必然显著地增加芯片上的面积消耗，并提高了成本和电路设计的要求。
单端口RAM仅有的缺陷是它一般不允许同时进行不同步处理的同时存取。鉴于双端口RAM中的不同步处理的冲突通常只在相同的时钟周期内并对相同地址请求存取时发生，因此一般不得不控制对单端口RAM的不同步处理的同时存取。因此，对于单端口RAM而言，需要一些额外电路来对存取单端口RAM的不同步处理进行信号译码和冲突检测。具体地说，为了能够使用单端口RAM，并且由于通过两个共同不同步的不同处理来控制写和读存取，因此需要一种判优器来管理以不丢失数据的正确方式发生的RAM存取。因此，由于上文所述的原因，单端口RAM所需要的额外电路实质上不同于双端口RAM所需要的额外电路。
在US 6,259,634 B1中，单端口1-T DRAM(一个晶体管DRAM)与一个改进设计的读感测放大器一起工作，以在单一时钟周期内执行读和写存取。从而构成一个伪双端口1-T DRAM，其仿效双端口DRAM。为此目的，读全局位线和写全局位线这两条线仍然耦合于读感测放大器，以便在单一时钟周期内有效地执行读和写存取。这种解决方法仍然依赖于通常以高时钟速率运行的时钟周期，因此仍然具有相当高的能量消耗。此外，这种解决方法实际上还依赖于具有两条线的双端口DRAM的原理，以保证对DRAM的同时存取而不依赖于存取类型。
在US 6,144,604中，所描述的单端口RAM装置也是以一个单一时钟周期工作的。其中，在输入和输出存取冲突的情况下使用了一个“先进先出”(FIFO)缓冲器。一旦发生冲突，输入和输出字其中之一在存储设备的各个端口和FIFO缓冲器之间传递。同样不依赖于存取的类型，即无论是读或写，存取请求都在FIFO缓冲器中被延迟。因此，可以相同的公共时钟速率来执行读和写过程。
在US 5,706,482中，提供了判优器部分，用于判优对单端口RAM的写请求和读请求之间的同时发生。在写和读请求之间发生冲突的情况下，判优器部分为写请求提供了一个写缓冲器，并为读请求提供了一个读缓冲器。这种概念依赖于数据的中间缓冲，目标是保证数据连续地流入和流出读/写缓冲器，而不是允许直接存取单端口RAM。然而，考虑到写和读请求的同时发生，这种判优是逐个情况执行的，但仍然不依赖于请求的类型。类似于US 5,706,482所略述的概念，与US 6,144,604的概念依赖于“先进先出”规则，并仅仅考虑定时要求逐个情况地确定存取请求的优先级。优先级确定不依赖于请求是写请求还是读请求。
因此，所有参考的先有技术的教导通常具有一个主要的缺陷。它们描述了一种工作在“请求/应答原则”上的判优器，因此需要所谓的“握手协议”。这种原则也使用单一的、快速的外部时钟速率。当判优器允许一个存取RAM的处理时，这种时钟速率用于采样请求并产生应答。然而，握手协议的使用在处理速度方面有欠缺，因此需要几兆赫范围内的更快的时钟。例如，两倍的更快时钟可能意味着功耗一般也加倍。这种判优器的原理对于ASIC尤其不能胜任，其中功耗是最主要的因素。
发明内容
而这就是本发明切入点，本发明的目的是具体说明一种对单端口存储设备执行存取的方法，适于执行这种方法的装置以及使用这种装置的方法，其中以一种有效的方式来对控制单端口存储设备的存取，以便防止同时存取的冲突和数据丢失。
关于本方法，该目的通过一种对单端口存储设备执行存取的方法来达到的，其中根据本发明，包括下列步骤：
-提供一种存储器存取设备以控制存取，
-以第一时钟速率处理高优先级的第一存取信号，
-以第二时钟速率处理低优先级的第二存取信号，
其中第一时钟速率高于第二时钟速率，
-为高优先级的第一存取信号提供对存储设备的直接存取，以及
-适当地延迟高优先级的第一信号以根据存储设备的要求产生存取定时。
如果高优先级的存取信号存取存储设备而不在存储器存取设备中处理，当然可以建立对于高优先级的第一存取信号对存储设备的直接存取。作为本发明的一个概念，针对要在存储器存取设备中处理的高优先级的那些第一存取信号，提供了对存储器器件的直接存取，即高优先级的第一存取信号通过存储器存取设备以流水线方式到达存储设备。具体地说，无需“握手协议”或请求/应答概念，从而对于高优先级的第一存取信号提供对存储设备的直接存取。
由于根据所提出的方法无需请求/应答，因此尽管以高于第二时钟速率的第一时钟速率处理高优先级的第一存取信号，但是该第一存取信号也可以被随后以较慢的速率提供给存储设备。具体地说，高优先级的存取信号被适当地延迟，以根据存储设备的要求而产生存取定时。此外，一般以低于第一时钟速率的第二时钟速率执行低优先级的第二存取信号的处理。这些措施使得功耗减少，并且由于不需要请求/应答或“握手协议”，因此可以花费更少努力来控制对存储设备的存取。这有利地支持处理效率的提高。
此外，高优先级通常被给予第一存取信号，具体地说，这种一般的高优先级可以被给予复杂处理要求的信号，而低优先级可被给予那些不太复杂的处理请求的存取信号。
有利地是作为一个具体的优选设置，高优先级的第一存取信号是写信号，例如为写使能信号。作为一个另外的具体的优选设置，低优先级的第二存取信号具体地说是一个读信号，例如为读使能信号。
从本发明所属领域的先有技术知道的方法通常依赖于逐个情况地进行有关存取信号的优先级的决定，具体地说依赖于先进先出概念。然而，已提出的本发明的主要概念是通常给予第一存取信号以高优先级，以便为高优先级的第一存取信号提供对存储设备的直接存取，例如，如上所述的对于写信号，特别是写使能信号。因此，在任何情况下，向预定的高优先级的第一存取信号提供对存储设备的直接存取，而不考虑其他存取信号的存取请求。由于根据已提出的本方法，以低于高优先级的第一存取信号的第一时钟速率的第二时钟速率处理低优先级的第二存取信号，因此在高优先级的第一存取信号处于准备中和/或处理中的任何时间，可以将低优先级的第二存取信号的存取请求延迟或缓冲。通过存储器存取设备来感测高优先级的第一存取信号的存取请求，由于是以比低优先级的第二存取信号更高的时钟速率来处理高优先级的第一存取信号，即在低优先级的第二存取信号的两个随后存取请求之间，存在至少一个高优先级的第一存取信号的存取请求。
对于对单端口存储设备的存取而言，适当地延迟高优先级的第一存取信号以根据存储设备的要求产生存取定时。因此，根据已提出的方法，通常以低于快速第一时钟速率的慢第二时钟速率来对单端口存储设备进行存取。
藉此，可显著地减少存储器存取设备、存储设备、集成电路设备或某些包括单端口存储设备和存储器存取设备的其他模块的功耗。这种优点对于专用集成电路(ASIC)而言很重要，具体地说对于有关显示处理或显示驱动器的应用而言尤为重要。
此外，特殊的优选配置意指第一快速时钟速率是存储器存取设备所未暗示的外部时钟速率，而第二慢速时钟速率是存储器存取设备的内部时钟速率。内部时钟速率可以由在其上设有存储器存取设备的芯片来提供。外部时钟速率可以由不同于其上设有存储器存取设备的芯片的其他芯片来提供。但是，第一和第二时钟速率也可以都是外部类型，或者都是内部类型。时钟可以是任何类型的振荡器、处理器或电路，或者是适于产生相应的时钟速率的芯片。
对已提出方法的持续研发的配置被概括在从属方法权利要求中。
由于向以高速第一时钟速率处理的高优先级的第一存取信号提供了对存储设备的直接存取，因此通常有利地以慢速第二时钟速率处理低优先级的第二存取信号。具体地说，通常提供对于低优先级的存取信号对存储设备的存取。然而，在高优先级的第一存取信号的存取处于准备中或正在处理的情况下不提供存取。这个特征保证了高优先级的第一存取信号对存储设备的直接存取。
有利的是，在不为低优先级的第二存取信号提供对存储设备的存取的情况下，第二存取信号被备份。对于备份的低优先级的第二存取信号而言，可以通过各种适当的措施来缓冲、延迟或存储。
有利的是，在不为低优先级的第二存取信号提供对存储设备的存取的情况下，由高优先级的第一存取信号来对存储设备进行直接存取。具体地说，在通过高优先级的第一存取信号完成对存储设备的存取之后，由低优先级的第二存取信号进行存取。有利地是，由表示结束的存取信号或相应信号的后沿(trailing edge)来表示高优先级的第一存取信号的存取完成。相同的后沿适于引入低优先级的第二存取信号的存取。这种特征允许特别简单的处理。
为了根据存储设备的要求产生存取定时，高优先级的第一存取信号的适当延迟优选从供选择的多个延迟周期中获得。特别是，电阻-电容器元件或缓冲器链适于这种目的。
在已提出方法的优选配置中，调整了高优先级的第一存取信号的第一外部时钟速率和低优先级的第二存取信号的第二内部时钟速率，以便处于高优先级的第一存取信号的两个随后存取之间的时间间隙足够宽，从而完成其中低优先级的第二存取信号的存取。这种措施允许在完成高优先级的第一存取信号的存取之后，引入至少一个低优先级的第二存取信号的存取。藉此，避免了对低优先级的第二存取信号进行所不希望的大量延迟。
关于所述装置，该目的是通过一种执行对单端口存储设备的受控存取的存储器存取设备来完成的，其中根据本发明，包括以下：
-第一路径，用于以第一时钟速率处理高优先级的第一存取信号，
-第二路径组件，用于以第二时钟速率处理低优先级的第二存取信号，
-其中第一时钟速率高于第二时钟速率，
-控制组件，用于为高优先级的第一存取信号提供对存储设备的直接存取，
-延迟组件，用于适当地延迟高优先级的第一存取信号，适于根据存储设备的要求而产生存取定时。
第一或第二路径由多个元件组成，功能上彼此连接，特别是构成组件。已提出装置的进一步开发的结构被概括在从属装置权利要求中。
特别是，第一和/或第二路径包括多个控制元件，具体地说为功能上彼此连接的逻辑门和/或触发器，以及输入接口以及输出接口。
最有利的是，至少第二路径包括存储元件，以执行备份功能。任何适当的元件都可用于备份功能，例如触发器。
特别是，已提出的存储器存取设备包括控制组件，其有利地包括至少一个输入用于接收延迟组件和/或存取地址，和输出接口用于传送存取信号和/或RAM选择信号。有利的是，一旦高优先级的第一存取信号的存取在准备中和/或进行中时，这种控制组件将低优先级的第二存取信号引导到第二路径，以保证高优先级的第一存取信号直接存取存储设备。因此，如上所述，至少第二路径包括用于备份功能的存储元件，以用于低优先级的第二存取信号。
优选地，第一时钟速率是外部时钟速率，而第二时钟速率是内部时钟速率。
特别地，所提出的存储器存取设备可以只包括单一的外部时钟速率输入。最有利的是，在单一的外部时钟速率输入提供了写使能信号，而以内部时钟速率提供了读使能信号。当然两个时钟速率还都可以是外部时钟速率，或都是内部时钟速率。
此外，对于该装置，该目的是通过集成电路设备来达到的，其中根据本发明，包括以下：
-单端口存储设备，
-用于提供第一时钟速率的装置，
-用于提供第二时钟速率的单一时钟速率输入，和
-如上所述的用于存取单端口存储设备的存储器存取设备。
应当注意，第一时钟速率高于一个第二时钟速率。特别是，用于提供第一时钟速率的装置包括内部时间控制器。此外，单一时钟速率输入提供外部时钟速率。
在优选的配置中，已提出的集成电路设备还包括多个单端口存储设备，每个单端口存储设备可被单独地寻址。此外，已提出的集成电路设备还包括多个存储器存取设备，每个单端口存储设备的每一个与多个存储器存取设备之一有关。特别是，多个存储器存取设备的存储器存取设备都彼此一致。
根据本发明，已提出的集成电路设备用作一种专用集成电路设备，有利地用于存取显示装置或用于显示驱动器。功耗是这种应用的主要优点。
总之，提出了一种对单端口存储设备进行存取的方法，和一种用于对单端口存储设备执行受控存取的存储器存取设备。所提出的方法和装置允许在不需要请求/应答或“握手协议”的情况下，存取单端口RAM。所提出的发明概念允许如同双端口RAM一样地同时进行读和写。延迟高优先级的第一存取信号，尤其是写信号，以便根据存储设备的要求产生存取定时。并且，这种延迟给予时间以便检测是否低优先级的第二存取信号的同时存取请求正在等待。根据已提出的发明概念的优选配置，除了在高优先级的第一存取信号的存取处在准备中和/或在进行中的情况下，一般为低优先级的第二存取信号提供存取。在此情况下，备份低优先级的第二存取信号直到完成高优先级的第一存取信号的存取。
附图说明
现在将参考附图来详细地描述本发明的优选具体实施例。意思是示出实例，以便结合优选具体实施例并与现有技术相比较地阐明发明构思。虽然在此将示出或描述被认为是本发明的优选的具体实施例，但是应理解在不脱离本发明的精神的情况下，可以轻易地做出各种形式上或实质上的改变。因此，这意味着不能以在此示出和描述的确切形式和细节来限定本发明，也不能以小于在此公开的整个发明的任何事物来限定本发明，此外，说明书中所描述的特征，公开本发明的附图和权利要求书是采用单独形式或组合形式的本发明所必需的。在所示的附图中：
图1是集成电路设备的优选实施例的结构示意图；
图2是对单端口存储设备执行存取的方法的优选实施例的简化示意流程图；
图3是用于对单端口存储设备执行受控存取的存储器存取设备的优选实施例的基本方框图；
图4是用于适当地延迟高优先级的读使能信号，以根据存储设备的要求产生存取定时的延迟组件的优选实施例的布局方案。
具体实施方式
图1的集成电路设备10的优选实施例用于专用集成电路(ASIC)11中，以支持对显示装置12的控制。特别是，集成电路设备10包括多个单端口存储器装置13。在该实施例中，包括22个单端口SRAM 13，构成存储体。SRAM存储体用于执行读出功能14以便从显示装置12读出数据。多个单端口SRAM 13中的每一个SRAM与22个存储器存取设备15之一相关，在下文中，将其称为判优器。一般而言，为低优先级的读信号16提供对每个SRAM 13的存取16a，由判优器15之一以流水线方式将其提供给SRAM 13之一。读存取的请求由线16a指示。读和写处理不同步，并且使用不同步的不同时钟速率。因此，由判优器15的判优器组(bank)来执行存取控制。
除在写信号17的存取17a正在准备中和/或在进行中的情况之外，这种读存取16a由一个或多个判优器15以流水线方式传递，并由一个或多个SRAM 13执行。写存取由线17a指示。由于对SRAM 13之一的直接存取总是被分配具有高优先级，并且因此以流水线方式成为通过相应的判优器15而对SRAM 13之一的直接存取，在读信号16的同时读存取16a将与写信号17的写存取17a发生冲突的情况下，读信号16的读存取16a被延迟和备份。由于与具有高优先级的写信号17相比，读信号16具有低优先级，因此高优先级的写信号17总是提供有由判优器15以流水线方式提供的对相应SRAM 13的直接存取，或者替代地或附加地不由判优器15流水线地操作，如线17b所示。写信号17的写存取17a、17b的高优先级由线17a和17b上的箭头表示，该箭头直接连接判优器参考符号15或SRAM参考符号13。读信号16的读存取16a的低优先级在图中通过读存取参考符号16a和判优器符号15之间的间隙表示。
外部定时控制器18，特别是客户方的定时控制器，用于逐像素地写入存储体的RAM 13中。由于应用的需要，在该特定的实施例中的用于写入RAM的时钟速率已被设为大约5MHz。因此，大致每200ns用写信号17执行RAM写存取17a、17b。最大写频率依赖于温度、电压和动作处理的特定规格。依赖于延迟元件例如RC元件，这种处理可以被调慢，名义上是快，以适于延迟对RAM装置13的存取。特别地，只为ASIC 10提供一个单一的外部时钟速率输入接口19。
另外，使用比写处理17a、17b的时钟速率更慢的时钟速率的内部定时控制器9，能够读出所有存储体的SRAM 13。藉此，这种读处理能够建立显示器12的全部线。在该特定的实施例中，读时钟被调谐至625KHz。
由于读信号16的读存取16a具有和写信号的写存取17a、17b相比的低优先级，因此读存取的时间点依赖于特定瞬间，它被请求。如果同时发生读请求16a、写请求17b、17a，那么写信号17总是具有高优先级，并提供有由判优器15流水线操作的17a、或不由判优器15流水线操作的17b的对SRAM 13之一的直接存取。
不过，在两个写存取17a或17b之间提供了充足时间来完成读存取16a。根据经验，完成读存取所用时间加上RAM存取时间之和的倒数得出可被用在处理中的写频率的上限。上述数字仅意味着给出已实现的一个特定实施例的实例。原则上，所描述的方案适用于同时代或未来的CMOS技术，该CMOS技术例如具有350nm、250nm或180nm的更小结构尺寸。可以将时钟速率选择到和特定处理所必需的一样高。如果处理较快，那么时钟速率可以更高，反之如果处理较慢，则时钟速率可以较低。原则上，依据处理要求设定时钟速率的下限，而依据功耗设定时钟速率的上限。
在该特定的实施例中，因为显示驱动器ASIC的最佳平面布置使得不可能只具有一个大的RAM块，因此必须将RAM组分成单一的SRAM装置13。因此，每个SRAM装置13需要一个判优器15。该判优器最好放在芯片上的相应SRAM的附近。此外，在该特定的实施例中，判优器15彼此不同，但是每个SRAM装置可以被分别地寻址。
在图2中，流程图表明了对单端口存储设备执行存取的所提出方法的优选实施例的步骤。表示了构成存储器存取设备的第一路径的元件组合的路径A，其中以慢的、优选地以内部时钟速率处理读信号。如果没有读/写冲突，那么生成读的读时钟信号rcl-a，在多路复用器中，相应的读地址被多路复用，此后对单端口存储设备执行读存取。慢时钟速率由双虚线表示。
然而，如果存在读/写冲突，那么写存取的写信号总是具有高优先级，而读信号的读存取具有低优先级。因此，现在生成用于写的写时钟信号wcl，并适当地延迟以根据存储设备的要求产生存取定时。将相应的写地址多路复用，并执行对存储设备的写存取。以快速优选的外部时钟速率沿一个单独路径来处理写，由单虚线表示。
此外，同时生成要沿路径B处理的读时钟信号rcl-b，用于读并以由适当的元件缓冲。特别是，生成待读和读包封(read-envelope)信号。一旦沿第一路径组件中的单独路径完成写存取wcl，随着写存取的完成，而沿路径B引入读存取，并最终结束。沿路径B的信号处理以流的、优选为内部时钟速率来执行，以双虚线表示。
在图3中，以简化的布局形式示出了存储器存取装置的优选实施例30，适于执行图1和图2所描述的优选实施例中的方法。
存储器存取装置30使用下列输入信号：读地址RA和写地址WA，以慢的、优选为内部时钟RAM-CLK的读使能信号REBL。可以为在其上也设置判优器的相同芯片上的任意时钟。此外，还提供了写使能信号WEN。输入信号的说明提供在下表1中。作为时钟，可以使用振荡器或两个时钟之间的门，或者使用检测两个时钟之间相位的锁相环(PLL)。
表1
 
名称 来自 动作 说明
WEN add_p1_gen08 上升 写选通(上升沿触发写脉冲)
 
REBL add_p2_gen07 1 读使能(在一个ram_clk周期内为高)                  
RA add_p2_gen07 读地址
WA add_p1_gen07 写地址
OSC_CLK 振荡器 上升 时钟
判优器配置有两个路径，路径A和路径B。
如果在开始读存取时不存在写冲突，则使用路径A。路径A的读信号可以具有长达慢的、优选为内部时钟速率的一个周期的持续时间。然而，如果发生写存取，则该持续时间将缩短。一般而言，在没有冲突的情况下，产生读时钟信号RCL-A的上升沿。如使用图2已描述的那样，将读地址RA内部地多路复用至下表2所描述的RAM的读地址A。
如果在开始读处理时不存在写冲突，则只使用路径B。
判优器给予写存取以较高优先级。如果在开始读存取期间发生了写存取，则将读存取存储在路径B中。如图2所示，当结束写存取后，指示读存取。在这种情况下，以慢的、优选为内部时钟速率RAM-CLK来处理读时钟信号RCL-B。
如图3所示，用于读信号的路径A和路径B以及用于写信号的单独路径由多个逻辑门和触发器组成。特别是，多个触发器和门组成路径B组件。在这种路径B组件中，如果发生写存取，则产生RD包封信号作为复位信号以便将RAM触发器置回到低。这种RAM触发器通常由慢的、优选为内部RAM-CLK信号的时钟速率提供。通过延迟元件40的适当选择，写存取由写使能信号WEN引导至存储体。下表2提供了用于说明的输出信号。
表2
 
名称 至 动作 说明
WEB RAM 0＝write，1＝read
CL RAM 上升 触发ram
A RAM 寻址ram
特别是，提供读/写指示信号WEB、RAM触发器CL和RAM地址信号A以作为判优器的输出。
在写存取完成之后，随着写结束信号的写结束上升沿，RCL-B可以变高。这意味着，写存取的结束引入了读存取。然而，一旦读存取已进行，从先前读存取的RCL-B高电平提供的RCL-n信号已将待读RD的信号设为低。
图3的判优器和相应的控制处理已在各种条件下经过了测试。特别是，已测试了电源电压、温度、低电平和高电平输入电压以便说明判优器的性能。下表3说明了参数的规格。
表3
 
符号符号 参数 条件 MIN. TYP. MAX. 单位
V<sub>DDI</sub> 供应电压 参考：V<sub>SSI</sub>   1.70.7 3.31.5 3.61.7 V
Tamb 温度 -40 27 125 ℃
V<sub>IL</sub> 低电平输入电压 V<sub>SS</sub> - 0.2V<sub>DDI</sub> V
V<sub>IH</sub> 高电平收入电压 0.8V<sub>DDI</sub> - V<sub>DDI</sub> V
还可以使用不同于表3说明的参数来操作判优器。可以依赖于技术、提供商或应用来选择操作参数。特别是，电源电压值可在表3第一行的上及下线所指示的范围内变化。电源电压也可以超过指示值，例如，最大电压可清楚地选择到5V或者更高。
在图4中示出了有利的RC元件链，由于相比缓冲链的更小的面积，其用于在图3的延迟元件40中的写使能信号的延迟。附加于或替换于RC元件链，缓冲链也可用于产生适于通过延迟写使能信号而进行RAM存取的适当内部信号。特别是，RC元件链包含多个电阻RES和电容元件，其一个极被设置在地电压GND上。通过这种链，将输入信号的上升沿的斜度平坦化，以至于在较后的时间点达到阈值电压。适当的阈值电压例如可以是0.7伏特，但也可以是优选地如表3的范围所指出的任何值。藉此实现写使能信号WEN的适当延迟。为了在RC元件链的开始和结尾处产生上升沿的预定斜率，使用了反相器INV。
总之，在优选实施例中，提出了一种判优器15，用于在不需要使用握手协议的情况下用于存取单端口RAM 13。这允许对单端口RAM 13同时进行读和写存取。所有的写存取被延迟，以至于判优器15可以检测是否存在同时的读。如果存在读，那么延迟读直到写完成。

Claims (18)

1、一种执行对单端口存储设备(13)进行存取的方法，该方法包括步骤：
-提供存储器存取设备(15，30)以控制存取，
-以第一时钟速率处理高优先级的第一存取信号(WEN)，
-以第二时钟速率处理低优先级的第二存取信号(REBL)，
其中第一时钟速率高于第二时钟速率，
-为高优先级的第一存取信号(WEN)提供对存储设备(13)的直接存取，和
-延迟高优先级的第一存取信号(WEN)，以根据存储设备(13)的要求产生存取定时，
其中通常提供对于低优先级的第二存取信号(REBL)的对存储设备(13)的存取，除了在高优先级的第一存取信号(WEN)的存取正在准备中和/或在进行中的情况之外，以保证对于高优先级的第一存取信号(WEN)对存储设备(13)的直接存取。
2、根据权利要求1的方法，特征在于，在不为低优先级的第二存取信号(REBL)提供对存储设备(13)的存取的情况下，备份第二存取信号(REBL)。
3、根据权利要求1或2所述的方法，特征在于，在不为低优先级的第二存取信号(REBL)提供对存储设备(13)的存取的情况下，由高优先级的第一存取信号(WEN)对存储设备(13)进行直接存取，和/或在完成由高优先级的第一存取信号(WEN)对存储设备(13)的存取之后，由低优先级的第二存取信号进行存取(15)。
4、根据权利要求3所述的方法，特征在于，高优先级的第一存取信号(WEN)进行的存取的完成用于引入低优先级的第二存取信号(REBL)的存取。
5、根据权利要求1或2所述的方法，特征在于，高优先级的第一存取信号(WEN)的延迟可从供选择的多个延迟周期(t0、t1、t2、t3)中获得，以便于根据存储设备(13)的要求产生存取定时。
6、根据权利要求1或2的方法，特征在于，在高优先级的第一存取信号(WEN)的两个随后存取之间的时间间隙足够宽，以便能够完成其中低优先级的第二存取信号(REBL)的存取。
7、根据权利要求1或2的方法，特征在于高优先级的第一存取信号(WEN)为写信号(WEN)，和/或低优先级的第二存取信号(REBL)为读信号(REBL)。
8、根据权利要求1或2的方法，特征在于第一时钟速率是存储器存取设备的外部时钟速率，和/或第二时钟速率是存储器存取设备的内部时钟速率(RAM-CLK)。
9、一种执行对单端口存储设备(13)进行受控存取的存储器存取设备(15，30)，包括：
-第一路径，用于以第一时钟速率处理高优先级的第一存取信号(WEN)，
-第二路径，用于以第二时钟速率处理低优先级的第二存取信号(REBL)，其中第一时钟速率高于第二时钟速率，
-控制组件(31)，用于为高优先级的第一存取信号(WEN)提供对存储设备(13)的直接存取，
-延迟组件(32)，用于延迟(t0、t1、t2、t3)高优先级的第一存取信号(WEN)，以根据存储设备(13)的要求产生存取定时，
其中，通常提供对于低优先级的第二存取信号(REBL)的对存储设备(13)的存取，除了在高优先级的第一存取信号(WEN)的存取正在准备中和/或在进行中的情况之外，以保证对于高优先级的第一存取信号(WEN)对存储设备(13)的直接存取。
10、根据权利要求9的存储器存取设备(15，30)，特征在于第一和/或第二路径包括彼此功能性连接的多个控制元件、输入接口和输出接口。
11、根据权利要求9或10所述的存储器存取设备(15，30)，特征在于至少第二路径包括存储元件以执行备份功能。
12、根据权利要求9或10的存储器存取设备(15，30)，特征在于控制组件(31)包括至少一个输入接口延迟组件信号和/或存取地址和输出接口，以便传送地址信号和/或RAM选择信号。
13、根据权利要求9或10所述的存储器存取设备(15，30)，特征在于延迟组件(32)包括多个电阻-电容元件和/或缓冲元件。
14、根据权利要求9或10所述的存储器存取设备(15，30)，特征在于单一外部时钟速率输入。
15、一种集成电路设备(10)，包括：
-单端口存储设备(13)，
-提供第一时钟速率的装置，
-单一外部时钟速率输入(18)，从该单一外部时钟速率输入(18)提供第二时钟速率，和
-如权利要求9所述的存储器存取设备(15)，用于存取单端口存储设备(13)。
16、根据权利要求15所述的集成电路设备(10)，其中用于提供第一时钟速率的装置包括内部定时控制器(9)。
17、根据权利要求15所述的集成电路设备(10)，特征在于包括多个单端口存储设备(13)，该多个单端口存储设备(13)的每一个都可单独地寻址，和/或多个存储器存取设备(15)，多个单端口存储设备(13)的每一个都与多个存储器存取设备(15)之一相关。
18、一种使用集成电路设备(10)的方法，使用权利要求15或16所要求的集成电路设备，作为专用集成电路设备(10)。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102567259A (zh) * 2010-12-27 2012-07-11 北京国睿中数科技股份有限公司 面向高速通信接口的低功耗缓冲装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7490208B1 (en) * 2004-10-05 2009-02-10 Nvidia Corporation Architecture for compact multi-ported register file
CN100388252C (zh) * 2004-12-14 2008-05-14 威瀚科技股份有限公司 实现双端口同步存储装置的方法及相关装置
US8645609B2 (en) * 2010-12-06 2014-02-04 Brocade Communications Systems, Inc. Two-port memory implemented with single-port memory blocks
GB2488516A (en) * 2011-02-15 2012-09-05 Advanced Risc Mach Ltd Using priority dependent delays to ensure that the average delay between accesses to a memory remains below a threshold
US9171594B2 (en) * 2012-07-19 2015-10-27 Arm Limited Handling collisions between accesses in multiport memories
CN103594120B (zh) * 2013-10-31 2018-08-21 西安紫光国芯半导体有限公司 以读代写的存储器纠错方法
KR101468677B1 (ko) 2013-12-27 2014-12-05 (주)실리콘화일 아비터를 이용한 메모리의 억세스 제어회로
WO2018148918A1 (zh) * 2017-02-17 2018-08-23 深圳市大疆创新科技有限公司 存储设备、芯片及存储设备的控制方法
US20190378564A1 (en) * 2018-06-11 2019-12-12 Nanya Technology Corporation Memory device and operating method thereof
US11024347B2 (en) 2019-10-17 2021-06-01 Marvell Asia Pte, Ltd. Multiple sense amplifier and data path-based pseudo dual port SRAM

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07287551A (ja) * 1994-04-15 1995-10-31 Seiko Instr Inc 液晶表示用集積回路
KR0150072B1 (ko) * 1995-11-30 1998-10-15 양승택 병렬처리 컴퓨터 시스템에서의 메모리 데이타 경로 제어장치
JP4102455B2 (ja) * 1996-09-26 2008-06-18 セイコーエプソン株式会社 表示駆動制御回路及び画像表示装置並びにそれを備えた電子機器
US5781480A (en) * 1997-07-29 1998-07-14 Motorola, Inc. Pipelined dual port integrated circuit memory
US6078527A (en) * 1997-07-29 2000-06-20 Motorola, Inc. Pipelined dual port integrated circuit memory
WO2000003381A1 (fr) * 1998-07-09 2000-01-20 Seiko Epson Corporation Circuit d'attaque et dispositif a cristal liquide
JP2000132451A (ja) * 1998-10-23 2000-05-12 Advantest Corp メモリ制御回路
US6169700B1 (en) * 1999-02-04 2001-01-02 Lucent Technologies, Inc. Wait state generator circuit and method to allow asynchronous, simultaneous access by two processors
US6370037B1 (en) * 1999-09-16 2002-04-09 Garmin Corporation Releasable mount for an electric device
JP4052192B2 (ja) * 2003-03-14 2008-02-27 セイコーエプソン株式会社 半導体集積回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102567259A (zh) * 2010-12-27 2012-07-11 北京国睿中数科技股份有限公司 面向高速通信接口的低功耗缓冲装置

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