KR20030010984A - 데이타 액세스 타이밍을 조정하는 듀얼 포트 메모리콘트롤러 - Google Patents

데이타 액세스 타이밍을 조정하는 듀얼 포트 메모리콘트롤러 Download PDF

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Abstract

본 발명은 어느 하나의 프로세서를 선택하여 데이타 액세스를 실행하기 때문에 다른 프로세서의 데이타 액세스 요청을 받아 들일 수 없는 요청거부신호를 출력하는 메모리콘트롤러; 및 상기 메모리콘트롤러를 통해 출력하는 요청거부신호를 지연시키는 지연수단을 포함한다. 상기 지연수단은 클럭발진기와 클럭을 입력받아 신호를 지연시키는 플립플롭들을 포함하며, 클럭발진기의 클력 주파수를 변경하여 지연 시간을 가변시킨다. 본 발명은 일정시간 지연된 후 동일 메모리 영역에 대한 데이타 액세스를 실행하게 되어 안정화된 데이타를 읽기/쓰기 할 수 있다.

Description

데이타 액세스 타이밍을 조정하는 듀얼 포트 메모리 콘트롤러{DUAL PORT RANDOM ACCESS MEMORY FOR CONTROLLING DATA ACCESS TIMING}
본 발명은 듀얼 포트 메모리 콘트롤러에 관한 것으로, 더욱 상세하게는 프로세서의 데이타 액세스 타이밍을 조정할 수 있는 듀얼 포트 메모리 콘트롤러에 관한 것이다.
일반적으로 듀얼 포트 메모리 콘트롤러는 읽기/쓰기 할 수 있는 메모리(random access memory)를 구비하고 외부 프로세서로부터의 요청에 의하여 데이타를 입출력하여 읽기/쓰기 하기 위한 동작을 제어하는 장치이다.
2개의 프로세서에서 듀얼 포트 메모리 콘트롤러에 연결되어 메모리 영역의 데이타 액세스 동작을 수행하는 경우를 도1에 따라 설명한다.
도 1의 도시와 같이, 종래의 듀얼 포트 메모리 콘트롤러(1)는 복수의 프로세서와 데이타를 개별적으로 입출력하기 위한 데이타 콘트롤러(10)(10a)와, 복수 프로세서로부터의 어드레스를 개별적으로 디코딩하는 어드레스디코더(20)(20a)와, 데이타를 저장하기 위한 메모리(30)와, 복수 프로세서에 의한 소정 메모리 영역의 데이타를 액세스하는 동작을 제어하는 메모리콘트롤러(40)를 구비하며, 프로세서에 대응하는 인에이블발생기(3)(3a) 및 중재기(5)(5a)를 포함한다. 인에이블발생기(3)(3a)는 복수의 프로세서로부터 출력 인에이블신호(OE-L)(OE-R)와 칩선택신호(CS-L)(CS-R)와 읽기/쓰기신호(R/W-L)(R/W-R)를 각각 입력받고, 중재기(5)(5a)는 복수의 프로세서로부터 인에이블발생기(3)(3a)와, 칩선택신호(CS-L)(CS-R)와 읽기/쓰기신호(R/W-L)(R/W-R)를 입력받는 중재기(5)(5a)를 포함한다.
상기 듀얼 포트 메모리 콘트롤러(1)는 두 개의 프로세서로부터 데이타 액세스 요청을 받아 들일 수 있다. 복수의 프로세서가 메모리(30)내에 있는 특정 어드레스의 메모리 영역을 액세스하기 위해서는 어드레스신호(ADDR-L)(ADDR-R), 칩선택신호(CS-L)(CS-R), 읽기/쓰기 신호(R/W-L)(R/W-R)를 듀얼 포트 메모리 콘트롤러(10로 출력한다. 이때 메모리콘트롤러(40)는 입력되는 신호에 따라 메모리(30)의 어느 영역을 선택하였는지와 읽기 혹은 쓰기인지를 판단하여 쓰기인 경우에는 입력되는 데이타 신호(DATA-L)(DATA-R)의 값이 선택되는 메모리 영역에 저장을 하며, 읽기인 경우에는 선택된 메모리 영역에서 데이타를 읽어 들여 데이타신호(DATA-L)(DATA-R)를 통해 해당 프로세서로 출력한다.
복수의 프로세서가 요청하는 메모리내의 메모리 영역이 서로 다른 경우, 듀얼 포트 콘트롤러(1)는 동시에 요청을 받아 들여 데이타 액세스 동작을 실행할 수 있다.
그런데 복수의 프로세서가 동시에 동일한 어드레스의 영역을 액세스 하고자 하면 신호선의 충돌이 나타나기 때문에 데이타의 깨짐이 발생하는 오동작을 일으키게 된다.
상기 메모리콘트롤러(40)는 우선적으로 어느 하나의 프로세스를 대상으로 데이타 액세스 동작을 처리하는 과정이 끝나면 다른 프로세서의 데이타 액세스 요청을 받아 들일 수 있다는 신호를 보내고, 이 신호에 의해 다른 프로세서는 해당 메모리 영역에 대하여 데이타 액세스를 실행할 수 있도록 하고 있다.
즉, 메모리콘트롤러(40)는 복수의 프로세서가 동시에 동일한 메모리 영역을액세스하고자 하는 요청이 들어오면 조금이라도 일찍 들어온 쪽을 우선적으로 실행해 주며, 다른 쪽에서 해당 어드레스 영역의 메모리를 액세스하고 있는 중이니 요청을 받아 들일 수 없다는 요청거부신호(BUSY-L)(BUSY-R)를 출력하여 다음에 다시 해당 메모리 영역을 액세스하도록 하고 있다.
2개의 프로세서로부터 구분할 수 없는 정도로 동시에 동일 메모리 영역에 대한 데이타 액세스 요청이 들어오면 메모리콘트롤러(40)는 두개의 요청 중 어느 하나를 임의로 정하여 우선적으로 처리하며, 이때 처리되지 않는 쪽에게는 요청을 받아들일 수 없다는 요청거부신호(BUSY-L)(BUSY-R)을 보내어 다음에 다시 해당 메모리 영역을 액세스할 것을 알려준다.
도 2는 종래기술에 따라 2개의 프로세서가 동일 메모리영역에 대하여 액세스 요청한 경우의 타이밍도로써, L측의 프로세서가 R측 프로세서보다 먼저 메모리부를 액세스 하는 것을 요구한 경우의 타이밍도이다. 이때, L측의 프로세서의 요청은 "어드레스1에 데이타 쓰기"이고 R측의 프로세서의 요청은 "어드레스1의 데이타 읽기"이다.
메모리(30)의 메모리 영역에 대응하는 "어드레스1"이 동일하므로 L측과 R측의 프로세서의 요청을 동시에 받아들일 수 없기 때문에 일찍 요청한 L측의 요청을 받아 들여서 쓰기 동작을 실행한다. 이때 메모리 콘트롤러(40)는 R측의 프로세서로 R측의 데이타 액세스 요청을 받아 들일 수 없다는 논리 "0"의 신호 즉 활성 상태의 요청거부신호(BUSY-R)를 출력한다.
이후 L측 프로세서의 요청에 따라 메모리(30)의 어드레스1에 데이타1를 쓰기하는 동작이 끝나가는 과정에서 L측의 읽기/쓰기 신호가 논리 "1"의 신호가 될 때 메모리콘트롤러(40)는 R측의 요청을 받아 들이기 위해 논리 "1"의 신호 즉 비활성 상태의 요청거부신호(BUSY-R)를 출력한다.
이때, R측의 프로세서는 요청거부신호(BUSY-R)가 활성 상태에서 비활성 상태로 바뀐 것을 인지할 경우(T1)에서 "어드레스1의 데이타 읽기"를 바로 실행하면 L측에 의한 데이타 쓰기 동작이 완전히 끝나기 전이어서 안정화되지 않은 데이타를 읽게 되어 데이타의 깨짐이 발생된다. 즉, R측의 프로세서는 어드레스1에서 읽어온 값이 데이타1과 다르게 된다.
이러한 종래의 문제점은 데이타 액세스 시간이 빠른 프로세서에서 더욱 두드러지게 나타난다. 실제로 데이타 액세스 시간이 10ns, 20ns, 25ns인 프로세서에서는 무시할 수 없는 데이타 오동작을 유발하기 때문에 멀티 시스템이 적용되는 로봇 자동제어분야에서는 충분히 고려해야 하는 과제로 대두되고 있다.
본 발명의 목적은 메모리 영역의 데이타를 안정적으로 읽기/쓰기 하기 위해 데이타 액세스 요청을 받아들일 수 없다는 신호를 일정시간 지연시킴으로써 프로세서의 데이타 액세스 타이밍을 조정할 수 있도록 한 듀얼 포트 메모리 콘트롤러를 제공함에 있다.
도 1은 종래 기술에 따른 듀얼 포트 메모리 콘트롤러의 구성도,
도 2는 종래 기술에 따라 동일한 어드레스의 메모리영역을 액세스하는 경우의 타이밍도,
도 3은 본 발명에 따른 듀얼 포트 메모리 콘트롤러의 구성도,
도 4는 도 3의 지연부의 상세구성도,
도 5는 본 발명에 따라 동일한 어드레스의 메모리 영역을 액세스 하는 경우의 타이밍도.
*도면의 주요부분에 대한 부호의 설명*
1,2 : 듀얼 포트 메모리 콘트롤러
10,10a : 데이타콘트롤러
20,20a : 어드레스디코더
30 : 메모리(Random Access Memory)
40 : 메모리 콘트롤러
50,50a : 지연부
상기와 같은 본 발명의 목적은 복수의 프로세서에서 메모리 영역을 액세스하여 데이타를 읽기/쓰기 할 수 있는 듀얼 포트 메모리의 콘트롤러에 있어서, 동일메모리 영역에 대하여 복수의 프로세서로부터 데이타 액세스 요청을 받으면 어느 하나의 프로세서를 선택하여 데이타 액세스를 실행하기 때문에 다른 프로세서의 데이타 액세스 요청을 받아 들일 수 없는 활성 상태의 요청거부신호를 출력하고, 어느 하나의 프로세서에 의한 데이타 액세스 처리를 마치면 다른 프로세서의 데이타 액세스 요청을 받아들이기 위해 비활성 상태의 요청거부신호를 출력하는 메모리콘트롤러; 및 상기 메모리콘트롤러를 통해 출력하는 요청거부신호를 지연시키는 지연수단에 의하여 달성된다.
상기 지연수단은 데이타를 안정적으로 읽기/쓰기 하는데 요구되는 시간만큼 지연하는 것이 바람직하다.
상기 지연수단은 소정 주파수의 클럭을 발생하는 클럭발진기와, 상기 클럭발진기의 클럭을 입력받아 요청거부신호를 지연시키는 플립플롭들을 포함한다. 상기 클럭발진기의 클력 주파수를 변경하면 상기 요청거부신호의 지연 시간이 가변되되, 클럭 주파수가 높을 수록 지연 시간이 길어지는 것을 특징으로 한다.
이하, 본 발명에 따른 바람직한 실시례를 첨부된 도면을 참조하여 상세히 설명한다.
도 3은 본 발명에 따른 듀얼 포트 메모리의 콘트롤러의 구성도로서, 종래와 동일 기능의 구성에 대하여 동일 부호를 사용한다.
본 발명의 듀얼 포트 메모리 콘트롤러(1)는 종래의 구성으로 복수의 프로세서와 데이타를 개별적으로 입출력하기 위한 데이타 콘트롤러(10)(10a)와, 복수 프로세서로부터의 어드레스를 개별적으로 디코딩하는 어드레스디코더(20)(20a)와, 데이타를 저장하기 위한 메모리(30)와, 복수 프로세서에 의한 소정 메모리 영역의 데이타를 액세스하는 동작을 제어하는 메모리콘트롤러(40) 그리고, 인에이블발생기(3)(3a) 및 중재기(5)(5a)를 구비한다.
본 발명의 듀얼 포트 메모리 콘트롤러(1)는 메모리콘트롤러(40)와 L측 및 R측 프로세서 사이에 각각 연결된 지연부(50)(50a)를 추가로 구비한다. 상기 지연부(50)(50a)는 메모리콘트롤러(40)에서 출력되는 요청거부신호(BUSY-L)(BUSY-R)를 지연시키는 역할을 하며, 도 4의 도시와 같이, 클럭발진기와 2개의 플립플롭으로 구현할 수 있으며, 이와 동등하게 요청거부신호(BUSY-L)(BUSY-R)를 일정시간 지연할 수 있는 지연회로를 채택가능하다.
상기 듀얼 포트 메모리 콘트롤러(1)는 두 개의 프로세서로부터 데이타 액세스 요청을 받아 들일 수 있으며, 복수의 프로세서로부터의 요청에 따라 메모리콘트롤러(40)가 메모리(30)의 어느 영역을 선택하였는지와 읽기 혹은 쓰기인지를 판단하여 쓰기인 경우에는 입력되는 데이타 신호(DATA-L)(DATA-R)의 값이 선택되는 메모리 영역에 저장을 하며, 읽기인 경우에는 선택된 메모리 영역에서 데이타를 읽어 들여 데이타신호(DATA-L)(DATA-R)를 통해 해당 프로세서로 출력한다.
상기 메모리콘트롤러(40)는 우선적으로 어느 하나의 프로세스를 대상으로 데이타 액세스 동작을 처리하는 과정이 끝나면 다른 프로세서의 데이타 액세스 요청을 받아 들일 수 있다는 신호를 보내고, 이 신호에 의해 다른 프로세서는 해당 메모리 영역에 대하여 데이타 액세스를 실행할 수 있도록 하고 있다.
상기 메모리콘트롤러(40)는 복수의 프로세서가 동시에 동일한 메모리 영역을액세스하고자 하는 요청이 들어오면 조금이라도 일찍 들어온 쪽을 우선적으로 실행해 주며, 다른 쪽에서 해당 어드레스 영역의 메모리를 액세스하고 있는 중이니 요청을 받아 들일 수 없다는 요청거부신호(BUSY-L)(BUSY-R)를 출력하여 다음에 다시 해당 메모리 영역을 액세스하도록 한다.
또한, 상기 메모리콘트롤러(40)는 2개의 프로세서로부터 구분할 수 없는 정도로 동시에 동일 메모리 영역에 대한 데이타 액세스 요청이 들어오면 메모리콘트롤러(40)는 두개의 요청 중 어느 하나를 임의로 정하여 우선적으로 처리하며, 이때 처리되지 않는 쪽에게는 요청을 받아들일 수 없다는 활성 상태의 요청거부신호(BUSY-L)(BUSY-R)를 보내어 다음에 다시 해당 메모리 영역을 액세스할 것을 알려준다.
이후, 메모리콘트롤러(40)는 어는 하나의 프로세서에 대하여 우선적으로 실행하는 데이타 액세스 처리가 끝나면 다른 프로세서의 데이타 요청을 받아 들일 수 있다는 신호 즉, 비활성 상태의 요청거부신호(BUSY-L)(BUSY-R)를 발생시키며, 이 신호는 지연부(50)(50a)로 인가된다.
상기 지연부(50)(50a)는 클럭발진기의 클럭 주파수에 대응하는 시간만큼 비활성 상태의 요청거부신호(BUSY-L)(BUSY-R)를 지연시킨 다음 다른 프로세서로 출력한다. 이에 따라 다른 프로세서에서는 지연된 요청거부신호(BUSY-L)(BUSY-R)를 인지하며, 이렇게 지연된 후 해당 메모리 영역을 액세스하므로 안정적으로 데이타 읽기/쓰기 할 수 있다.
도 5는 본 발명에 따라 2개의 프로세서가 동일 메모리영역에 대하여 액세스요청한 경우의 타이밍도로써, L측의 프로세서가 R측 프로세서보다 먼저 메모리부를 액세스 하는 것을 요구한 경우의 타이밍도이다. 이때, L측의 프로세서의 요청은 "어드레스1에 데이타 쓰기"이고 R측의 프로세서의 요청은 "어드레스1의 데이타 읽기"이다.
메모리(30)의 메모리 영역에 대응하는 "어드레스1"이 동일하므로 L측과 R측의 프로세서의 요청을 동시에 받아들일 수 없기 때문에 일찍 요청한 L측의 요청을 받아 들여서 쓰기 동작을 실행한다. 이때 메모리 콘트롤러(40)는 R측의 프로세서로 R측의 데이타 액세스 요청을 받아 들일 수 없다는 논리 "0"의 신호 즉 활성 상태의 요청거부신호(BUSY-R)를 출력한다.
이후 L측 프로세서의 요청에 따라 메모리(30)의 어드레스1에 데이타1를 쓰기하는 동작이 끝나가는 과정에서 L측의 읽기/쓰기 신호가 논리 "1"의 신호가 될 때 메모리콘트롤러(40)는 R측의 요청을 받아 들이기 위해 논리 "1"의 신호 즉 비활성 상태의 요청거부신호(BUSY-R)를 지연부(50a)로 출력한다. 상기 지연부(50a)는 클럭발진기의 클럭 주파수에 대응되게 비활성 상태의 요청거부신호(BUSY-R)를 지연시킨 다음 플립플롭의 출력단을 통하여 R측의 프로세서로 출력한다.
R측의 프로세서는 지연된 요청거부신호(BUSY-R)가 활성 상태에서 비활성 상태로 바뀐 것을 인지하고 "어드레스1의 데이타 읽기"를 실행한다. 여기서, R측의 프로세서는 지연된 시점(Td)에서 데이타 액세스를 실행하므로 안정화된 데이타를 읽게 되어 데이타의 깨짐이 발생하지 않는다. 즉, L측의 프로세서에 의하여 어드레스1에 쓰여진 데이타1과 동일한 값을 읽어 들일 수 있게 된다.
이상과 같이 본 발명은 복수의 프로세서로부터 동일한 메모리 영역에 대한 데이타 액세스 요청을 받고 어느 하나의 프로세서에 의한 요청을 우선적으로 받아들여 실행한 후 다른 프로세서의 요청을 받아 들일 수 있다는 신호를 일정시간 지연시킨 후 다른 프로세서로 출력한다. 따라서, 다른 프로세서에서는 일정시간 지연된 후 동일 메모리 영역에 대한 데이타 액세스를 실행하게 되어 안정화된 데이타를 읽기/쓰기 할 수 있게 된다.

Claims (4)

  1. 복수의 프로세서에서 메모리 영역을 액세스하여 데이타를 읽기/쓰기 할 수 있는 듀얼 포트 메모리의 콘트롤러에 있어서,
    동일 메모리 영역에 대하여 복수의 프로세서로부터 데이타 액세스 요청을 받으면 어느 하나의 프로세서를 선택하여 데이타 액세스를 실행하기 때문에 다른 프로세서의 데이타 액세스 요청을 받아 들일 수 없는 활성 상태의 요청거부신호를 출력하고, 어느 하나의 프로세서에 의한 데이타 액세스 처리를 마치면 다른 프로세서의 데이타 액세스 요청을 받아들이기 위해 비활성 상태의 요청거부신호를 출력하는 메모리콘트롤러; 및
    상기 메모리콘트롤러를 통해 출력하는 요청거부신호를 지연시키는 지연수단을 포함하는 것을 특징으로 하는 데이타 액세스 타이밍을 조정하는 듀얼 포트 메모리 콘트롤러.
  2. 제1항에 있어서, 상기 지연수단은 다른 프로세서에서 데이타를 안정적으로 읽기/쓰기 하는데 요구되는 시간만큼 지연하는 것을 특징으로 하는 데이타 액세스 타이밍을 조정하는 듀얼 포트 메모리 콘트롤러.
  3. 제1항 또는 제2항에 있어서, 상기 지연수단은 소정 주파수의 클럭을 발생하는 클럭발진기와, 상기 클럭발진기의 클럭을 입력받아 요청거부신호를 지연시키는플립플롭들을 포함하는 것을 특징으로 하는 데이타 액세스 타이밍을 조정하는 듀얼 포트 메모리 콘트롤러.
  4. 제3항에 있어서, 상기 클럭발진기의 클력 주파수를 변경하면 상기 요청거부신호의 지연 시간이 가변되되, 클럭 주파수가 높을 수록 지연 시간이 길어지는 것을 특징으로 하는 데이타 액세스 타이밍을 조정하는 듀얼 포트 메모리 콘트롤러.
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