JPH05241905A - プロセッサ装置 - Google Patents
プロセッサ装置Info
- Publication number
- JPH05241905A JPH05241905A JP4078955A JP7895592A JPH05241905A JP H05241905 A JPH05241905 A JP H05241905A JP 4078955 A JP4078955 A JP 4078955A JP 7895592 A JP7895592 A JP 7895592A JP H05241905 A JPH05241905 A JP H05241905A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- circuit
- memory
- address value
- processor circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 プログラムの障害検出を容易に行うことがで
きるプロセッサ装置を得ることを目的とする。 【構成】 装置の制御を行うプロセッサ回路１と、プロ
セッサ回路１との間でプログラムコードやデータの入出
力を行うメモリ２と、メモリ２におけるプログラムコー
ド領域の上限アドレス値と下限アドレス値を格納するア
ドレス値格納手段３と、アドレス値格納手段３に格納さ
れている上限アドレス値と下限アドレス値に基づいてプ
ロセッサ回路１からの書き込みアドレスがプログラムコ
ード格納領域に含まれるかどうかをチェックする比較回
路５と、比較回路５からの通知によりプロセッサ回路１
からメモリ２への書き込み要求信号を切断するとともに
書き込み動作の不可をプロセッサ回路１に通知する異常
処理手段４とから構成される。
きるプロセッサ装置を得ることを目的とする。 【構成】 装置の制御を行うプロセッサ回路１と、プロ
セッサ回路１との間でプログラムコードやデータの入出
力を行うメモリ２と、メモリ２におけるプログラムコー
ド領域の上限アドレス値と下限アドレス値を格納するア
ドレス値格納手段３と、アドレス値格納手段３に格納さ
れている上限アドレス値と下限アドレス値に基づいてプ
ロセッサ回路１からの書き込みアドレスがプログラムコ
ード格納領域に含まれるかどうかをチェックする比較回
路５と、比較回路５からの通知によりプロセッサ回路１
からメモリ２への書き込み要求信号を切断するとともに
書き込み動作の不可をプロセッサ回路１に通知する異常
処理手段４とから構成される。
Description
【０００１】
【産業上の利用分野】本発明はプロセッサ装置に係り、
とくにマイクロプロセッサを有するプロセッサ装置に関
する。
とくにマイクロプロセッサを有するプロセッサ装置に関
する。
【０００２】
【従来の技術】従来のプロセッサ装置においては、タイ
マ回路が設けられており、プロセッサが一定時間毎にこ
のタイマ回路をリセットするようになっている。そし
て、障害等によりタイマ回路が一定時間内にリセットさ
れないと、タイマ回路がタイムアウトを検出しプロセッ
サに通知することにより、プロセッサは障害発生を知る
ことができた。
マ回路が設けられており、プロセッサが一定時間毎にこ
のタイマ回路をリセットするようになっている。そし
て、障害等によりタイマ回路が一定時間内にリセットさ
れないと、タイマ回路がタイムアウトを検出しプロセッ
サに通知することにより、プロセッサは障害発生を知る
ことができた。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来例においては、タイマ回路のタイムアウトのみにより
障害の有無を検出しているために、異常処理を行っても
を即座に知ることができず、異常処理の原因追求に時間
がかかるという不都合があった。
来例においては、タイマ回路のタイムアウトのみにより
障害の有無を検出しているために、異常処理を行っても
を即座に知ることができず、異常処理の原因追求に時間
がかかるという不都合があった。
【０００４】
【発明の目的】本発明の目的は、かかる従来例の有する
不都合を改善し、とくにプログラムの障害検出を容易に
行うことができるプロセッサ装置を提供することにあ
る。
不都合を改善し、とくにプログラムの障害検出を容易に
行うことができるプロセッサ装置を提供することにあ
る。
【０００５】
【課題を解決するための手段】そこで、本発明では、装
置の制御を行うプロセッサ回路と、プロセッサ回路との
間でプログラムコードやデータの入出力を行うメモリ
と、メモリにおけるプログラムコード領域の上限アドレ
ス値と下限アドレス値を格納するアドレス値格納手段
と、アドレス値格納手段に格納されている上限アドレス
値と下限アドレス値に基づいてプロセッサ回路からの書
き込みアドレスがプログラムコード格納領域に含まれる
かどうかをチェックする比較回路と、比較回路からの通
知によりプロセッサ回路からメモリへの書き込み要求信
号を切断するとともに書き込み動作の不可をプロセッサ
回路に通知する異常処理手段とを具備するという構成を
採っている。これによって前述した目的を達成しようと
するものである。
置の制御を行うプロセッサ回路と、プロセッサ回路との
間でプログラムコードやデータの入出力を行うメモリ
と、メモリにおけるプログラムコード領域の上限アドレ
ス値と下限アドレス値を格納するアドレス値格納手段
と、アドレス値格納手段に格納されている上限アドレス
値と下限アドレス値に基づいてプロセッサ回路からの書
き込みアドレスがプログラムコード格納領域に含まれる
かどうかをチェックする比較回路と、比較回路からの通
知によりプロセッサ回路からメモリへの書き込み要求信
号を切断するとともに書き込み動作の不可をプロセッサ
回路に通知する異常処理手段とを具備するという構成を
採っている。これによって前述した目的を達成しようと
するものである。
【０００６】
【作用】プロセッサ回路はプログラムコードをメモリに
転送する。プロセッサ回路はメモリにおいてプログラム
コードが書かれている領域の上限アドレス値と下限アド
レス値をアドレス値格納手段に書き込む。プロセッサ回
路はプログラムに従って動作を行う。プロセッサ回路が
データをメモリに書き込むために書き込みアドレス信号
を出力すると、比較回路はアドレス値格納手段に格納さ
れている上限アドレス値と下限アドレス値に基づいてプ
ロセッサ回路からの書き込みアドレスがプログラムコー
ド領域に含まれるかどうかをチェックする。比較回路は
書き込みアドレスがプログラムコード領域に含まれると
判断すると異常処理手段に通知する。異常処理手段は比
較回路からの通知によりプロセッサ回路からの書き込み
要求信号を遮断する。これにより、プロセッサ回路から
の書き込み要求信号はメモリに通知されず、書き込み動
作は中止される。さらに異常処理手段は書き込み動作の
不可をプロセッサ回路に通知する。
転送する。プロセッサ回路はメモリにおいてプログラム
コードが書かれている領域の上限アドレス値と下限アド
レス値をアドレス値格納手段に書き込む。プロセッサ回
路はプログラムに従って動作を行う。プロセッサ回路が
データをメモリに書き込むために書き込みアドレス信号
を出力すると、比較回路はアドレス値格納手段に格納さ
れている上限アドレス値と下限アドレス値に基づいてプ
ロセッサ回路からの書き込みアドレスがプログラムコー
ド領域に含まれるかどうかをチェックする。比較回路は
書き込みアドレスがプログラムコード領域に含まれると
判断すると異常処理手段に通知する。異常処理手段は比
較回路からの通知によりプロセッサ回路からの書き込み
要求信号を遮断する。これにより、プロセッサ回路から
の書き込み要求信号はメモリに通知されず、書き込み動
作は中止される。さらに異常処理手段は書き込み動作の
不可をプロセッサ回路に通知する。
【０００７】
【発明の実施例】以下、本発明の一実施例を図１に基づ
いて説明する。
いて説明する。
【０００８】図１の実施例は、装置の制御を行うプロセ
ッサ回路１と、プロセッサ回路１との間でプログラムコ
ードやデータの入出力を行うメモリ２と、メモリ２にお
けるプログラムコード領域の上限アドレス値と下限アド
レス値を格納するアドレス値格納手段３と、アドレス値
格納手段３に格納されている上限アドレス値と下限アド
レス値に基づいてプロセッサ回路１からの書き込みアド
レスがプログラムコード格納領域に含まれるかどうかを
チェックする比較回路５と、比較回路５からの通知によ
りプロセッサ回路１からメモリ２への書き込み要求信号
を切断するとともに書き込み動作の不可をプロセッサ回
路１に通知する異常処理手段４とから構成される。
ッサ回路１と、プロセッサ回路１との間でプログラムコ
ードやデータの入出力を行うメモリ２と、メモリ２にお
けるプログラムコード領域の上限アドレス値と下限アド
レス値を格納するアドレス値格納手段３と、アドレス値
格納手段３に格納されている上限アドレス値と下限アド
レス値に基づいてプロセッサ回路１からの書き込みアド
レスがプログラムコード格納領域に含まれるかどうかを
チェックする比較回路５と、比較回路５からの通知によ
りプロセッサ回路１からメモリ２への書き込み要求信号
を切断するとともに書き込み動作の不可をプロセッサ回
路１に通知する異常処理手段４とから構成される。
【０００９】ここで、プロセッサ回路１は、装置の制御
を行うプロセッサ１Ａと、プロセッサ１Ａの動作手順を
示すプログラムコードを格納しているリードオンリメモ
リ１Ｂとから構成される。
を行うプロセッサ１Ａと、プロセッサ１Ａの動作手順を
示すプログラムコードを格納しているリードオンリメモ
リ１Ｂとから構成される。
【００１０】アドレス値格納手段３は、メモリ２におけ
るプログラムコード領域の下限アドレス値を格納する第
１のアドレスレジスタ３Ａと、メモリ２におけるプログ
ラムコード領域の上限アドレス値を格納する第２のアド
レスレジスタ３Ｂとから構成される。
るプログラムコード領域の下限アドレス値を格納する第
１のアドレスレジスタ３Ａと、メモリ２におけるプログ
ラムコード領域の上限アドレス値を格納する第２のアド
レスレジスタ３Ｂとから構成される。
【００１１】異常処理手段４は、比較回路５からの通知
によりプロセッサ１Ａからの第１の書き込み要求信号線
４１とメモリ２への第２の書き込み要求信号４２を切断
するゲート回路４Ａと、比較回路５からの通知とプロセ
ッサ１Ａからの書き込み要求信号とにより書き込み動作
の不可を割り込み信号線８を介してプロセッサ１Ａに通
知する割り込み発生回路４Ｂとから構成される。
によりプロセッサ１Ａからの第１の書き込み要求信号線
４１とメモリ２への第２の書き込み要求信号４２を切断
するゲート回路４Ａと、比較回路５からの通知とプロセ
ッサ１Ａからの書き込み要求信号とにより書き込み動作
の不可を割り込み信号線８を介してプロセッサ１Ａに通
知する割り込み発生回路４Ｂとから構成される。
【００１２】次に、本実施例の動作について説明する。
【００１３】．プロセッサ１Ａは、リードオンリメモ
リ１Ｂからプログラムコードを読み出し、データ信号線
１１を通してメモリ２に転送する。
リ１Ｂからプログラムコードを読み出し、データ信号線
１１を通してメモリ２に転送する。
【００１４】．プロセッサ１Ａは、データ信号線１１
を介してプログラムコードが書かれている領域の下限ア
ドレス値を第１のアドレスレジスタ３Ａに書き込み、上
限アドレス値を第２のアドレスレジスタ３Ｂに書き込
む。
を介してプログラムコードが書かれている領域の下限ア
ドレス値を第１のアドレスレジスタ３Ａに書き込み、上
限アドレス値を第２のアドレスレジスタ３Ｂに書き込
む。
【００１５】．プロセッサ１Ａは、プログラムコード
に従って動作を行う。
に従って動作を行う。
【００１６】．プロセッサ１Ａがデータをメモリ２に
書き込むために書き込みアドレス信号をアドレス信号線
１３に出力すると、比較回路５は、第１のアドレスレジ
スタ３Ａに格納されている下限アドレス値と第２のアド
レスレジスタ３Ｂに格納されている上限アドレス値に基
づいて、プロセッサ１Ａからアドレス信号線１３に出力
された書き込みアドレス信号を取り込み、書き込みアド
レスがプログラムコード領域に含まれるかどうかをチェ
ックする。
書き込むために書き込みアドレス信号をアドレス信号線
１３に出力すると、比較回路５は、第１のアドレスレジ
スタ３Ａに格納されている下限アドレス値と第２のアド
レスレジスタ３Ｂに格納されている上限アドレス値に基
づいて、プロセッサ１Ａからアドレス信号線１３に出力
された書き込みアドレス信号を取り込み、書き込みアド
レスがプログラムコード領域に含まれるかどうかをチェ
ックする。
【００１７】．比較回路５は、書き込みアドレスがプ
ログラムコード領域に含まれると判断されると、ゲート
回路４Ａと割り込み発生回路４Ｂに比較回路出力信号線
１２を通して通知する。
ログラムコード領域に含まれると判断されると、ゲート
回路４Ａと割り込み発生回路４Ｂに比較回路出力信号線
１２を通して通知する。
【００１８】．ゲート回路４Ａは、比較回路５からの
通知によりプロセッサ１Ａからの第１の書き込み要求信
号線４１とメモリ２への第２の書き込み要求信号線４２
を切断する。これにより、プロセッサ１Ａからの書き込
み要求信号はメモリ２に通知されず、書き込み動作は中
止される。
通知によりプロセッサ１Ａからの第１の書き込み要求信
号線４１とメモリ２への第２の書き込み要求信号線４２
を切断する。これにより、プロセッサ１Ａからの書き込
み要求信号はメモリ２に通知されず、書き込み動作は中
止される。
【００１９】．割り込み発生回路４Ｂは、比較回路５
からの通知とプロセッサ１Ａからの書き込み要求信号と
により、書き込み動作の不可を割り込み信号線８を介し
てプロセッサ１Ａに通知する。
からの通知とプロセッサ１Ａからの書き込み要求信号と
により、書き込み動作の不可を割り込み信号線８を介し
てプロセッサ１Ａに通知する。
【００２０】
【発明の効果】本発明は以上のように構成され機能する
ので、これによると、プロセッサがプログラムコードの
書き込まれているメモリ領域に書き込み動作を行おうと
すると、書き込み動作の不可を知ることができ、これが
ため、プログラムコード領域を誤ってデータアクセスし
たためにプログラムが暴走した場合でも、プログラムの
障害検出を容易に行うことができるという従来にない優
れたプロセッサ装置を提供することができる。
ので、これによると、プロセッサがプログラムコードの
書き込まれているメモリ領域に書き込み動作を行おうと
すると、書き込み動作の不可を知ることができ、これが
ため、プログラムコード領域を誤ってデータアクセスし
たためにプログラムが暴走した場合でも、プログラムの
障害検出を容易に行うことができるという従来にない優
れたプロセッサ装置を提供することができる。
【図１】本発明の一実施例を示す構成図である。
１：プロセッサ回路 １Ａ：プロセッサ １Ｂ：リードオンリメモリ ２：メモリ ３：アドレス値格納手段 ３Ａ：第１のアドレスレジスタ ３Ｂ：第２のアドレスレジスタ ４：異常処理手段 ４Ａ：ゲート回路 ４Ｂ：割り込み発生回路 ５：比較回路 ８：割り込み信号線 １１：データ信号線 １２：比較回路出力信号線 １３：アドレス信号線 ４１：第１の書き込み要求信号線 ４２：第２の書き込み要求信号線
Claims (1)
- 【請求項１】 装置の制御を行うプロセッサ回路と、前
記プロセッサ回路との間でプログラムコードやデータの
入出力を行うメモリと、前記メモリにおけるプログラム
コード領域の上限アドレス値と下限アドレス値を格納す
るアドレス値格納手段と、前記アドレス値格納手段に格
納されている上限アドレス値と下限アドレス値に基づい
て前記プロセッサ回路からの書き込みアドレスがプログ
ラムコード格納領域に含まれるかどうかをチェックする
比較回路と、前記比較回路からの通知により前記プロセ
ッサ回路から前記メモリへの書き込み要求信号を切断す
るとともに書き込み動作の不可を前記プロセッサ回路に
通知する異常処理手段とから構成されることを特徴とす
るプロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4078955A JPH05241905A (ja) | 1992-02-29 | 1992-02-29 | プロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4078955A JPH05241905A (ja) | 1992-02-29 | 1992-02-29 | プロセッサ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05241905A true JPH05241905A (ja) | 1993-09-21 |
Family
ID=13676316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4078955A Withdrawn JPH05241905A (ja) | 1992-02-29 | 1992-02-29 | プロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05241905A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000315178A (ja) * | 1999-04-30 | 2000-11-14 | Nec Kofu Ltd | メモリクリア回路付情報処理装置およびメモリアクセス・メモリクリア方法 |
-
1992
- 1992-02-29 JP JP4078955A patent/JPH05241905A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000315178A (ja) * | 1999-04-30 | 2000-11-14 | Nec Kofu Ltd | メモリクリア回路付情報処理装置およびメモリアクセス・メモリクリア方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4153802B2 (ja) | 記憶装置 | |
| JPS6280733A (ja) | 情報処理装置 | |
| JPH02156357A (ja) | プログラム破壊防止方法 | |
| JPH05241905A (ja) | プロセッサ装置 | |
| JPH10105422A (ja) | 保護装置の制御回路 | |
| JPH05100847A (ja) | 情報処理装置のメモリ保護方式 | |
| JPS62106552A (ja) | ル−プ検出装置 | |
| JPH08137625A (ja) | ディスク制御装置 | |
| JPH08153045A (ja) | メモリ制御回路 | |
| JPH05274223A (ja) | キャッシュメモリ | |
| JPH02297235A (ja) | メモリデータ保護回路 | |
| JP2685289B2 (ja) | 書込許可信号チェック方式 | |
| JPS63250753A (ja) | メモリアクセスチエツク方式 | |
| KR100449693B1 (ko) | Cpu내의쓰기버퍼데이터보존장치및그방법 | |
| JP3013517B2 (ja) | ライトバッファエラーアドレス検出回路 | |
| JPH04153754A (ja) | 記憶制御方式 | |
| JPH04156641A (ja) | レジスタアクセス装置 | |
| JPH0644145A (ja) | メモリエラー回避システム | |
| JPH04367955A (ja) | メモリ保護方式 | |
| JPH039487B2 (ja) | ||
| JPH0559539U (ja) | 書き込みエラー通知付きバッテリバックアップ・メモリ回路 | |
| JPH02148340A (ja) | 制御記憶書込み制御方式 | |
| JPH11161548A (ja) | 暴走検知機能付きコンピュータ | |
| JPH0448332A (ja) | 情報処理装置 | |
| JPH01288942A (ja) | 制御回路のデータ保護方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |