JPH05307506A - 制御装置のデータ保護回路 - Google Patents
制御装置のデータ保護回路Info
- Publication number
- JPH05307506A JPH05307506A JP4136099A JP13609992A JPH05307506A JP H05307506 A JPH05307506 A JP H05307506A JP 4136099 A JP4136099 A JP 4136099A JP 13609992 A JP13609992 A JP 13609992A JP H05307506 A JPH05307506 A JP H05307506A
- Authority
- JP
- Japan
- Prior art keywords
- microcomputer
- signal
- runaway
- ram
- pointer
- Prior art date
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- Pending
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- Storage Device Security (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 マイクロコンピュータの暴走の情報を、既に
ＲＡＭに格納されたデータを破壊することなく、ＲＡＭ
に格納してマイクロコンピュータによる異常処理を可能
にする。 【構成】 マイクロコンピュータ１の暴走時の暴走検出
信号でマイクロコンピュータ１をリセットするととも
に、遅延回路５で前記リセットが完了するのに要する程
度の時間だけ遅延させてマイクロコンピュータ１に割込
み処理を行わせ、この割込み処理によってマイクロコン
ピュータ１から暴走の情報、ＲＡＭアクティブ信号およ
び書き込み許可信号を送出し、暴走検出信号とＲＡＭア
クティブ信号との論理和によってチップセレクト信号を
作成するとともに、このチップセレクト信号と前記書き
込み許可信号との論理積信号および暴走の情報をポイン
タ制御部６に入力してＲＡＭ３の書き込みアドレスを変
更し、暴走の情報をＲＡＭ３に格納するようにする。
ＲＡＭに格納されたデータを破壊することなく、ＲＡＭ
に格納してマイクロコンピュータによる異常処理を可能
にする。 【構成】 マイクロコンピュータ１の暴走時の暴走検出
信号でマイクロコンピュータ１をリセットするととも
に、遅延回路５で前記リセットが完了するのに要する程
度の時間だけ遅延させてマイクロコンピュータ１に割込
み処理を行わせ、この割込み処理によってマイクロコン
ピュータ１から暴走の情報、ＲＡＭアクティブ信号およ
び書き込み許可信号を送出し、暴走検出信号とＲＡＭア
クティブ信号との論理和によってチップセレクト信号を
作成するとともに、このチップセレクト信号と前記書き
込み許可信号との論理積信号および暴走の情報をポイン
タ制御部６に入力してＲＡＭ３の書き込みアドレスを変
更し、暴走の情報をＲＡＭ３に格納するようにする。
Description
【０００１】
【産業上の利用分野】本発明は、制御装置のデータ保護
回路に関するもので、さらに詳しく言えば、内蔵したマ
イクロコンピュータによって制御動作が実行され、この
マイクロコンピュータによって処理されたデータが格納
されるＲＡＭを有する制御装置において、前記ＲＡＭに
書き込まれたデータが上書きによって消失するの防止す
るデータ保護回路に関するものである。
回路に関するもので、さらに詳しく言えば、内蔵したマ
イクロコンピュータによって制御動作が実行され、この
マイクロコンピュータによって処理されたデータが格納
されるＲＡＭを有する制御装置において、前記ＲＡＭに
書き込まれたデータが上書きによって消失するの防止す
るデータ保護回路に関するものである。
【０００２】
【従来の技術】近年、マイクロコンピュータを内蔵した
種々の制御装置が普及し、その制御がマイクロコンピュ
ータによって行われるとともに、マイクロコンピュータ
によって処理されたデータをＲＡＭに格納するようにし
たものも多くなってきている。
種々の制御装置が普及し、その制御がマイクロコンピュ
ータによって行われるとともに、マイクロコンピュータ
によって処理されたデータをＲＡＭに格納するようにし
たものも多くなってきている。
【０００３】このような制御装置では、マイクロコンピ
ュータを安定に動作させる必要があるため、マイクロコ
ンピュータの暴走を検出して暴走検出信号を送出し、こ
の暴走検出信号によってマイクロコンピュータをリセッ
トするとともに、暴走の情報をマイクロコンピュータで
処理してＲＡＭに格納するように構成されている。
ュータを安定に動作させる必要があるため、マイクロコ
ンピュータの暴走を検出して暴走検出信号を送出し、こ
の暴走検出信号によってマイクロコンピュータをリセッ
トするとともに、暴走の情報をマイクロコンピュータで
処理してＲＡＭに格納するように構成されている。
【０００４】一般に、マイクロコンピュータによって処
理されたデータのＲＡＭへの格納はＲＯＭに組み込まれ
たプログラムに基づいて行われ、まずポインタ制御部で
ＲＡＭの書き込みアドレスを示すポインタが作成され、
次に、その示されたアドレスにデータが書き込まれ、さ
らに書き込みが終了したアドレスの分だけポインタを変
更させるように構成されている。
理されたデータのＲＡＭへの格納はＲＯＭに組み込まれ
たプログラムに基づいて行われ、まずポインタ制御部で
ＲＡＭの書き込みアドレスを示すポインタが作成され、
次に、その示されたアドレスにデータが書き込まれ、さ
らに書き込みが終了したアドレスの分だけポインタを変
更させるように構成されている。
【０００５】上記のように、書き込みが終了したアドレ
スの分だけポインタを変更させるようにプログラムを構
成しているのは、既にデータが書き込まれたＲＡＭのア
ドレスに異なるデータが上書きされて元のデータの消失
を防止するためである。
スの分だけポインタを変更させるようにプログラムを構
成しているのは、既にデータが書き込まれたＲＡＭのア
ドレスに異なるデータが上書きされて元のデータの消失
を防止するためである。
【０００６】たとえば、ＲＡＭの先頭のアドレスが８０
００Ｈ番地から始まり、１つのデータが１６バイトで構
成されている場合には、最初のデータは８０００Ｈ〜８
００ＦＨ番地に書き込まれ、次のデータは１６バイト分
変更させた８０１０Ｈ〜８０１ＦＨ番地に書き込まれる
ようにポインタを変更させるようにプログラムが構成さ
れている。
００Ｈ番地から始まり、１つのデータが１６バイトで構
成されている場合には、最初のデータは８０００Ｈ〜８
００ＦＨ番地に書き込まれ、次のデータは１６バイト分
変更させた８０１０Ｈ〜８０１ＦＨ番地に書き込まれる
ようにポインタを変更させるようにプログラムが構成さ
れている。
【０００７】
【発明が解決しようとする課題】上記した従来の制御装
置のデータ保護回路では、マイクロコンピュータによる
制御が正常に行われている場合は問題ないが、マイクロ
コンピュータの暴走時には、ＲＡＭの書き込みアドレス
を示すポインタが破壊されることがあり、これによっ
て、既にデータが書き込まれたＲＡＭのアドレスを示す
ポインタが作成されると、そのアドレスに次のデータが
上書きされて元のデータを消失させてしまうという問題
があった。
置のデータ保護回路では、マイクロコンピュータによる
制御が正常に行われている場合は問題ないが、マイクロ
コンピュータの暴走時には、ＲＡＭの書き込みアドレス
を示すポインタが破壊されることがあり、これによっ
て、既にデータが書き込まれたＲＡＭのアドレスを示す
ポインタが作成されると、そのアドレスに次のデータが
上書きされて元のデータを消失させてしまうという問題
があった。
【０００８】また、暴走の情報をＲＡＭに格納すること
ができても、ポインタが破壊されてしまうと、マイクロ
コンピュータが正常に復帰しても、マイクロコンピュー
タによる処理を正規に行うことができなくなるという問
題があった。
ができても、ポインタが破壊されてしまうと、マイクロ
コンピュータが正常に復帰しても、マイクロコンピュー
タによる処理を正規に行うことができなくなるという問
題があった。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、内蔵したマイクロコンピュータによって
制御動作が実行され、このマイクロコンピュータによっ
て処理されたデータが格納されるＲＡＭを有する制御装
置のデータ保護回路において、前記マイクロコンピュー
タの暴走を検出して暴走検出信号を送出する暴走検出回
路と、前記マイクロコンピュータによって処理されたデ
ータに対する書き込みアドレスを示すポインタを作成す
るポインタ制御部と、前記暴走検出信号を遅延させる遅
延回路とを設け、前記暴走検出信号によって前記マイク
ロコンピュータをリセットするとともに、前記遅延回路
を介して前記マイクロコンピュータに割り込み処理を実
行させてマイクロコンピュータから暴走の情報、ＲＡＭ
アクティブ信号および書き込み許可信号を送出し、前記
暴走検出信号とＲＡＭアクティブ信号とを論理和回路に
入力してチップセレクト信号を作成するとともに、この
チップセレクト信号と前記書き込み許可信号とを論理積
回路に入力して論理積信号を作成し、この論理積信号と
前記暴走の情報とを前記ポインタ制御部に入力して暴走
の情報を書き込むＲＡＭのアドレスを変更させるポイン
タを作成し、このポインタと前記書き込み許可信号と前
記チップセレクト信号とをＲＡＭに入力し、データが書
き込まれたＲＡＭのアドレスに異なるデータが上書きさ
れないようにしたことを特徴とするものである。
め、本発明は、内蔵したマイクロコンピュータによって
制御動作が実行され、このマイクロコンピュータによっ
て処理されたデータが格納されるＲＡＭを有する制御装
置のデータ保護回路において、前記マイクロコンピュー
タの暴走を検出して暴走検出信号を送出する暴走検出回
路と、前記マイクロコンピュータによって処理されたデ
ータに対する書き込みアドレスを示すポインタを作成す
るポインタ制御部と、前記暴走検出信号を遅延させる遅
延回路とを設け、前記暴走検出信号によって前記マイク
ロコンピュータをリセットするとともに、前記遅延回路
を介して前記マイクロコンピュータに割り込み処理を実
行させてマイクロコンピュータから暴走の情報、ＲＡＭ
アクティブ信号および書き込み許可信号を送出し、前記
暴走検出信号とＲＡＭアクティブ信号とを論理和回路に
入力してチップセレクト信号を作成するとともに、この
チップセレクト信号と前記書き込み許可信号とを論理積
回路に入力して論理積信号を作成し、この論理積信号と
前記暴走の情報とを前記ポインタ制御部に入力して暴走
の情報を書き込むＲＡＭのアドレスを変更させるポイン
タを作成し、このポインタと前記書き込み許可信号と前
記チップセレクト信号とをＲＡＭに入力し、データが書
き込まれたＲＡＭのアドレスに異なるデータが上書きさ
れないようにしたことを特徴とするものである。
【００１０】
【作 用】従って、本発明は、暴走検出信号によってマ
イクロコンピュータをリセットし、遅延回路による遅延
時間が経過してから割込み処理を行い、マイクロコンピ
ュータから暴走の情報、ＲＡＭアクティブ信号および書
き込み許可信号を送出し、前記暴走検出信号と前記ＲＡ
Ｍアクティブ信号とからチップセレクト信号を作成する
とともに、このチップセレクト信号と前記書き込み許可
信号とによって暴走の情報を書き込むＲＡＭのアドレス
を変更させるポインタを作成しているので、既にＲＡＭ
に格納されているデータが破壊されることはない。
イクロコンピュータをリセットし、遅延回路による遅延
時間が経過してから割込み処理を行い、マイクロコンピ
ュータから暴走の情報、ＲＡＭアクティブ信号および書
き込み許可信号を送出し、前記暴走検出信号と前記ＲＡ
Ｍアクティブ信号とからチップセレクト信号を作成する
とともに、このチップセレクト信号と前記書き込み許可
信号とによって暴走の情報を書き込むＲＡＭのアドレス
を変更させるポインタを作成しているので、既にＲＡＭ
に格納されているデータが破壊されることはない。
【００１１】
【実施例】図１は、本発明の制御装置のデータ保護回路
のブロック図である。
のブロック図である。
【００１２】本発明の特徴は、機器に内蔵されたマイク
ロコンピュータ１を有し、暴走検出回路２で、その暴走
を検出して暴走検出信号を送出するようにし、この暴走
検出信号を遅延回路５で遅延させて前記マイクロコンピ
ュータ１に入力し、マイクロコンピュータ１に割込み処
理を実行させ、前記暴走の情報を、ポインタ制御部６で
作成されたＲＡＭ３のアドレスに格納するようにしたも
のである。なお、４は前記ＲＡＭ３に格納された情報を
保持するためのバックアップ電源である。
ロコンピュータ１を有し、暴走検出回路２で、その暴走
を検出して暴走検出信号を送出するようにし、この暴走
検出信号を遅延回路５で遅延させて前記マイクロコンピ
ュータ１に入力し、マイクロコンピュータ１に割込み処
理を実行させ、前記暴走の情報を、ポインタ制御部６で
作成されたＲＡＭ３のアドレスに格納するようにしたも
のである。なお、４は前記ＲＡＭ３に格納された情報を
保持するためのバックアップ電源である。
【００１３】前記割込み処理は、マイクロコンピュータ
１から暴走の情報、ＲＡＭアクティブ信号および書き込
み許可信号を送出するためのもので、前記暴走検出信号
をマイクロコンピュータ１のリセット端子に入力してマ
イクロコンピュータ１をリセットさせるとともに、前記
遅延回路５によってリセットが完了するのに要する程度
の時間だけ遅延させて前記マイクロコンピュータ１に割
込み処理を行わせるようにする。
１から暴走の情報、ＲＡＭアクティブ信号および書き込
み許可信号を送出するためのもので、前記暴走検出信号
をマイクロコンピュータ１のリセット端子に入力してマ
イクロコンピュータ１をリセットさせるとともに、前記
遅延回路５によってリセットが完了するのに要する程度
の時間だけ遅延させて前記マイクロコンピュータ１に割
込み処理を行わせるようにする。
【００１４】そして、前記暴走検出信号とＲＡＭアクテ
ィブ信号とは、論理和回路７に入力されてチップセレク
ト信号が作成され、ＲＡＭ３のチップセレクト端子に入
力され、前記ポインタ制御部６によって作成されたＲＡ
Ｍ３の書き込みアドレスのみを書き込み可能状態にす
る。
ィブ信号とは、論理和回路７に入力されてチップセレク
ト信号が作成され、ＲＡＭ３のチップセレクト端子に入
力され、前記ポインタ制御部６によって作成されたＲＡ
Ｍ３の書き込みアドレスのみを書き込み可能状態にす
る。
【００１５】前記チップセレクト信号と書き込み許可信
号とは、論理積回路８に入力されて論理積信号が作成さ
れ、この論理積信号とマイクロコンピュータ１からの暴
走の情報とが前記ポインタ制御部６に入力され、このポ
インタ制御部６によって前記論理積信号がカウントさ
れ、カウント値に応じてＲＡＭ３の書き込みアドレスを
変更するポインタを作成し、ＲＡＭ３に送出する。
号とは、論理積回路８に入力されて論理積信号が作成さ
れ、この論理積信号とマイクロコンピュータ１からの暴
走の情報とが前記ポインタ制御部６に入力され、このポ
インタ制御部６によって前記論理積信号がカウントさ
れ、カウント値に応じてＲＡＭ３の書き込みアドレスを
変更するポインタを作成し、ＲＡＭ３に送出する。
【００１６】なお、マイクロコンピュータ１とＲＡＭ３
との間にはデータバス９が設けられ、ＲＡＭ３に格納さ
れた暴走の情報を再びマイクロコンピュータ１に読み出
して異常処理を行えるようにしている。
との間にはデータバス９が設けられ、ＲＡＭ３に格納さ
れた暴走の情報を再びマイクロコンピュータ１に読み出
して異常処理を行えるようにしている。
【００１７】
【発明の効果】上記したとおりであるから、本発明は、
マイクロコンピュータ１が暴走しても、その暴走の情報
をＲＡＭ３の所定の番地に格納することができる。
マイクロコンピュータ１が暴走しても、その暴走の情報
をＲＡＭ３の所定の番地に格納することができる。
【図１】本発明の制御装置のデータ保護回路のブロック
図である。
図である。
１ マイクロコンピュータ ２ 暴走検出回路 ３ ＲＡＭ ４ バックアップ電源 ５ 遅延回路 ６ ポインタ制御部 ７ 論理和回路 ８ 論理積回路 ９ データバス
Claims (1)
- 【請求項１】 内蔵したマイクロコンピュータによって
制御動作が実行され、このマイクロコンピュータによっ
て処理されたデータが格納されるＲＡＭを有する制御装
置のデータ保護回路において、前記マイクロコンピュー
タの暴走を検出して暴走検出信号を送出する暴走検出回
路と、前記マイクロコンピュータによって処理されたデ
ータに対する書き込みアドレスを示すポインタを作成す
るポインタ制御部と、前記暴走検出信号を遅延させる遅
延回路とを設け、前記暴走検出信号によって前記マイク
ロコンピュータをリセットするとともに、前記遅延回路
を介して前記マイクロコンピュータに割込み処理を実行
させてマイクロコンピュータから暴走の情報、ＲＡＭア
クティブ信号および書き込み許可信号を送出し、前記暴
走検出信号とＲＡＭアクティブ信号とを論理和回路に入
力してチップセレクト信号を作成するとともに、このチ
ップセレクト信号と前記書き込み許可信号とを論理積回
路に入力して論理積信号を作成し、この論理積信号と前
記暴走の情報とを前記ポインタ制御部に入力して暴走の
情報を書き込むＲＡＭのアドレスを変更させるポインタ
を作成し、このポインタと前記書き込み許可信号と前記
チップセレクト信号とをＲＡＭに入力し、データが書き
込まれたＲＡＭのアドレスに異なるデータが上書きされ
ないようにしたことを特徴とする制御装置のデータ保護
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136099A JPH05307506A (ja) | 1992-04-28 | 1992-04-28 | 制御装置のデータ保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4136099A JPH05307506A (ja) | 1992-04-28 | 1992-04-28 | 制御装置のデータ保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05307506A true JPH05307506A (ja) | 1993-11-19 |
Family
ID=15167251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4136099A Pending JPH05307506A (ja) | 1992-04-28 | 1992-04-28 | 制御装置のデータ保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05307506A (ja) |
-
1992
- 1992-04-28 JP JP4136099A patent/JPH05307506A/ja active Pending
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