JPH03278255A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置に関する。

（従来の技術） 情報処理装置においては、装置の識別番号をＲＯＭにも
たせているものがある。これは、ソフトウェアの不正コ
ピーを行なわさせないための手段に用いている。その方
法はソフトウェアにも装置の番号を保持させ、そのソフ
トウェアをロードしたときに、ソフトウェア側で保持し
た装置番号と装置のＲＯＭに入っている識別番号とを比
較し、もし一致していればそのソフトウェアは対応する
装置上での実行なので実行に移る。もし一致していなけ
れば不正にソフトウェアをコピーして他の装置上で実行
させようとしたので、実行に移らず「この装置では実行
できません。」等の警告を出力して終了する。

このように装置の識別番号はソフトウェアの著作権保護
上重要な情報であるが、従来は、ハードウェアとしては
単にＲＯＭにその識別番号を記憶させているたけであっ
た。

〔発明が解決しようとする課題〕

上述した従来の、識別情報を単にＲＯＭに持たせる方法
では、ユーザがＲＯＭの内容を読出そうと思えばメモリ
リードの命令で読出し可能なので、識別情報を保護する
には不十分であり、識別情報をユーザが知ることにより
、悪用される危険があった。

本発明の目的は、ユーザが上記のように容易には情報を
読出せないようなデータ保護機能を有する情報処理装置
を提供することである。

〔課題を解決するための手段〕

本発明の情報処理装置は、 保護されるへきデータを保持する第１の記憶手段と、 第１の記憶手段へのアクセスをイネーブルにするか否か
のデータを保持する第２の記憶手段と、アドレスバスト
のアドレスをデコードし、第１、第２の記憶手段をセレ
クトするセレクト信号を出力するアドレスデコーダと、 第２の記憶手段に、第１の記憶手段へのアクセスをイネ
ーブルにするデータが書込まれた後の次のデータサイク
ルに、アドレスデコーダから出力されたセレクト信号を
第２の記憶手段に出力して第１の記憶手段へのアクセス
をイネーブルにし、該データサイクルの終りに第２の記
憶手段の内容を、第１の記憶手段へのアクセスをディセ
ーブルにするデータに書き換える制御回路を有する。

〔作　用〕

第１の記憶手段に保持された保護されるべきデータを読
出せるのは、第２の記憶手段に第１の記憶手段へのアク
セスをイネーブルにするデータを書込んだ後の次のデー
タサイクルに限られるので、一般ユーザは第１の記憶手
段に保持されているデータを容易に読出すことはできな
い。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例の情報処理装置のブロック図
、第２図は木実施例においてプロテクトされるデ゛−夕
を読出すときのタイミングチャートである。

プロテクトデータレジスタ１０２はデータバス１１３と
Ｒ／Ｗ信号線１１５（リードのとき”１”、ライトのと
き”０”）を介してプロセッサ１０１と接続されており
、保護すべきデータがデータバス１１３を介して書込ま
れ、またデータバス１１３上に読出される。アドレスデ
コーダ１１１はアドレスバス１１２、アドレスストロー
ブ信号線１１４じ０”のときアドレスバス１１２が有効
）、データ／プロクラム信号線１１６（プロセッサ１０
１からのアクセスがデータのとき”０”、プログラムの
とき”１”）、制御線１１７（プロセッサ１０１へのア
クルッジ信号等）と接続され、アドレスバス１１２上の
アドレスがプロテクトデータレジスタ１０２を示す場合
には信号１１９を”０”にし、レジスタ１０３を示す場
合には信号１１Ｂを”Ｏ”にする。レジスタ１０３はデ
ータバス１１３とＲ／Ｗ信号線１１５を介してフロセッ
サ１０１と接続されており、プロテクトレジスタ１０２
へのアクセスをイネーブルにする場合には”１”が設定
される。インバータ１０７はレジスタ１０３の出力信号
１２０を反転する。オア回路１０６は信号１１９とイン
バータ１０７の出力信号の論理和をとり、レジスタ１０
３に”１”が設定され、かつ信号１１９が”０”のとき
のみプロテクトデータレジスタ１０２へのセレクト信号
１２４をイネーブル（＝”０”）にする。アンド回路１
０５は人力がアドレスストローブ信号線１１４とデータ
／プログラム信号線１１６に接続されており、データア
クセスサイクルの間”０”の出力信号１２２を出力する
。インバータ１０８はアンド回路１０５の出力信号１２
２を反転し、データアクセスサイクルの間”１”の信号
１２１を出力する。Ｄフリップフロップ１０９は、イン
バータ１０８の出力信号１２１の立上り時にレジスタ１
０３の出力信号１２０をラッチしてＱ端子に出力する。

Ｄフリップフロップ１１０は、アント回路１０５の出力
信号１２２の立上り時に、Ｄフリップフロップ１０９の
Ｑ出力１２３をラッチし、Ｑ出力（信号１２５）をレジ
スタ１０３に出力する。すなわち、データアクセスサイ
クルの開始時に信号１２０がＤフリップフロップ１０９
にラッチされ、データアクセスサイクルの終了時にＤフ
リップフロップ１０９のＱ出力１２３がＤフリップフロ
ップ１１０にラッチされ、Ｑ出力がレジスタ１０３に出
力される。レジスタ１０３は、Ｄフリップフロップ１１
０のＱ出力、すなわち信号１２５か”０”のときクリア
されて”０”になる。

なお、アンド回路１０５、オア回路１０６、インバータ
１０７，１０８、Ｄフリップフロップ１０９．１１０は
制御回路１０４を構成している。

次に、本実施例の動作を説明する。

（１）レジスタ１０３に”１”を設定しないで、プロテ
クトデータレジスタ１０２のデータを直接読出そうとし
た場合。

この場合、レジスタ１０３の出力１２０は”０”プロセ
ッサ１０１はプロテクトデータレジスタ１０２のデータ
を読出そうとしているので、アドレスデコーダ１１１の
出力信号１１９は”０”である。しかし、インバータ１
０７の出力が”１”なので、オア回路１０６の出力信号
１２４は”１”となる。したがって、プロテクトデータ
レジスタ１０２はセレクトされず、プロセッサ１０１か
らプロテクトデータレジスタ１０２のデータは読出せな
い。

（２）レジスタ１０３に”１”を設定し、プロテクトデ
ータレジスタ１０２のデータを読出そうとした場合（第
２図参照）。

（Ｉ）レジスタ１０３へのライトサイクルアドレスデコ
ーダ１１１の出力１１８が″０″Ｒ／Ｗ信号１１５が”
０”となり、データバス１１３にプロセッサ１０１から
出力されたデータ”ｌ”がレジスタ１０３に書込まれる
。このとき、Ｄフリップフロップ１０９のＱ出力１２３
は”０”、Ｄフリップフロップ１１０のＱ出力１２５は
”］”である。

（ＩＩ　）プロテクトレジスタ１０２へのリードサイク
ル レジスタ１０３の出力信号１２０が”１”になっている
ので、インバータ１０７の出力は”０”になる。したが
って、オア回路１０６の出力信号１２４が”０”になり
、プロテクトデータレジスタ１０２のデータかデータバ
ス１１２に読出される。なお、このリートサイクルの始
めのアドレスストローブ信号線１１４とデータ／プログ
ラム信号線１１６の信号の立ち下がるところて、インバ
ータ１０８の出力１２１は立上り、Ｄフリップフロップ
１０９のＱ出力１２３は”１″となる。そして、リード
サイクルの終りのアドレスストローブ信号１１４とデー
タ／プログラム信号線１１６か立ち上がるところで、ア
ンド回路１０５の出力信号１２２か立ち上がり、Ｄフリ
ップフロップ１１０のＱ出力（信号１２５）が”０”と
なり、レジスタ１０３かクリヤされる。したがって、以
後のサイクルてはプロテクトデータレジスタ１０２のセ
レクト信号１２４が”１”にマスクされるのて、レジス
タ１０３に再度”１“を設定しない限り、データプロテ
クトレジスタ１０２にプロセッサ１０１からアクセスて
きない。

なお、次のデータサイクルではアドレスストローブ信号
線１１４とデータ／ブロクラム信号線１１６は共に立ち
下がりアンド回路１０５の出力が”０”、したがってイ
ンバータ１０８の出力１２１が”１”になってＤフリッ
プフロップ１０９のＱ出力が”０”になり、アドレスス
トローブ信号線１１４とデータ／プロクラム信号線１１
６か立ち上がるところでアント回路１０５の出力１２２
が立ち上がり、Ｄフリップフロップ１１０のＱ出力が１
”になる。

以後も、レジスタ１０３に”１”を書込めば、そのつと
次のデータサイクルでプロテクトレジスタ１０２の内容
を読み出すことかできる。

〔発明の効果〕

以上説明したように本発明は、第１の記憶手段へのアク
セスをイネーブルにするか否かのデータ　０ を第２の記憶手段に保持し、第２の記憶手段に該アクセ
スをイネーブルにするデータが書込まれた後の次のデー
タサイクルでのみ第１の記憶手段に保持されているデー
タを読出せるようにしたことにより、ユーザか第１の記
憶手段に保持された保護されるべきデータを容易には読
出せなくなり、ユーザに知られたくないデータを保護で
きる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の情報処理装置のブロック図
、第２図は本実施例においてプロテクトされるデータを
読出すときのタイミングチャートである。 １０１・・・・・・・・・プロセッサ、】０２・・・・
・・・・・プロテクトデータレジスタ、１０３・・・・
・・・・・レジスタ、　１０４・・・・・・制御回路、
１０５・・・・・・・・・アント回路、１０６・・・・
・・オア回路、１０７．１０８・・・インバータ、 １０９．１１０・・・Ｄフリップフロップ、１１１・・
・・・・・・・アトレスデコータ、１ ・・・・・・・・・アドレスパ゛ス、 ・・・・・・・・・データバス、 ・・・・・・・・・アドレスストローブ信号線、・・・
・・・・・・Ｒ／Ｗ信号線、 ・・・・・・・・・データ／プログラム信号線、・・・
・・・・・・制御線、　　１１８〜１２５・・・・・・
信号。

Claims (1)

1. 【特許請求の範囲】 １、情報処理装置において、 保護されるべきデータを保持する第１の記憶手段と、 第１の記憶手段へのアクセスをイネーブルにするか否か
   のデータを保持する第２の記憶手段と、アドレスバス上
   のアドレスをデコードし、第１、第２の記憶手段をセレ
   クトするセレクト信号を出力するアドレスデコーダと、 第２の記憶手段に、第１の記憶手段へのアクセスをイネ
   ーブルにするデータが書込まれた後の次のデータサイク
   ルに、アドレスデコーダから出力されたセレクト信号を
   第２の記憶手段に出力して第１の記憶手段へのアクセス
   をイネーブルにし、該データサイクルの終りに第２の記
   憶手段の内容を、第１の記憶手段へのアクセスをディセ
   ーブルにするデータに書き換える制御回路とを有するこ
   とを特徴とするデータ保護機能付情報処理装置。