JPH01138693A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はキャッシュメモリを内部に有する半導体記憶
装置に関する。

（従来の技術） 従来、コンピュータシステムのコストパフォーマンスを
向上させるため、低速だが低コストで人容同なダイナミ
ックＲＡＭ　（ＤＲＡＭ）をメインメモリに使用し、こ
のメインメモリとＣＰＬＩ間に高速なバッファとして、
小容量の高速メモリを設けることが、よく行われていた
。上記した高速バッファはキャッシュメモリと呼ばれ、
ＣＰＵが必要としそうなデータのブロックをメインメモ
リからコピーし、保持している。ＣＰＵがアクセスする
アドレスのデータがキャッシュメモリ内に存在　　“す
る時（キャツシュヒツト）、ＣＰＵは必要とするデータ
をキュッシュメモリより取・り込む。一方、ＣＰＵがア
クセスするアドレスのデータが臂ヤッシュメモリ内に存
在しない時（キャッシュミス）、ＣＰＵは低速なメイン
メモリ（ＤＲＡＭ）より、必要とするデータを取込む。

上記したキャッシュメモリシステムをメモリシステムに
組み込むには、高価な高速メモリを必要とするのでコス
トを重視する小型のコンピュータシステムでは使用する
ことができなかった。そこで、ＤＲＡＭの有しているベ
ージモード、スタティックコラムモード等の高速アクセ
ス機能を利用し、簡易なキャッシュシステムを構成して
いた。

以下、第８図の波形図を参照して、ベージモード、スタ
ティックコラムモードの説明を行う。同図において（ａ
）は通常のＤＲＡＭのサイクル、（ｂ）はベージモード
サイクル、（Ｃ）はスタティックコラムモードサイクル
である。

同図（Ｑ）に示すように、通常サイクルでは、信号ＲＡ
　Ｓ　（Ｒｏｗ　Ａｄｄｒｅｓｓ　５ｔｒｏｂｅ）の降
下エツジでマルチプレクスアドレス信号ＭＡより行アド
レス（Ｒｏｗ　Ａｄｄｒｅｓｓ）　ＲＡをＤＲＡＭ内に
取込み、信号ＣＡＳ　　（Ｃｏｌｕｍｍ　Ａｄｄｒｃｓ
ｓ　５ｔｒｏｂｅ）の降下エツジでマルヂプレクスアド
レス信号ＭＡより列アドレス（Ｃｏｌｕｍｍ＾ｄｄｒｅ
ｓｓ）ＣＡをＤＲＡＭ内に取り込む。

そして、行アドレスＲＡ、列アドレスＣＡにより選択さ
れたメモリセルのデータをデータ出力Ｄｏｕｔとして得
る。通常サイクルは上記したサイクルでデータを読み出
すため、アクセス時間としては信号ＲＡＳの降下エツジ
時からデータ出力Ｄ　　が有効になるまでの時間ｔ　　
　（ＲＡＳアＯｔｌ　ｔ　　　　　　　　　　　　　Ｒ
ＡＣクセスタイム）を要する。このアクセス時間ｔＲＡ
。は、通常１００ｎｓ程度である。なお、ｔＲＰは信号
ＲＡＳのプリチャージ時間、１ｏはサイクル時間であり
、通常ｔ。＝２００ｎＳ程度である。

同図（ｂ）に示すように、ベージモードサイクルでは同
一行アドレスＲＡ上で複数の列アドレスＯＡでデータの
読出しが行える。従って、アクセス時間は信号ＣＡＳの
降下エツジ時からデータ出力Ｄ　　が有効になるまでの
時間ｔ　　　（ＣＡＳアＯｕｔ　　　　　　　　　　　
　　ＣＡＣクセスタイム）となり、通常サイクルでのア
クセス時間ｔ　　の半分程度の時間となり、通常５０Ａ
Ｃ ｎｓ程度である。なお、ｔｏ、は信号ＣＡＳのプリチャ
ージ時間、ｔ、。はサイクル時間である。

同ａ（Ｃ）に示すように、スタティックコラムモードで
はベージモードの信号ＣＡＳの立下りエツジを不要にし
、列アドレスＣＡをあたかもスタティックＲＡＭのよう
に動作させている。従ってアクセス時間はマルチブレク
スアドレスＭＡ変化時からデータ出力り。、ｔが有効に
なるまでの時間ｔＡＡ（アドレスアクセスタイム）とな
り、ｔＣＡＣ同様通常サイクルでのアクセス時間ｔ　　
の半分Ｒ八Ｃ 程度となり、通常５０ｎｓ程度である。

第９図は、ベージモードあるいはスタティックコラムモ
ードが可能な従来のＤＲＡＭ素子の基本構成を示す構成
ブロック図である。

同図に示すように、行アドレスバツフア１１列アドレス
バッファ２がマルチブレクスアドレス信号ＭＡより各々
行アドレスＲＡ、列アドレスＯＡを取込んでいる。そし
て信号ＲＡＳの降下エツジが行アドレスバッファ１に入
力されると、行アト１ノスＲＡが行デコーダ３へ送られ
、次段のワードドライバ４を駆動することで、行アドレ
スＲＡにより選択されたメモリセルアレイ５内の１本の
ワード線（図示せず）を活性化する。

そして、活性化されたワード線に接続された全メモリセ
ルのデータが、メモリセルアレイ５内の全ビット線（図
示せず）を介してセンスアンプ６へ送られる。センスア
ンプ６は得られたデータを検知し、増幅する。したがっ
て、この時点で指定された行アドレスＲＡ−行分のデー
タがセンスアンプ６にラッチされている。以降、行アド
レスＲＡが同一のデータをアクセスする場合は、前述し
たベージモード、スタティックコラムモードが利用でき
る。

つまり、ベージモードでは、信号ＣＡＳの降下エツジが
列アドレスバッファ２に入力されると、列アドレスＣＡ
が列デコーダ７に送られ、センスアンプ６に格納されて
いるデータ群のいずれかを有効にすることで、出力バッ
ファ８を介してデータ出力り。、ｔを得る。スタティッ
ク」ラムモードの場合も起動をマルチブレクスアドレス
ＭＡの変化による点を除き同様の動作を行う。なお、９
はデータの入出力を制御する■／○スイッチ、１０は入
力バッファ、Ｄｌ、はデータ入力である。

第１０図はベージモード（あるいはスタティックコラム
モード）を利用した簡易Ｖヤツシ１システムを有する従
来のメモリシステムのブロック構成図である。同図に示
すように、このメモリシステムは８ｇＡの１Ｍ×１構成
のＤＲＡＭ素子１１〜１８を使用し構成した１Ｍバイト
のメモリシステムである。従ってアドレス線は２０本（
２２０＝　１０４８５７６−１Ｍ＞必要とするが、実際
上はアドレスマルチプレクサ２１より行アドレスＲＡ（
１０ビツト）２列アドレスＣＡ（１０ビツト）に分けた
マルチブレクスアドレス信号ＭＡが送られる１０本のア
ドレス線が各々のＤＲＡＭ素子１１〜１８に接続されて
いる。

第１１図は、第１０図で示したメモリシステムのキャッ
シュ動作を示した波形図である。以下、第１１図および
第９図を参照しつつ第１０図のメモリシステムの動作を
説明する。なお、ラッチ２２には、既に直前にアクセス
された行アドレスＲＡ１がラッチされており、センスア
ンプ６内には行アドレスＲＡ１の全データが既にラッチ
されているとする。

このような状態で、図示しないＣＰＵが必要とするデー
タの２０ビツトのアドレス信号Ａｄをアドレスジェネレ
ータ２３より発生する。このアドレス信号Ａｄから行ア
ドレスＲＡ２がコンパレータ２４に入力され、コンパレ
ータ２４はこの行アドレスＲＡ２とラッチ２２に格納さ
れている行アドレスＲＡＩとの比較を行い、ＲＡ１＝Ｒ
Ａ２であれば、センスアンプ６に保持しているデータ群
にアクセスされたくキャツシュヒツト）ことになり、コ
ンパレータ２４は活性化した（゛トドルーベル）ヤヤッ
シュヒット信号ＣＨ（Ｃａｃｈｅ　Ｈｉｔ）をステート
マシン２５に送る。活性化した信号Ｃ）−１を受けたス
テートマシン２５は信号ＲＡＳをＬ　ＩＴレベルに保っ
たまま、信号ＣＡＳをトグルする（立ち上げた後に立ち
下げる）ページモード制御を行い、アドレスマルチプレ
クサ２１はＤＲＡＭ素子１１〜１８にマルチブレクスア
ドレスＭＡとして、列アドレスＣＡを供給し、各ＤＲＡ
Ｍ素子１１〜１８のセンスアンプ６に格納されたデータ
群より、列デコーダ７により選択されたデータを取り出
す。このようにキャツシュヒツトした場合、ＤＲＡＭ素
子１１〜１８から高速なアクセス時間ｔ　　で、出力デ
ータＤ。ｕｔが得られる。

ＡＣ 一方、コンパレータ２４において、ＲＡ１≠ＲＡ２が判
定されると、センスアンプ６に保持しているデータ群以
外にアクセスされた（キャッシュミス）ことになり、コ
ンパレータ２４はステートマシン２５に非活性（“Ｌ”
レベル）の信ＱＣＨを発生する。この時、ステートマシ
ン２５は信号ＲＡＳ、ＣＡＳの順にトグルする通常サイ
クルのＤＲＡＭ素子１１〜１８の制御を行い、アドレス
マルチプレクサ２１は行アドレスＲＡ２．列アドレスＯ
Ａの順にマルチブレクスアドレスＭＡをＤＲＡＭ素子１
１〜１８に供給する。このようにキャッシュミスした場
合、信号ＲＡＳを第１１図に示すようにプリチャージし
、さらにＤＲＡＭ素子１１〜１８から低速なアクセス時
間ｔＲＡＣで出力データＤ。、ｔが得られることになる
。このため、ステートマシン２５はウェイト信号Ｗａｉ
ｔを発生し、ＣＰＵに待機をかける。また、ラッチ２２
はコンパレータ２４より活性化されないキャツシュヒツ
ト信号ＣＨを受けると新しい行アドレスＲＡ２を保持す
る。

〔発明が解決しようとする問題点〕

従来の簡易キャッシュシステムは以上のようにセンスア
ンプ６によりラッチする形式で構成されているので、エ
ントリー数は１である。従って、同じ行アドレスＲＡに
連続してアクセスする場合のみにキャツシュヒツトとな
るため、例えば連続する２つの行アドレスにまたがった
プログラムルーチンが繰り返し実行される場合などには
、必ずキャッシュミスが生じてしまうことになり、キャ
ツシュヒツト率が低いという問題点があった。

この発明は、上記した問題点を４解決するためになされ
たもので、キャツシュヒツト率を向上させた簡易キャッ
シュシステムを有する半導体記憶装置を得ることを目的
とする。

〔問題点を解決するための手段〕

この発明に係る半導体記憶装置は、行および列状に配列
されて各々が情報を記憶するメモリセルからなる行単位
に分割された複数のメモリセルアレイに対し、行アドレ
スおよび列アドレスを指定することで前記メモリセルよ
り情報を取り出す方式であり、各メモリセルアレイに設
けられ、行アドレス指定された１行分のメモリセルの情
報を検知し格納するセンスアンプと、同じく各メモリセ
ルアレイに設けられ、前記センスアンプ内の予め定めら
れたブロック単位に情報を各々取り込む複数のデータレ
ジスタと、前記データレジスタあるいは前記メモリセル
アレイのいずれにアクセスするかを選択するスイッチ手
段と、いずれのブロックにアクセスするかを選択するブ
ロックデコーダと、キャツシュヒツト時は列アドレスの
少なくとも一部に基づき前記ブロックデコーダにより選
択されたブロックにおけるいずれのデータレジスタより
読出すかを選択するデータレジスタ選択手段とを備えて
構成されている。

〔作用〕

この発明における各メモリセルアレイに設けられたデー
タレジスタはセンスアンプ内の予め定められた各ブロッ
クの情報を各々取り込むことができるため、ブロック単
位にエントリーできる。

〔実施例） 第１図は理想的なキャッシュ機能を有するメモリシステ
ムのＤＲＡＭ素子の基本構成を示すブロック構成図であ
る。同図において１〜４．８〜１は従来と同じであるの
で説明は省略し、以下従来と異なる点について述べる。

同図に示すようにメモリセルアレイ５をブロック８１〜
Ｂ４と４分割して使用するため、センスアンプ６、Ｉ１
０スイッチ９間にブロック８１〜Ｂ４に対応してトラン
スファゲート３１（３１ａ〜３１ｄ）、データレジスタ
３２（３２ａ　〜３２ｄ）を挿入している。トランス７
７ゲート３１は、第２図の詳細ブロック構成図に示すよ
うにブロックデコーダ３４により各々が制御されるため
、その導通・非導通により、メモリセルアレイ５のデー
タをブロック（８１〜Ｂ４）単位で、センスアンプ６を
介して対応のデータレジスタ３２ａ〜３２ｄへ転送が可
能となる。

ブロックデコーダ３４８〜３４ｄは、各々列アドレスＣ
Ａの上位２ビツトと信号ＣＨの反転信号を入力信号とす
るアンドゲートＧ１によりその活性化が制御される。つ
まり、信号ＣＨがＬ　ＩＩレベルで、列イドレスＣＡの
上位２ビツトで選択されたブロックデコーダ３４ａ〜３
４ｄのいずれかが活性化し、信Ｑ　ＣＨがＩＩ　ＨＩＴ
レベルでは、どのブロックデコーダ３４ａ〜３４ｄも活
性化しない。

またブロックデコーダ３４ａ〜３４ｄのいずれかが活性
化すると対応するトランスファゲート３１ａ〜３１ｄが
導通する。一方、列デコーダ７は列アドレスＣＡを入力
信号とし、Ｉ１０スイッチ９のいずれか１つを有効にす
る 第３図は第１図、第２図で示したキャッシュ機能を有す
るメモリシステムを示したブロック構成図である。同図
に示すように、従来と異なり、４つのラッチ２２８〜２
２ｄを設けている。また、これらのラッチ２２ａ〜２２
ｄの選択手段としてセレクタ３６が設けられており、セ
レクタ３６はアドレス信号Ａｄより行アドレスＲＡの全
ビットと列アドレスＣＡの上位２ビツトを入力信号とし
、列アドレスＣＡの上位２ビツトに基づきコンパレータ
２４と比較すべきラッチ２２ａ〜２２ｄのいずれかを選
択し、コンパレータ２４の出力であるキャツシュヒツト
信号ＣＨが非活性であるキャッシュミス時には、行アド
レスＲ△の値を選択されたラッチ２２ａ〜２２ｄのいず
れかに保持させる働きを有している。

以下、第１図〜第３図で示したメモリシステムの動作を
説明する。なお、ラッチ２２ａ〜２２ｄには、既に各ブ
ロック８１〜Ｂ４において直性にアクセスされた行アド
レスＲＡ１ａ−ＲＡ１ｄが各々ラッチされており、デー
タレジスタ３２ａ〜３２ｄにはその時のブロック８１〜
Ｂ４ごとの全データが既にラッチされているとする。

このような状態で、図示しないＣＰＵが必ｄとする２０
ビツトのアドレス信号Ａｄをアドレスジェネレータ２３
より発生する。このアドレス信号Ａ、から行アドレスＲ
Ａ２がコンパレータ２４に入力される。一方、アドレス
信号Ａ、の列アドレスＣＡの上位２ビツトがセレクタ３
６に入力されると、セレクタ３６は選択されたブロック
８１〜Ｂ４に該当するラッチ２２ａ〜２２ｄのいずれか
のみを有効にする。ここで、説明の都合上ブロックＢ２
、つまりラッチ２２ｂが選択されたとすると、コンパレ
ータ２４は入力された行アドレスＲＡ２とラッチ２２ｂ
に格納されている行アドレスＲＡ１ｂとの比較を行い、
ＲＡ１ｂ＝ＲＡ２であれば、キャツシュヒツトとみなし
、活性化した（　”　ｌ−（”レベルの）ｌ＝ヤッシュ
ヒット信号ＣＩ−１をステートマシン２５及び各ＤＲＡ
Ｍ素子１１〜１８に送る。

この時、信号ＣＨは“ｌ−（”レベルとなるため、全て
のブロックデコーダ３４は活性化せず、全トランスファ
ゲート３１は導通せず、全データレジスタ３２とセンス
アンプ６間は電気的に′ａ断されている。

一方、ステートマシン２５は信号ＣＡＳをトグルするペ
ージモード制御を行ない、アドレス信号・チブレクサ２
１はＤＲＡＭ素子１１〜１８にマルチブレクスアドレス
ＭＡとして列アドレスＣＡを供給し、各ＤＲＡＭ素子１
１〜１８のデータレジスタ３２ｂに格納されたデータ群
より列デコーダ７により選択されたデータをＩ１０スイ
ッチ９を介して取り出す。このようにしてキャツシュヒ
ツトした場合、ＤＲΔＭ素子１１〜１８から高速なアク
セス時間ｔ。ＡＣで出力データＤ。Ｕｔが得られる。

また、コンパレータ２４においてＲＡ１≠ＲＡ２が判定
されると、キャッシュミスとみなし、非活性（Ｌ　ＩＩ
レベル）のキャツシュヒツト信号ＣＨをステートマシン
２５．セレクタ３６及び各ＤＲＡＭ素子１１〜１８に送
る。

この時、信号ＣＨは“Ｌ”ルベルとなるため、ブロック
デコーダ３４ｂのみ活性化され、トランスファゲート３
１ｂは導通し、データレジスタ３２ｂとセンスアンプ６
間は電気的に接続される。

なお、他のデータレジスタ３２ａ、３２ｃ、３２ｄとセ
ンスアンプ６間は電気的に遮断されたままである。

一方、ステートマシン２５は、ＩＳ号ＲＡＳを立ち下げ
、次に信号ＣＡＳを立下げるサイクルでＤＲＡＭ素子１
１〜１８の制御を行い、アドレスマルヂブレクサ２１は
行アドレスＲＡ２．列アドレスＣＡの順にマルチプレク
スアドレスＭＡをＤＲＡＭ素子１１〜１８に供給する。

そして、メモリセルアレイ５よりセンスアンプ６．トラ
ンスファゲート３１ｂ及びデータレジスタ３２ｂ、Ｉ１
０スイッチ９及び出力バッファ８を介して、列デコーダ
７より選択されたデータを出力データＤ。、ｔとして読
み出す。このようにキャッシュミス時には、ＤＲＡＭ素
子１１〜１８から低速なアクセス時間ｔ　　で出力デー
タＤ。８．が得られることにＡＣ なる。このため、ステートマシン２５はウェイト信号ｗ
ａｉｔを発生し、ＣＰＵに待機をかける。また、セレク
タ３６により選択されたラッチ２２ｂには、新しい行ア
ドレスＲＡ２が保持される。

（他のラッチ２２ａ、２２ｃ、２２ｄ内の値は変化しな
い。） このように、キャツシュヒツト、キャッシュミス時にお
けるＤＲＡＭ素子１１〜１８のメモリ管理をブロック８
１〜Ｂ４単位で行えるようにしたため、各ブロック８１
〜Ｂ４各々が独立して行アドレスに対するデータ群をデ
ータレジスタ３２に格納することができるので、エント
リー数は４である。その結果、連続する２つの行アドレ
スにまたがったプログラムルーチンが繰り返し実行され
る場合などにも対応することができ、キャツシュヒツト
率は向上する。

ところで、周知のようにＤＲＡＭは読出し時において、
メモリセルに蓄積された電荷をビット線対（ビット線と
反転ビット線）を介してセンスアンプに取り込み、この
電荷を増幅、検知することにより行っている。この時セ
ンスアンプに取り込まれる電圧値は、正確に感知・増幅
するため所定値以上に保つ必要がある。また、この電圧
値はビット線（反転ビット線）の浮遊容量が大きい程小
さい値となる。

このため、ビット線の浮遊容量を決定するビット線長は
所定長以内に抑える必要があり、１本のビット線（反転
ビット線）には１２８個のメモリセルを接続する程度の
長さが限界となる。従って、１個（１ビツト）のセンス
アンプには１組のビット線対が接続されることから、１
つのセンスアンプに２５６個のメモリセルの接続が限界
となる。

上記した理由から、ＩＭ（メガ）ビットのＤＲＡＭでは
、第１図で示した１０２４行（１本のビット線対に接続
されるメモリセルの個数）×１０２４列（ビット線対の
本数）のマトリクス構成のメモリセルアレイ１個で実現
するのは理想的であるが実現は困難である。そこで、１
個のセンスアンプに２５６個のメモリセルが接続された
隣接するビット線対あるいは異なるメモリセルアレイに
おけるビット線対のような４本のビット線対で１つのデ
ータレジスタを共用することが考えられるが、共用され
るデータレジスタの配置及び複数のビット線対との配線
等により回路が複雑化し、製造プロセスも複雑化してし
まう。また、複数のビット線対とデータレジスタ間の信
号制御も複雑化してしまいこれらの方法も実現は困難で
ある。

従って、実際にはメモリセルアレイを行単位に４分割し
２５６行Ｘ１０２４列のマトリクス構成のメモリセルア
レイを４個設け、各メモリセルアレイにセンスアンプ６
、トランスファゲート３１゜データレジスタ３２．Ｉ１
０スイッチ９．ブロックデコーダ３４９列デコーダ７を
設けることにより実現しなければならない。

このため、行アドレスＲＡが直接ＤＲＡＭ素子１１〜１
８に入力されないキャツシュヒツト時には、どのメモリ
セルアレイに設けられたデータレジスタにアクセスする
のかを識別するため、例えば行アドレスＲＡの上位２ビ
ツトを入力する必要が生じる。その結果、通常のマルチ
プレクスアドレスＭＡ入力端子の他に、アドレス入力端
子を別途に２個（２ビツト）設けなければならず、ＤＲ
ＡＭのパッケージサイズの増大をまねくという問題が生
じる。

第４図は、上記した問題点を克服したこの発明の一実施
例であるキャッシュ機能を有するメモリシステムにおけ
るＤＲＡＭ素子の構成説明図である。同図に示すように
メモリセルアレイを５゜５′　と分割しデータレジスタ
選択回路３７を新たに設けている。これらのメモリセル
アレイ５゜５′は各々行デコーダ３．３’　、ワードド
ライバ４．４’　、センスアンプ６．６’　、　トラン
スファゲート３２．３２’　、ｒ１０スイッチ９．９’
　。

ブロックデコーダ３４．３４’　、列デコーダ７゜７′
が第１図で示したメモリセルアレイ５と同様に設けられ
ている。行デコーダ３（３’）は行アドレス上位９ビツ
トＲＡ　　〜ＲＡ９人力となり、アンドゲートＧ１．Ｇ
１’　にはキャツシュヒツト信号ＣＨの反転信号の代り
にデータトランスファ信号ＤＴが入力されている。なお
、同図では説明の都合上ブロック数１６．メモリセルア
レイ数２で示しており、これらの数は必要に応じて適当
に増減させることができる。

データレジスタ選択回路３７は列アドレスの上位４ビツ
トＣＡ　−ＣＡ９、行アドレスの下位１ピッｌ−ＲＡ　
ｏ及び後述するデータトランスファ化ＭＤＴを入力信号
とし、テーブルアドレス信号ＴＡｏ、ＴＡｏを発生する
。この信号ＴＡｏ。

ＴＡｏは、各々Ｉ１０スイッチ９，９′　と入出力バッ
７７８．出力バッファ１０との間に設けられたトラ２ス
タＱ、Ｑ’　のゲートに印加される。

第５図は、データレジスタ選択回路３７の詳細を示す回
路構成図である。同図に示すようにデータトランスファ
信＠Ｄ王は信＠ＲＡＳ、信号ＣＡＳ、信号ＣＨ各々を反
転入力としたアンドゲートＧ２の出力信号である。また
、列アドレスの最下位ビットＲＡｏはマチルブレクスア
ドレスＭＡ。

より行アドレスバッファ１を介して入力される。

データレジスタ選択回路３７は、トランスフ？回路３７
ａ、テーブルデコーダ３７ｂ、テーブルラッチＬ１〜Ｌ
１６より構成され、トランスファ回路３７ａは信号ＲＡ
ｏと信号ＤＴを入力し、信号ＤＴが’　Ｈ”レベルの時
、データレジスタ選択回路３７は活性化され信号ＲＡｏ
が信号ＴＡｏとして、信号ＲＡｏの反転信号が信号ＴＡ
ｏとして出力される。

例えば、信号ＤＴが゛Ｈ″レベルで、信号ＲＡｏが１１
　ＨＩＩレベル（“１″）の時トランスファ回路３７ａ
中のトランジスタＱ１．Ｑ３．Ｑ４゜Ｑ５．Ｑ６．Ｑ８
が導通し、トランジスタＱ２゜Ｑ７が非導通となること
で、信号ＴＡｏは“Ｌパレベル、信号ＴＡｏは“１」″
レベルとして出力される。

テーブルデコーダ３７ｂは列アドレス上位４ビツトＣＡ
　　−ＣＡ９を入力信号とし、これらの信号ＣＡ６〜Ｃ
Ａ９をデコードし、出力線Ｎ１〜”１６のうち１本をＩ
Ｉ　Ｈ″レベル立ち上げる。また各テーブルラッチ１１
〜Ｌ１６はトランジスタＴ１を介して信号ＴＡｏに、ト
ランジスタＴ２を介して信号ＴＡｏに接続される。また
、これらのトランジスタＴ１．Ｔ２のゲーｉ〜には、各
々出力線Ｎ　〜Ｎ１６が接続される。

第４図、第５図で示したメモリシステムにおける動作を
データレジスタ選択回路３７を中心とし、キャッシュミ
ス時、キャツシュヒツト時に分けて説明する。

キャッシュミス時（信号ＣＨ＝“’Ｌ”）では、ステー
トマシン２５より信号ＲＡＳ、信号ＣＡＳを順次立下げ
るとアンドゲートＧ２の出力である信＠Ｄ王が立上る。

その結果、トランスファ回路３７ａが活性化し、信号Ｒ
Ａｏが信号ＴＡｏ信号ＲＡ　　の反転信号が信号ＴＡｏ
として出力される。

〇 一方、テーブルデコーダ３７ｂは入力列アドレスＣＡ　
　〜ＣＡ９をデコードすることで選択されたブロック３
ｉ（ｉ＝１〜１６のいずれか）に該当する出力線Ｎ・を
選択的に立上げる。その結果、出力線Ｎ、にゲートが接
続されたテーブルラッチｌ−ｉに接続されたトランジス
タＴＩ、Ｔ２が導通し、信号ＴＡ　　（ＴＡ。）がテー
ブルラッチｌｉに保持される。これにより、次回キャッ
シュヒラ１〜時において、ブロック３ｉにおける有効デ
ータレジスタ５．５’（つまり、書換えられるデータレ
ジスタ）の情報を保持できる。

そして、信号ＴＡｏ、ＴＡｏによりトランジスタＱ、Ｑ
’　の一方が導通、他方が非導通となり、いずれかのメ
モリセルアレイ５（５’）の情報がセンスアンプ６（６
’）、トランスファゲート３１　（３１’　　＞、デー
タレジスタ３２（３２’）。

Ｉ１０スイツヂ９（９’）、トランジスタＱ（Ｑ’　）
を介して出力バッファ８に与えられ、データ出力Ｄ　　
をｊりる。

ｕｔ キャツシュヒツト時には、信号ＣＨがＨＩＩレベルであ
るため、信号ＤＴが立上ることはなく“′Ｌ″レベルを
維持するため、トランス７７回路３７ａは活性化しない
。

一方、テーブルデコーダ３７ｂはキャッシュミス時同様
に、入力列アドレスＯＡ６〜ＣＡ９をデコードすること
でブロックＢｊ　（ｊ＝１〜１Ｇのいずれか）に該当す
る出力線Ｎｊを選択的に立上る。その結果、出力線Ｎ・
にゲートが接続されたテープルラッチＬｊに接続された
トランジスタＴ１．Ｔ２が導通し、ラッチＬｊに格納さ
れたブロックＢｊにおける有効データレジスタ（つまり
、読出し一タレジスタ）を示す情報が信号ＴＡｏ。

ＴＡｏとして出力される。

そして、信号ＴＡ、ＴＡｏによりトランジスりＱ、Ｑ’
　の一方が導通、他方が非導通となり、いずれかのデー
タレジスタ３２（３２′　）の情報がＩ１０スイッチ９
（９’）、トランジスタＱ（Ｑ′　）を介して出力バッ
ファ８に与えられ、高速にデータ出力り。１．を得る。

このように、各ブロック８１〜Ｂ１６における有効デー
タレジスタ３２．３２’　の情報を予めキャッシュミス
時等でラッチデータし１〜Ｌ１６に格納し、この情報を
列アドレスの一部ＯＡ６〜ＣＡ９をテーブルデコーダ３
７ｂにデコードすることで取出すことができるため、マ
ルチブレクスアドレスＭ　Ａ　Ｊ：り列アドレスＣＡｔ
、か供給されない高速アクセス動作を行うキャツシュヒ
ツト時において、行アドレスの一部ＲＡｏを別途に外部
端子に入力する必要はない。

つまり、第６図（ａ）に示すように各メモリセルアレイ
５，５′の各ブロック８１〜Ｂ４（説明の都合上４ブロ
ツク）に対し、選択された行アドレスの情報がデータレ
ジスタ３２．３２’　に格納されるが、各ブロックにお
いては１つのデータレジスタのみ有効（図中○印）とし
、他は無効（図中×印）とすることで、同図（ｂ）に示
すように１つのデータレジスタ３２を２つのメモリセル
アレイ５．５′が共有することと等価になる。

なお、第４図、第５図で示した実施例では、メモリセル
アレイ２分割で述べたがデータレジスタ選択回路３７内
の各テーブルラッチＬ１〜Ｌ１６の格納ビット数を２．
３．４・・・とすることで、メモリセルアレイ５の分割
数を４．８．１６・・・と増やすことができ、１Ｍ×１
ビット構成（分割数４）以上のＤＲＡＭにも充分適用す
ることができる。

また、第５図で示した実施例ではメモリの読出し、書込
みに関係なく、信号ＲＡＳ、信号ＣＡＳ。

信号ＣＨに従いキャッシュ制御を行っていたが、第７図
に示すように古込み信号ＷＥを新たに入力信号として加
えたアンドゲートＧ２の出力を信号ＤＴに設定すること
で、閤込み時（ＷＥ＝”Ｌ”）は、信ｆ”３ＣＨの“Ｈ
°′、“Ｌ”にかかわらず、全ブロックデコーダ３４を
活性化しない、つまり全トランスファゲート３１を非導
通とするような切り換えを実現することもできる。勿論
他の組合せも同様に実現可能である。

また、これらの実施例ではメモリセルアレイ５を４，１
６ブロツク８１〜Ｂ４．８１〜８１６構成（エントリー
数４．１６）としたが、ブロックの分割数は適当に増減
することは勿論可能である。

〔発明の効果〕

以上説明したように、この発明によれば各メモリセルア
レイに設けられたデータレジスタはセンスアンプ内の予
め定められた各ブロックの情報を各々取り込むことがで
き、ブロック単位に情報がエントリーできるため、キャ
ツシュヒツト率を向上させることができる。さらに、デ
ータレジスタ選択手段により、キャツシュヒツト時に選
択されたブロックにおける読出しデータレジスタを列ア
ドレスの一部に基づき選択するため、メモリセルアレイ
を分割しても新たな外部入力端子を増設する必要はない
。

【図面の簡単な説明】

第１図は理想的なりヤッシュ機能を有するメモリシステ
ムにおけるＤＲＡＭ素子の構成説明図、第２図は第１図
のＤＲＡＭ素子の詳細な構成説明図、第３図は第１図、
第２図で示したキャッシュ機能を有するメモリシステム
のブロック構成図、第４図はこの発明の一実施例である
キャッシュ機能を有するメモリシステムにおけるＤＲＡ
Ｍ素子の構成説明図、第５図は第４図のデータレジスタ
選択回路の詳細を示す回路構成図、第６図はデータレジ
スタの有効、無効の状態を示す詳細説明図、第７図はデ
ータトランスファ信号ＤＴの他の発生方法を示す回路図
、第８図はＤＲＡＭにおける高速アクセス機能を示した
波形図、第９図は従来のキャッシュ機能を有するメモリ
システムにおけるＤＲＡＭ素子の構成説明図、第１０図
は従来のキャッシュ機能を有するメモリシステムのブロ
ック構成図、第１１図は従来のキャッシュ動作を示す波
形図である。 図において、５．５’　はメモリセルアレイ、６゜６′
はセンスアンプ、２２ａ〜２２ｄはラッチ、２４はコン
パレータ、３１．３１’　はトランスファゲート、３２
．３２’　はデータレジスタ、３４゜３４′はブロック
デコーダ、３６はセレクタ、３７はデータレジスタ選択
回路、３７ａはトランスファ回路、３７ｂはテーブルデ
コータ、し１〜Ｌ１６はテーブルラッチである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）行および列状に配列されて各々が情報を記憶する
   メモリセルからなる行単位に分割された複数のメモリセ
   ルアレイに対し、行アドレスおよび列アドレスを指定す
   ることで前記メモリセルより情報を取り出す半導体記憶
   装置であって、各メモリセルアレイに設けられ、行アド
   レス指定された１行分のメモリセルの情報を検知し格納
   するセンスアンプと、 同じく各メモリセルアレイに設けられ、前記センスアン
   プ内の予め定められたブロック単位に情報を各々取り込
   む複数のデータレジスタと、前記データレジスタあるい
   は前記メモリセルアレイのいずれにアクセスするかを選
   択するスイッチ手段と、 いずれのブロックにアクセスするかを選択するブロック
   デコーダと、 キャッシュヒット時は列アドレスの少なくとも一部に基
   づき前記ブロックデコーダにより選択されたブロックに
   おけるいずれのデータレジスタより読出すかを選択する
   データレジスタ選択手段とを備えた半導体記憶装置。