JPH07153260A

JPH07153260A - 半導体記憶装置

Info

Publication number: JPH07153260A
Application number: JP6206716A
Authority: JP
Inventors: Hideto Hidaka; 秀人日高; Kazuyasu Fujishima; 一康藤島; Yoshio Matsuda; 吉雄松田; Mikio Asakura; 幹雄朝倉
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-08-31
Filing date: 1994-08-31
Publication date: 1995-06-16
Anticipated expiration: 2013-02-04
Also published as: JP2708378B2

Abstract

(57)【要約】【目的】キャッシュヒット率を向上させた簡易キャッ
シュシステムを有する半導体記憶装置を得る。【構成】メモリセルアレイ５をブロックＢ１〜Ｂ４と
４分割し、センスアンプ６，Ｉ／Ｏスイッチ９間にブロ
ックＢ１〜Ｂ４に対応して、トランスファゲート３１
（３１ａ〜３１ｄ）と、データレジスタ３２（３２ａ〜
３２ｄ）とを挿入する。トランスファゲート３１及びデ
ータレジスタ３２は、ブロック単位に、メモリセルアレ
イ５の各ブロックにおける列数と同数個設けられ、トラ
ンスファゲート３１は、ブロックデコーダ３４により制
御線Ｌ１を介して各々が制御されるため、その導通・非
導通により、メモリセルアレイ５のデータをブロック単
位で、センスアンプ６を介して対応のデータレジスタ３
２へ転送するか否かが決定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、主としてキャッシュ
メモリを内部に有する半導体記憶装置に関する。

【０００２】

【従来の技術】従来、コンピュータシステムのコストパ
フォーマンスを向上させるため、低速だが低コストで大
容量なダイナミックＲＡＭ（ＤＲＡＭ）をメインメモリ
に使用し、このメインメモリとＣＰＵ間に高速なバッフ
ァとして、小容量の高速メモリを設けることが、よく行
われていた。上記した高速バッファはキャッシュメモリ
と呼ばれ、ＣＰＵが必要としそうなデータのブロックを
メインメモリからコピーし、保持している。ＣＰＵがア
クセスするアドレスのデータがキャッシュメモリ内に存
在する時（キャッシュヒット）、ＣＰＵは必要とするデ
ータをキュッシュメモリより取り込む。一方、ＣＰＵが
アクセスするアドレスのデータがキャッシュメモリ内に
存在しない時（キャッシュミス）、ＣＰＵは低速なメイ
ンメモリ（ＤＲＡＭ）より、必要とするデータを取込
む。

【０００３】上記したキャッシュメモリシステムをメモ
リシステムに組み込むには、高価な高速メモリを必要と
するのでコストを重視する小型のコンピュータシステム
では使用することができなかった。そこで、ＤＲＡＭの
有しているページモード，スタティックコラムモード等
の高速アクセス機能を利用し、簡易なキャッシュシステ
ムを構成していた。

【０００４】以下、図６の波形図を参照して、ページモ
ード，スタティックコラムモードの説明を行う。同図に
おいて(a) は通常のＤＲＡＭのサイクル、(b）はページ
モードサイクル、(c) はスタティックコラムモードサイ
クルである。

【０００５】同図(a) に示すように、通常サイクルで
は、信号バーＲＡＳ(Row Address Strobe)の降下エッジ
でマルチプレクスアドレス信号ＭＡより行アドレス (R
ow Address) ＲＡをＤＲＡＭ内に取込み、信号バーＣＡ
Ｓ (Columm Address Strobe)の降下エッジでマルチプレ
クスアドレス信号ＭＡより列アドレス(Columm Address)
ＣＡをＤＲＡＭ内に取り込む。そして、行アドレスＲ
Ａ，列アドレスＣＡにより選択されたメモリセルのデー
タをデータ出力Ｄ_out として得る。通常サイクルは上記
したサイクルでデータを読み出すため、アクセス時間と
しては信号バーＲＡＳの降下エッジ時からデータ出力Ｄ
_out が有効になるまでの時間ｔ_RAC （ＲＡＳアクセスタ
イム）を要する。このアクセス時間ｔ_RAC は、通常１０
０ｎｓ程度である。なお、ｔ_RPは信号バーＲＡＳのプリ
チャージ時間、ｔ_C はサイクル時間であり、通常ｔ_C ＝
２００ｎｓ程度である。

【０００６】同図(b) に示すように、ページモードサイ
クルでは同一行アドレスＲＡ上で複数の列アドレスＣＡ
でデータの読出しが行える。従って、アクセス時間は信
号バーＣＡＳの降下エッジ時からデータ出力Ｄ_out が有
効になるまでの時間ｔ_CAC （ＣＡＳアクセスタイム）と
なり、通常サイクルでのアクセス時間ｔ_RAC の半分程度
の時間となり、通常５０ｎｓ程度である。なお、ｔ_CPは
信号バーＣＡＳのプリチャージ時間、ｔ_PCはサイクル時
間である。

【０００７】同図(c) に示すように、スタティックコラ
ムモードではページモードの信号バーＣＡＳの立下りエ
ッジを不要にし、列アドレスＣＡをあたかもスタティッ
クＲＡＭのように動作させている。従ってアクセス時間
はマルチプレクスアドレスＭＡ変化時からデータ出力Ｄ
_out が有効になるまでの時間ｔ_AA（アドレスアクセス
タイム）となり、ｔ_CAC 同様通常サイクルでのアクセス
時間ｔ_RAC の半分程度となり、通常５０ｎｓ程度であ
る。

【０００８】図７は、ページモードあるいはスタティッ
クコラムモードが可能な従来のＤＲＡＭ素子の基本構成
を示す構成ブロック図である。

【０００９】同図に示すように、行アドレスバッファ
１，列アドレスバッファ２がマルチプレクスアドレス信
号ＭＡより各々行アドレスＲＡ，列アドレスＣＡを取込
んでいる。そして信号バーＲＡＳの降下エッジが行アド
レスバッファ１に入力されると、行アドレスＲＡが行デ
コーダ３へ送られ、次段のワードドライバ４を駆動する
ことで、行アドレスＲＡにより選択されたメモリセルア
レイ５内の１本のワード線（図示せず）を活性化する。

【００１０】そして、活性化されたワード線に接続され
た全メモリセルのデータが、メモリセルアレイ５内の全
ビット線（図示せず）を介してセンスアンプ６へ送られ
る。センスアンプ６は得られたデータを検知し、増幅す
る。したがって、この時点で指定された行アドレスＲＡ
一行分のデータがセンスアンプ６にラッチされている。
以降、行アドレスＲＡが同一のデータをアクセスする場
合は、前述したページモード，スタティックコラムモー
ドが利用できる。

【００１１】つまり、ページモードでは、信号バーＣＡ
Ｓの降下エッジが列アドレスバッファ２に入力される
と、列アドレスＣＡが列デコーダ７に送られ、センスア
ンプ６に格納されているデータ群のいずれかを有効にす
ることで、出力バッファ８を介してデータ出力Ｄ_out を
得る。スタティックコラムモードの場合も起動をマルチ
プレクスアドレスＭＡの変化による点を除き同様の動作
を行う。なお、９はデータの入出力を制御するＩ／Ｏス
イッチ、１０は入力バッファ、Ｄ_inはデータ入力であ
る。

【００１２】図８はページモード（あるいはスタティッ
クコラムモード）を利用した簡易キャッシュシステムを
有する従来のメモリシステムのブロック構成図である。
同図に示すように、このメモリシステムは８個の１Ｍ×
１構成のＤＲＡＭ素子１１〜１８を使用し構成した１Ｍ
バイトのメモリシステムである。従ってアドレス線は２
０本（２20＝１０４８５７６＝１Ｍ）必要とするが、実
際上はアドレスマルチプレクサ２１より行アドレスＲＡ
（１０ビット），列アドレスＣＡ（１０ビット）に分け
たマルチプレクスアドレス信号ＭＡが送られる１０本の
アドレス線が各々のＤＲＡＭ素子１１〜１８に接続され
ている。

【００１３】図９は、図８で示したメモリシステムのキ
ャッシュ動作を示した波形図である。以下、図９および
図７を参照しつつ図８のメモリシステムの動作を説明す
る。なお、ラッチ２２には、既に直前にアクセスされた
行アドレスＲＡ１がラッチされており、センスアンプ６
内には行アドレスＲＡ１の全データが既にラッチされて
いるとする。

【００１４】このような状態で、図示しないＣＰＵが必
要とするデータの２０ビットのアドレス信号Ａ_d をアド
レスジェネレータ２３より発生する。このアドレス信号
Ａ_dから行アドレスＲＡ２がコンパレータ２４に入力さ
れ、コンパレータ２４はこの行アドレスＲＡ２とラッチ
２２に格納されている行アドレスＲＡ１との比較を行
い、ＲＡ１＝ＲＡ２であれば、センスアンプ６に保持し
ているデータ群にアクセスされた（キャッシュヒット）
ことになり、コンパレータ２４は活性化した（“Ｈ”レ
ベル）キャッシュヒット信号ＣＨ(Cache Hit) をステー
トマシン２５に送る。活性化した信号ＣＨを受けたステ
ートマシン２５は信号バーＲＡＳを“Ｌ”レベルに保っ
たまま、信号バーＣＡＳをトグルする（立ち上げた後に
立ち下げる）ページモード制御を行い、アドレスマルチ
プレクサ２１はＤＲＡＭ素子１１〜１８にマルチプレク
スアドレスＭＡとして、列アドレスＣＡを供給し、各Ｄ
ＲＡＭ素子１１〜１８のセンスアンプ６に格納されたデ
ータ群より、列デコーダ７により選択されたデータを取
り出す。このようにキャッシュヒットした場合、ＤＲＡ
Ｍ素子１１〜１８から高速なアクセス時間ｔ_CAC で、出
力データＤ_out が得られる。

【００１５】一方、コンパレータ２４において、ＲＡ１
≠ＲＡ２が判定されると、センスアンプ６に保持してい
るデータ群以外にアクセスされた（キャッシュミス）こ
とになり、コンパレータ２４はステートマシン２５に非
活性（“Ｌ”レベル）の信号ＣＨを発生する。この時、
ステートマシン２５は信号バーＲＡＳ，バーＣＡＳの順
にトグルする通常サイクルのＤＲＡＭ素子１１〜１８の
制御を行い、アドレスマルチプレクサ２１は行アドレス
ＲＡ２，列アドレスＣＡの順にマルチプレクスアドレス
ＭＡをＤＲＡＭ素子１１〜１８に供給する。このように
キャッシュミスした場合、信号バーＲＡＳを図９に示す
ようにプリチャージし、さらにＤＲＡＭ素子１１〜１８
から低速なアクセス時間ｔ_RAC で出力データＤ_out が得
られることになる。このため、ステートマシン２５はウ
ェイト信号Ｗait を発生し、ＣＰＵに待機をかける。ま
た、ラッチ２２はコンパレータ２４より活性化されない
キャッシュヒット信号ＣＨを受けると新しい行アドレス
ＲＡ２を保持する。

【００１６】

【発明が解決しようとする課題】従来の簡易キャッシュ
システムは以上のようにセンスアンプ６によりラッチす
る形式で構成されているので、エントリー数は１であ
る。従って、同じ行アドレスＲＡに連続してアクセスす
る場合のみにキャッシュヒットとなるため、例えば連続
する２つの行アドレスにまたがったプログラムルーチン
が繰り返し実行される場合などには、必ずキャッシュミ
スが生じてしまうことになり、キャッシュヒット率が低
いという問題点があった。

【００１７】この発明は、上記した問題点を解決するた
めになされたもので、キャッシュヒット率を向上させた
簡易キャッシュシステムを有する半導体記憶装置を得る
ことを目的とする。

【００１８】

【課題を解決するための手段】この発明に係る請求項１
記載の半導体記憶装置は、複数行及び複数列に配列さ
れ、各々が１つのトランジスタ素子と１つのキャパシタ
素子とによって構成され、情報を記憶する複数のメモリ
セルと、複数行に配置され、それぞれが対応した行に配
置された複数のメモリセルが接続される複数のワード線
と、複数列に配置され、それぞれが対応した列に配置さ
れた複数のメモリセルが接続される、並行に配置された
複数のビット線対と、複数列に配置され、対応した列の
ビット線対に接続され、対応した列のビット線対に現れ
た電位差を感知・増幅する複数のセンスアンプとを有
し、複数列単位の複数のブロックに分割されたメインメ
モリと、データを出力するためのデータ出力線と、それ
ぞれが、前記メインメモリの各ブロックに対応して設け
られ、前記メインメモリの対応したブロックから読み出
された情報を前記データ出力線に出力するか否かを行う
複数の回路と、これら複数の回路の隣接した回路間に位
置する境界領域に配置され、前記回路と接続される配線
とを備えて構成される。

【００１９】また、請求項２記載の半導体記憶装置のよ
うに、前記複数の回路のそれぞれは、キャッシュメモリ
の各ブロックと、このキャッシュメモリの各ブロックに
対応して設けられた転送手段の各転送部とを有し、前記
キャッシュメモリの各ブロックは、前記メインメモリの
各ブロックにおける複数列と同数の複数列に配置された
記憶素子を有し、前記メインメモリからブロック単位で
読み出された情報をブロック単位で記憶し、前記キャッ
シュメモリの各転送部は、前記メインメモリの各ブロッ
クと前記キャッシュメモリの各ブロックとの間に配置さ
れ、前記メインメモリからブロック単位で読み出された
情報をブロック単位で前記キャッシュメモリの複数の記
憶素子に転送するための複数のトランスファーゲートを
有して構成してもよい。

【００２０】さらに、請求項３記載の半導体記憶装置の
ように、前記複数のトランスファーゲートは、読み出さ
れたデータを選択的に出力するためのデータ出力線とキ
ャッシュメモリの列を選択するためのキャッシュメモリ
用列デコーダとの間に配置されたブロックデコーダによ
って導通・非導通状態を制御されるようにしてもよい。

【００２１】また、請求項４記載の半導体記憶装置の前
記回路に接続される配線は、ブロックデコーダから前記
複数のトランスファーゲートを制御するための制御線で
ある。

【００２２】また、請求項５記載の半導体記憶装置の前
記複数の回路のそれぞれは、前記メインメモリの対応し
たブロックの複数のビット線対に現れたデータを選択的
にデータ出力線に転送するための回路である。

【００２３】

【作用】この発明における請求項１記載の半導体記憶装
置の複数の回路は、それぞれが、メインメモリの各ブロ
ックに対応して設けられ、メインメモリの対応したブロ
ックから読み出された情報をデータ出力線に出力するか
否かを行うため、各ブロックからの情報を選択的にデー
タ出力線に出力することができる。

【００２４】また、請求項２記載の半導体記憶装置の複
数の回路は、それぞれキャッシュメモリの各ブロック
と、このキャッシュメモリの各ブロックに対応して設け
られた転送手段の各転送部とを有しているため、メイン
メモリの情報をブロック単位にキャッシュメモリに独立
して格納することができる。

【００２５】また、請求項３記載の半導体記憶装置は、
データ出力線とキャッシュメモリ用列デコーダとの間に
配置されたブロックデコーダにより、複数のトランスフ
ァゲートの導通・非導通状態を制御することにより、メ
インメモリとキャッシュメモリとのブロック単位の転送
を制御することができる。

【００２６】さらに、請求項４記載の半導体記憶装置
は、上記回路に接続される配線は、ブロックデコーダか
ら複数のトランスファーゲートを制御するための制御線
として用いられる。

【００２７】したがって、上記制御線は複数の回路の隣
接した回路間に位置する境界領域に配置されるため、制
御線形成領域を必要最小限に抑えることができる。

【００２８】また、請求項５記載の半導体記憶装置の複
数の回路はそれぞれ、メインメモリの対応したブロック
の複数のビット線対に現れたデータを選択的にデータ出
力線に転送するための回路であるため、各ブロックの複
数のビット線対に現れたデータを選択的にデータ出力線
に出力することができる。

【００２９】

【実施例】ＤＲＡＭの外部制御信号バーＲＡＳ（行アド
レスストローブ）は立下りエッジで、通常のＤＲＡＭ読
出し及び書込みのスタート信号としての役割をしてい
る。しかしながら、図６(b),(c) に示したようにページ
モードサイクル，スタティックコラムサイクルでは何の
役割も行っておらず、信号バーＲＡＳはこの間必ずしも
“Ｌ”レベルを維持し続ける必要はない。

【００３０】そこで信号バーＲＡＳをページモードサイ
クル及びスタティックコラムサイクルでは以下のように
定義する。

【００３１】信号バーＲＡＳ“Ｈ”レベル＝キャッシュヒット信号バーＲＡＳ“Ｌ”レベル＝キャッシュミス図１はこの発明の一実施例であるキャッシュ機能を有す
るメモリシステムのＤＲＡＭ素子の基本構成を示すブロ
ック構成図である。同図において１〜４，８〜１０及び
バーＣＡＳ，ＭＡ，ＲＡ，ＣＡは従来と同じであるので
説明は省略し、以下従来と異なる点について述べる。

【００３２】同図に示すようにメモリセルアレイ５をブ
ロックＢ１〜Ｂ４と４分割して使用するため、センスア
ンプ６，Ｉ／Ｏスイッチ９間にブロックＢ１〜Ｂ４に対
応して、転送手段であるトランスファゲート３１（３１
ａ〜３１ｄ）と、キャッシュメモリであるデータレジス
タ３２（３２ａ〜３２ｄ）とを挿入している。

【００３３】トランスファゲート３１及びデータレジス
タ３２は、ブロック（Ｂ１〜Ｂ４）単位に、メモリセル
アレイ５の各ブロックにおける列数と同数個設けられ、
データレジスタ３２は、インバータＧ３をループ接続す
ることにより、スタティック記憶素子を構成する。

【００３４】トランスファゲート３１は、図２の詳細ブ
ロック構成図に示すように、ブロックデコーダ３４によ
り制御線Ｌ１を介して各々が制御されるため、その導通
・非導通により、メモリセルアレイ５のデータをブロッ
ク（Ｂ１〜Ｂ４）単位で、センスアンプ６を介して対応
のデータレジスタ３２ａ〜３２ｄへ転送が可能となる。

【００３５】制御線Ｌ１は、ブロックデコーダ３４から
ブロック単位に各ブロックの境界の領域上に配置され、
対応のブロックのトランスファゲート３１に接続され
る。

【００３６】ブロックデコーダ３４ａ〜３４ｄは、各々
列アドレスＣＡの上位２ビットと信号バーＲＡＳの反転
信号を入力信号とするアンドゲートＧ１によりその活性
化が制御される。つまり、信号バーＲＡＳが“Ｌ”レベ
ルで、列アドレスＣＡの上位２ビットで選択されたブロ
ックデコーダ３４ａ〜３４ｄのいずれかが活性化し、信
号バーＲＡＳが“Ｈ”レベルでは、どのブロックデコー
ダ３４ａ〜３４ｄも活性化しない。またブロックデコー
ダ３４ａ〜３４ｄのいずれかが活性化すると対応するト
ランスファゲート３１ａ〜３１ｄが導通する。

【００３７】一方、列デコーダ７は列アドレスＣＡを入
力信号とし、Ｉ／Ｏスイッチ９のいずれか１つを有効に
して、データ入出力線であるＩ／ＯバスＩ／Ｏとデ―タ
レジスタ３２とを選択的に接続する。つまり、列デコー
タ７はデ―タレジスタ３２の列を選択するキャッシュメ
モリ用列デコーダを兼ねている。

【００３８】図３はこの発明の一実施例であるキャッシ
ュ機能を有するメモリシステムを示したブロック構成図
である。同図に示すように、従来と異なり、４つのラッ
チ２２ａ〜２２ｄを設けている。また、これらのラッチ
２２ａ〜２２ｄの選択手段としてセレクタ３６が設けら
れており、セレクタ３６はアドレス信号Ａ_d より行アド
レスＲＡの全ビットと列アドレスＣＡの上位２ビットを
入力信号とし、列アドレスＣＡの上位２ビットに基づき
コンパレータ２４と比較すべきラッチ２２ａ〜２２ｄの
いずれかを選択し、コンパレータ２４の出力であるキャ
ッシュヒット信号ＣＨが非活性であるキャッシュミス時
には、行アドレスＲＡの値を選択されたラッチ２２ａ〜
２２ｄのいずれかに保持させる働きを有している。

【００３９】以下、図４のキャッシュヒット，キャッシ
ュミス時の波形図を参照しつつ、図１，図２で示したこ
の発明の一実施例であるメモリシステムの動作を説明す
る。なお、ラッチ２２ａ〜２２ｄには、既に各ブロック
Ｂ１〜Ｂ４において直前にアクセスされた行アドレスＲ
Ａ１ａ〜ＲＡ１ｄが各々ラッチされており、データレジ
スタ３２ａ〜３２ｄにはその時のブロックＢ１〜Ｂ４ご
との全データが既にラッチされているとする。

【００４０】このような状態で、図示しないＣＰＵが必
要とする２０ビットのアドレス信号Ａ_d をアドレスジェ
ネレータ２３より発生する。このアドレス信号Ａ_d から
行アドレスＲＡ２がコンパレータ２４に入力される。一
方、アドレス信号Ａ_d の列アドレスＣＡの上位２ビット
がセレクタ３６に入力されると、セレクタ３６は選択さ
れたブロックＢ１〜Ｂ４に該当するラッチ２２ａ〜２２
ｄのいずれかのみを有効にする。ここで、説明の都合上
ブロックＢ２、つまりラッチ２２ｂが選択されたとする
と、コンパレータ２４は入力された行アドレスＲＡ２と
ラッチ２２ｂに格納されている行アドレスＲＡ１ｂとの
比較を行い、ＲＡ１ｂ＝ＲＡ２であれば、キャッシュヒ
ットとみなし、活性化した（“Ｈ”レベルの）キャッシ
ュヒット信号ＣＨをステートマシン２５に送る。そし
て、活性化したキャッシュヒット信号ＣＨを受けたステ
ートマシン２５は“Ｈ”レベルの信号バーＲＡＳを各Ｄ
ＲＡＭ素子１１〜１８に送る。

【００４１】この時、信号バーＲＡＳは“Ｈ”レベルと
なるため、全てのブロックデコーダ３４は活性化せず、
全トランスファゲート３１は導通せず、全データレジス
タ３２とセンスアンプ６間は電気的に遮断されている。

【００４２】一方、ステートマシン２５は信号バーＲＡ
Ｓを“Ｈ”レベルに保ったまま、信号バーＣＡＳをトグ
ルするページモード制御を行ない、アドレスマルチプレ
クサ２１はＤＲＡＭ素子１１〜１８にマルチプレクスア
ドレスＭＡとして列アドレスＣＡを供給し、各ＤＲＡＭ
素子１１〜１８のデータレジスタ３２ｂに格納されたデ
ータ群より列デコーダ７により選択されたデータをＩ／
Ｏスイッチ９を介して取り出す。このようにしてキャッ
シュヒットした場合、ＤＲＡＭ素子１１〜１８から高速
なアクセス時間ｔ_CAC で出力データＤ_out が得られる。

【００４３】また、コンパレータ２４においてＲＡ１≠
ＲＡ２が判定されると、キャッシュミスとみなし、非活
性（“Ｌ”レベル）のキャッシュヒット信号ＣＨをステ
ートマシン２５及びセレクタ３６に送る。そして、非活
性のキャッシュヒット信号ＣＨを受けたステートマシン
２５は“Ｌ”レベルの信号バーＲＡＳを各ＤＲＡＭ素子
１１〜１８に送る。

【００４４】この時、信号バーＲＡＳは“Ｌ”レベルと
なるため、ブロックデコーダ３４ｂのみ活性化され、ト
ランスファゲート３１ｂは導通し、データレジスタ３２
ｂとセンスアンプ６間は電気的に接続される。なお、他
のデータレジスタ３２ａ，３２ｃ，３２ｄとセンスアン
プ６間は電気的に遮断されたままである。

【００４５】一方、信号バーＲＡＳを送ったステートマ
シン２５は、次に信号バーＣＡＳを立下げるサイクルで
ＤＲＡＭ素子１１〜１８の制御を行い、アドレスマルチ
プレクサ２１は行アドレスＲＡ２，列アドレスＣＡの順
にマルチプレクスアドレスＭＡをＤＲＡＭ素子１１〜１
８に供給する。そして、メモリセルアレイ５よりセンス
アンプ６，トランスファゲート３１ｂ及びデータレジス
タ３２ｂ，Ｉ／Ｏスイッチ９及び出力バッファ８を介し
て、列デコーダ７より選択されたデータを出力データＤ
_out として読み出す。このようにキャッシュミス時に
は、ＤＲＡＭ素子１１〜１８から低速なアクセス時間ｔ
_RAC で出力データＤ_out が得られることになる。このた
め、ステートマシン２５はウェイト信号Ｗait を発生
し、ＣＰＵに待機をかける。また、セレクタ３６により
選択されたラッチ２２ｂには、新しい行アドレスＲＡ２
が保持される。（他のラッチ２２ａ，２２ｃ，２２ｄ内
の値は変化しない。）このように、キャッシュヒット，
キャッシュミス時におけるＤＲＡＭ素子１１〜１８のメ
モリ管理をブロックＢ１〜Ｂ４単位で行えるようにした
ため、各ブロックＢ１〜Ｂ４各々が独立して行アドレス
に対するデータ群をデータレジスタ３２に格納すること
ができるので、エントリー数は４である。すなわち、メ
モリセルアレイ５の各ブロックに対応して、キャッシュ
メモリとなるデ―タレジスタ３２、トランスファゲ―ト
３１とを設け、トランスファゲ―ト３１の導通・非導通
をブロックデコ―ダ３４を用いて行うことにより、メイ
ンメモリの情報をブロック単位にキャッシュメモリに独
立して格納することができる。

【００４６】その結果、連続する２つの行アドレスにま
たがったプログラムルーチンが繰り返し実行される場合
などにも対応することができ、キャッシュヒット率は向
上する。

【００４７】また、ブロックデコ―ダ３４により、メイ
ンメモリの対応したブロックから読み出された情報をＩ
／ＯバスＩ／Ｏに出力するか否かを行うため、各ブロッ
クからの情報を選択的にＩ／ＯバスＩ／Ｏに出力するこ
とができる。

【００４８】その結果、Ｉ／ＯバスＩ／Ｏをメインメモ
リの各ブロックで共有できるため、データ出力線の有効
利用を図ることができる。

【００４９】また、制御線Ｌ１はＩ／Ｏスイッチ９及び
デ―タレジスタ３２のブロック間の境界領域に配置され
るため、制御線Ｌ１の形成領域を必要最小限に抑えるこ
とができるため、制御線Ｌ１を設けることにより半導体
記憶装置の集積度が損なわれることはない。

【００５０】さらに、通常のＤＲＡＭ素子には必ず接続
される信号バーＲＡＳをキャッシュヒット，キャッシュ
ミスの判定に用いることで、別の外部制御信号を特に増
設する必要もなく、外部端子数が増加することはない。

【００５１】なお、図１で示した実施例ではメモリの読
出し，書込みに関係なく、信号バーＲＡＳに従いキャッ
シュ制御を行っていたが、図５に示すように信号バーＲ
ＡＳと書込み信号バーＷＥの反転信号を入力信号とした
オアゲートＧ２の出力の反転信号をアンドゲートＧ１に
入力するように設定することで、書込み時（バーＷＥ＝
“Ｌ”）は、信号バーＲＡＳの“Ｈ”，“Ｌ”にかかわ
らず、全ブロックデコーダ３４を活性化しない、つまり
全トランスファゲート３１を非導通とするような切り換
えを実現することもできる。勿論他の組合せも同様に実
現可能である。

【００５２】また、この実施例ではメモリセルアレイ５
を４ブロックＢ１〜Ｂ４構成（エントリー数４）とした
が、ブロックの分割数は適当に増減することは勿論可能
である。

【００５３】

【発明の効果】以上説明したように、この発明における
請求項１記載の半導体記憶装置の複数の回路は、それぞ
れが、メインメモリの各ブロックに対応して設けられ、
メインメモリの対応したブロックから読み出された情報
をデータ出力線に出力するか否かを行うため、各ブロッ
クからの情報を選択的にデータ出力線に出力することが
できる。その結果、データ出力線をメインメモリの各
ブロックで共有できるため、データ出力線の有効利用を
図ることができる。加えて、複数の回路それぞれにメイ
ンメモリの各ブロックの情報の保持するキャッシュ機能
を持たせることにより、キャシュヒット率の高いキャッ
シュシステムを有する半導体記憶装置を実現することが
できる。

【００５４】また、請求項２記載の半導体記憶装置の複
数の回路は、それぞれキャッシュメモリの各ブロック
と、このキャッシュメモリの各ブロックに対応して設け
られた転送手段の各転送部とを有しているため、メイン
メモリの情報をブロック単位にキャッシュメモリに独立
して格納することができる。

【００５５】その結果、エントリー数をブロック数とし
たキャッシュ動作を行うことができるため、キャッシュ
ヒット率を向上させることができる。

【００５６】また、請求項３記載の半導体記憶装置は、
データ出力線とキャッシュメモリ用列デコーダとの間に
配置されたブロックデコーダにより、複数のトランスフ
ァゲートの導通・非導通状態を制御することにより、メ
インメモリとキャッシュメモリとのブロック単位の転送
を制御することができる。

【００５７】さらに、請求項４記載の半導体記憶装置
は、上記回路に接続される配線は、ブロックデコーダか
ら複数のトランスファーゲートを制御するための制御線
として用いられる。

【００５８】したがって、上記制御線は複数の回路の隣
接した回路間に位置する境界領域に配置されるため、制
御線形成領域を必要最小限に抑えることができ、その結
果、制御線生成により半導体記憶装置の集積度が損なわ
れることはない。

【００５９】また、請求項５記載の半導体記憶装置の複
数の回路はそれぞれ、メインメモリの対応したブロック
の複数のビット線対に現れたデータを選択的にデータ出
力線に転送するための回路であるため、各ブロックの複
数のビット線対に現れたデータを選択的にデータ出力線
に出力することができる。

【図面の簡単な説明】

【図１】この発明の一実施例であるキャッシュ機能を
有するメモリシステムにおけるＤＲＡＭ素子の構成説明
図である。

【図２】図１のＤＲＡＭ素子の詳細な構成説明図であ
る。

【図３】この発明の一実施例であるキャッシュ機能を
有するメモリシステムのブロック構成図である。

【図４】この発明の一実施例のキャッシュ動作を示す
波形図である。

【図５】この発明の他の実施例であるキャッシュ機能
を有するメモリシステムにおけるＤＲＡＭ素子の構成説
明図である。

【図６】ＤＲＡＭにおける高速アクセス機能を示した
波形図である。

【図７】従来のキャッシュ機能を有するメモリシステ
ムにおけるＤＲＡＭ素子の構成説明図である。

【図８】従来のキャッシュ機能を有するメモリシステ
ムのブロック構成図である。

【図９】従来のキャッシュ動作を示す波形図である。

【符号の説明】

５メモリセルアレイ、６センスアンプ、２２ａ〜２
２ｄラッチ、２４コンパレータ、３１ａ〜３１ｄト
ランスファゲート、３２ａ〜３２ｄデータレジスタ、
３４ａ〜３４ｄブロックデコーダ、３６セレクタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者朝倉幹雄伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内

Claims

【特許請求の範囲】

【請求項１】複数行及び複数列に配列され、各々が１
つのトランジスタ素子と１つのキャパシタ素子とによっ
て構成され、情報を記憶する複数のメモリセルと、複数
行に配置され、それぞれが対応した行に配置された複数
のメモリセルが接続される複数のワード線と、複数列に
配置され、それぞれが対応した列に配置された複数のメ
モリセルが接続される、並行に配置された複数のビット
線対と、複数列に配置され、対応した列のビット線対に
接続され、対応した列のビット線対に現れた電位差を感
知・増幅する複数のセンスアンプとを有し、複数列単位
の複数のブロックに分割されたメインメモリと、データを出力するためのデータ出力線と、それぞれが、前記メインメモリの各ブロックに対応して
設けられ、前記メインメモリの対応したブロックから読
み出された情報を前記データ出力線に出力するか否かを
行う複数の回路と、これら複数の回路の隣接した回路間に位置する境界領域
に配置され、前記回路と接続される配線とを備えた半導
体記憶装置。
【請求項２】前記複数の回路のそれぞれは、キャッシ
ュメモリの各ブロックと、このキャッシュメモリの各ブ
ロックに対応して設けられた転送手段の各転送部とを有
し、前記キャッシュメモリの各ブロックは、前記メインメモ
リの各ブロックにおける複数列と同数の複数列に配置さ
れた記憶素子を有し、前記メインメモリからブロック単
位で読み出された情報をブロック単位で記憶し、前記キャッシュメモリの各転送部は、前記メインメモリ
の各ブロックと前記キャッシュメモリの各ブロックとの
間に配置され、前記メインメモリからブロック単位で読
み出された情報をブロック単位で前記キャッシュメモリ
の複数の記憶素子に転送するための複数のトランスファ
ーゲートを有している請求項１記載の半導体記憶装置。
【請求項３】前記複数のトランスファーゲートは、読
み出されたデータを選択的に出力するためのデータ出力
線とキャッシュメモリの列を選択するためのキャッシュ
メモリ用列デコーダとの間に配置されたブロックデコー
ダによって導通・非導通状態を制御される請求項２記載
の半導体記憶装置。
【請求項４】前記回路に接続される配線は、ブロック
デコーダから前記複数のトランスファーゲートを制御す
るための制御線である請求項３記載の半導体記憶装置。
【請求項５】前記複数の回路のそれぞれは、前記メイ
ンメモリの対応したブロックの複数のビット線対に現れ
たデータを選択的にデータ出力線に転送するための回路
である請求項１記載の半導体記憶装置。