JP2647989B2 - 記憶装置 - Google Patents
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- JP2647989B2 JP2647989B2 JP2063020A JP6302090A JP2647989B2 JP 2647989 B2 JP2647989 B2 JP 2647989B2 JP 2063020 A JP2063020 A JP 2063020A JP 6302090 A JP6302090 A JP 6302090A JP 2647989 B2 JP2647989 B2 JP 2647989B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は記憶装置に関し、特に誤り訂正機能を有する
記憶装置に関する。
記憶装置に関する。
近年の記憶装置、特にPROMを内蔵した記憶装置に対し
ては、例えばこれが適用される自動車制御分野におい
て、使用されるデータに高信頼性が要求されている。し
かし一般にPROMの構造上から記憶データが消失する場合
があり、読出したデータに誤りが発生する事が起こる。
従って発生するデータの誤りビットを訂正する回路が必
要になっている。
ては、例えばこれが適用される自動車制御分野におい
て、使用されるデータに高信頼性が要求されている。し
かし一般にPROMの構造上から記憶データが消失する場合
があり、読出したデータに誤りが発生する事が起こる。
従って発生するデータの誤りビットを訂正する回路が必
要になっている。
第９図に従来の誤り訂正回路を内蔵した記憶装置のブ
ロック図を示す。アドレス信号A0〜A15は外部から入力
され、アドレスバッファ回路２を介して、データビット
セル部11,検査ビットセル部12B,Yデコーダ13B,Xデコー
ダ14Bを備えた記憶部1Bに入力される、リード信号▲
▼はロウレベル“0"の時記憶部1Bに対するデータの読
み出しを支持する。ライト信号▲▼はロウレベル
“0"の時記憶部1Bに対するデータ書込みを指示する。
ロック図を示す。アドレス信号A0〜A15は外部から入力
され、アドレスバッファ回路２を介して、データビット
セル部11,検査ビットセル部12B,Yデコーダ13B,Xデコー
ダ14Bを備えた記憶部1Bに入力される、リード信号▲
▼はロウレベル“0"の時記憶部1Bに対するデータの読
み出しを支持する。ライト信号▲▼はロウレベル
“0"の時記憶部1Bに対するデータ書込みを指示する。
データDTI,DTOはデータ入出力バッファ回路４を介し
て入出力され、このデータ入出力バッファ４はリード信
号▲▼が“0"の時出力バッファ回路として動作しデ
ータDTOを出力し、ライト信号▲▼が“0"の時入力
バッファ回路として動作しデータDTIを入力する。
て入出力され、このデータ入出力バッファ４はリード信
号▲▼が“0"の時出力バッファ回路として動作しデ
ータDTOを出力し、ライト信号▲▼が“0"の時入力
バッファ回路として動作しデータDTIを入力する。
次に、記憶部1Bへのデータの書込みについて説明す
る。
る。
アドレス信号A0〜A15はアドレスバッファ回路２を介
して記憶部1Bへ入力されＹデコーダ13B,Xデコーダ14Bに
よりデータビットセル部11のアドレスが指定される。ラ
イト信号▲▼を“0"にし外部からのデータDTIを入
力すると、データ入出力バッファ回路４を介して指定さ
れたアドレスにデータが書込まれる。
して記憶部1Bへ入力されＹデコーダ13B,Xデコーダ14Bに
よりデータビットセル部11のアドレスが指定される。ラ
イト信号▲▼を“0"にし外部からのデータDTIを入
力すると、データ入出力バッファ回路４を介して指定さ
れたアドレスにデータが書込まれる。
ここで、データDTI,DTOは８ビットとし、また記憶部1
Bは、データビットセル部11に対して、入力された８ビ
ット（１バイト）のデータDTIを４バイト（32ビット）
分、順次横方向に書込み、この４バイト分のデータに対
応する６ビットの検査ビット（いわゆるハミングコー
ド）がこれら４バイト分のデータの横の検査ビットセル
部12Bに自動的に書込まれる構成となっている。また、
これら４バイト分のデータと検査ビットは同時に読出せ
る構成となっている。
Bは、データビットセル部11に対して、入力された８ビ
ット（１バイト）のデータDTIを４バイト（32ビット）
分、順次横方向に書込み、この４バイト分のデータに対
応する６ビットの検査ビット（いわゆるハミングコー
ド）がこれら４バイト分のデータの横の検査ビットセル
部12Bに自動的に書込まれる構成となっている。また、
これら４バイト分のデータと検査ビットは同時に読出せ
る構成となっている。
次に、検査ビットの生成について説明する。
検査ビットの生成に使用するデータは記憶部1Bから一
度に読出せる４バイト分のデータ、つまり32ビットのデ
ータでこれをD0〜D31とすると、以下のような論理式を
用いて６ビットの検査ビットを生成する。検査ビットを
CC0〜CC5とすると、 CC0＝D0D5D6D10D13D15D17D21D22D23D27D28D29D31 ……（１） CC1＝D0D1D7D11D14D16D17D18D22D24D26D28D29D31 ……（２） CC2＝D1D2D6D8D12D15D17D18D19D23D25D27D29D30 ……（３） CC3＝D2D3D7D9D10D16D18D19D20D23D24D28D29D30 ……（４） CC4＝D3D4D8D11D13D15D19D20D21D24D25D26D30D31 ……（５） CC5＝D4D5D9D11D12D14D20D21D22D25D26D27D30D31 ……（６） となる。前述論理式における“”は排他的論理和を意
味する。
度に読出せる４バイト分のデータ、つまり32ビットのデ
ータでこれをD0〜D31とすると、以下のような論理式を
用いて６ビットの検査ビットを生成する。検査ビットを
CC0〜CC5とすると、 CC0＝D0D5D6D10D13D15D17D21D22D23D27D28D29D31 ……（１） CC1＝D0D1D7D11D14D16D17D18D22D24D26D28D29D31 ……（２） CC2＝D1D2D6D8D12D15D17D18D19D23D25D27D29D30 ……（３） CC3＝D2D3D7D9D10D16D18D19D20D23D24D28D29D30 ……（４） CC4＝D3D4D8D11D13D15D19D20D21D24D25D26D30D31 ……（５） CC5＝D4D5D9D11D12D14D20D21D22D25D26D27D30D31 ……（６） となる。前述論理式における“”は排他的論理和を意
味する。
この検査ビットは、排他的論理和ゲート（EXOR）を使
用することにより容易に生成することができ、４バイト
分のデータと共に外部から入力される。
用することにより容易に生成することができ、４バイト
分のデータと共に外部から入力される。
次に、記憶部1Bからのデータの出力について説明す
る。
る。
第10図は誤り訂正回路の詳細な回路図である。
記憶部1Bから読出された４バイト分のデータD0〜D31
と６ビットの検査ビットCC0〜CC5は誤り訂正回路５に入
力され、この入力された４バイト32ビットのデータD0〜
D31にビットの誤りが発生していた場合には検査ビットC
C0〜CC5によって訂正され、誤り訂正をした32ビットの
データCD0〜CD31を出力する。
と６ビットの検査ビットCC0〜CC5は誤り訂正回路５に入
力され、この入力された４バイト32ビットのデータD0〜
D31にビットの誤りが発生していた場合には検査ビットC
C0〜CC5によって訂正され、誤り訂正をした32ビットの
データCD0〜CD31を出力する。
次に、誤り訂正回路５の動作について説明する。
記憶部1Bから読出されたデータD0〜D31とその検査ビ
ットCC0〜CC5の合計38ビットのデータは、各線の交差部
の○（丸）印（接続点を意味する）を介して、EXORGE1
〜GE6に入力する。
ットCC0〜CC5の合計38ビットのデータは、各線の交差部
の○（丸）印（接続点を意味する）を介して、EXORGE1
〜GE6に入力する。
各EXORGE1〜GE6にはそれぞれ15ビットのデータが入力
され、これらの出力は例えばEXORGE1の出力は、D0D5
D6D10D13D15D17D21D22D23D27D28
D29D31CC0となる。
され、これらの出力は例えばEXORGE1の出力は、D0D5
D6D10D13D15D17D21D22D23D27D28
D29D31CC0となる。
EXORGE1〜GE6は入力されたデータD0〜D31と検査ビッ
トCC0〜CC5によってそれぞれのビットに対応するANDゲ
ートGA21〜GA52に誤りが発生したことを伝える。
トCC0〜CC5によってそれぞれのビットに対応するANDゲ
ートGA21〜GA52に誤りが発生したことを伝える。
ANDゲートGA21〜GA52にはEXORGE1〜GE6,インバータIV
10〜IV16の12出力のうち○印で示された６入力が入力さ
れ、例えば（ANDゲートGA21の出力）＝（GE1の出力）＊
（GE2の出力）＊（IV13の出力）＊（IV12の出力）＊（I
V11の出力）＊（IV10の出力）となる。この論理式にお
ける“＊”は論理積を表す。
10〜IV16の12出力のうち○印で示された６入力が入力さ
れ、例えば（ANDゲートGA21の出力）＝（GE1の出力）＊
（GE2の出力）＊（IV13の出力）＊（IV12の出力）＊（I
V11の出力）＊（IV10の出力）となる。この論理式にお
ける“＊”は論理積を表す。
これらANDゲートGA21〜GA52の出力は誤り訂正するEXO
RGE7〜GE38でデータの反転（つまり訂正）を行ない、誤
り訂正をしたデータCD0〜CD31として出力する。もちろ
ん誤りが発生していない場合は訂正は行なわれず、入力
されたデータD0〜D31がそのまま訂正されたデータCD0〜
CD31として出力される。
RGE7〜GE38でデータの反転（つまり訂正）を行ない、誤
り訂正をしたデータCD0〜CD31として出力する。もちろ
ん誤りが発生していない場合は訂正は行なわれず、入力
されたデータD0〜D31がそのまま訂正されたデータCD0〜
CD31として出力される。
例えば32ビットのデータD0〜D31として“00000000 00
000000 00000000 00000000"と検査ビットCC0〜CC5とし
て“000000"とが記憶部1Bに書込まれた場合を仮定す
る。記憶部1Bより読出されたデータD0〜D31が“1000000
0 00000000 00000000 00000000"のように０ビット目が
“1"に誤っていた場合に、EXORGE1,GE2がビット０に誤
りが発生したとしてANDゲートG21に伝えその出力が“1"
となる。EXORGE7は０ビットの“1"を“0"に反転（訂
正）してデータが出力され０ビットを訂正されたデータ
CD0〜CD31は“00000000 00000000 00000000 00000000"
として出力される。上述のような誤りが発生していない
場合は、EXORGE1,GE2が“0"のままでANDゲートGE7の出
力も“0"であるので、入力されたデータD0〜D31がその
ままデータCD0〜CD31として出力される。
000000 00000000 00000000"と検査ビットCC0〜CC5とし
て“000000"とが記憶部1Bに書込まれた場合を仮定す
る。記憶部1Bより読出されたデータD0〜D31が“1000000
0 00000000 00000000 00000000"のように０ビット目が
“1"に誤っていた場合に、EXORGE1,GE2がビット０に誤
りが発生したとしてANDゲートG21に伝えその出力が“1"
となる。EXORGE7は０ビットの“1"を“0"に反転（訂
正）してデータが出力され０ビットを訂正されたデータ
CD0〜CD31は“00000000 00000000 00000000 00000000"
として出力される。上述のような誤りが発生していない
場合は、EXORGE1,GE2が“0"のままでANDゲートGE7の出
力も“0"であるので、入力されたデータD0〜D31がその
ままデータCD0〜CD31として出力される。
出力されたデータCD0〜CD31はマルチプレクサ７に入
力されデータ入出力バッファ回路４を介して８ビットず
つ出力される。
力されデータ入出力バッファ回路４を介して８ビットず
つ出力される。
上述した従来の記憶装置は、４バイト分のデータをデ
ータビットセル部11に書込むと共にこれらデータの検査
ビットを検査ビットセル部12Bに書込み、これら４バイ
ト分のデータの検査ビットとにより誤り訂正を行う構成
となっているので、自動車制御等の高信頼性が要求され
る分野に対してはこの誤り訂正機能は必要であるが、特
に高信頼性が要求されない分野に対しては誤り訂正機能
は不要であり、この分野では検査ビットがないために検
査ビットセル部12Bが無用なものになってしまうという
欠点がある。
ータビットセル部11に書込むと共にこれらデータの検査
ビットを検査ビットセル部12Bに書込み、これら４バイ
ト分のデータの検査ビットとにより誤り訂正を行う構成
となっているので、自動車制御等の高信頼性が要求され
る分野に対してはこの誤り訂正機能は必要であるが、特
に高信頼性が要求されない分野に対しては誤り訂正機能
は不要であり、この分野では検査ビットがないために検
査ビットセル部12Bが無用なものになってしまうという
欠点がある。
本発明の目的は、誤り訂正機能が不要な分野で使用す
る場合でも記憶部の記憶領域を効率よく使用することが
できる記憶装置を提供することにある。
る場合でも記憶部の記憶領域を効率よく使用することが
できる記憶装置を提供することにある。
本発明の記憶装置は、データビットセル部及び検査ビ
ットセル部を備え、誤り訂正動作モードのとき、内部の
アドレス信号に従って、書込み動作時には入力される所
定ビット単位のデータを複数単位順次横方向に前記デー
タビットセル部へ書込むと共にこれら複数単位のデータ
に対する検査ビットを前記所定ビット単位のデータに続
く横方向に前記検査ビットセル部へ書込み、読出し動作
時には前記複数単位のデータ及び検査ビットを同時に読
出し、誤り訂正不要モードのとき、前記内部のアドレス
信号に従って、書込み動作時には入力される所定ビット
単位のデータを前記データビットセル部及び検査ビット
セル部へ書込み、読出し動作時には前記データビットセ
ル部の複数単位のデータを同時に、前記検査ビットセル
部のデータを所定の単位で読出す記憶部と、前記データ
ビットセル部から複数単位のデータと前記検査ビットセ
ル部からの検査ビットとを入力し前記データビットセル
部からの複数単位のデータに対し誤り訂正を行い出力す
る誤り訂正回路と、前記データビットセル部からの複数
単位のデータ、前記検査ビットセル部からの所定の単位
のデータ及び前記誤り訂正回路からの複数単位のデータ
を入力し、前記誤り訂正動作モードのときは前記誤り訂
正回路からの複数単位のデータを所定ビット単位ずつ順
次出力し、前記誤り訂正不要モードのときは前記データ
ビットセル部からの複数単位のデータ及び前記検査ビッ
トセル部からの所定の単位のデータを所定ビット単位ず
つ順次出力する出力データ切換回路と、外部からのアド
レス信号を入力し、前記誤り訂正モードのときはこの外
部からのアドレス信号をそのまま前記内部のアドレス信
号として出力し、前記誤り訂正不要モードのときは前記
データビットセル部を指定するアドレスでは前記外部か
らのアドレス信号をそのまま、前記検査ビットセル部を
指定するアドレスでは前記外部からのアドレス信号の構
成ビットを所定ビットづつシフトさせて前記データビッ
トセル部の最高アドレスに続く連続したアドレスで前記
検査ビットセル部のアドレスを順次縦方向に指定する前
記内部のアドレス信号として出力するアドレス切換回路
とを有している。
ットセル部を備え、誤り訂正動作モードのとき、内部の
アドレス信号に従って、書込み動作時には入力される所
定ビット単位のデータを複数単位順次横方向に前記デー
タビットセル部へ書込むと共にこれら複数単位のデータ
に対する検査ビットを前記所定ビット単位のデータに続
く横方向に前記検査ビットセル部へ書込み、読出し動作
時には前記複数単位のデータ及び検査ビットを同時に読
出し、誤り訂正不要モードのとき、前記内部のアドレス
信号に従って、書込み動作時には入力される所定ビット
単位のデータを前記データビットセル部及び検査ビット
セル部へ書込み、読出し動作時には前記データビットセ
ル部の複数単位のデータを同時に、前記検査ビットセル
部のデータを所定の単位で読出す記憶部と、前記データ
ビットセル部から複数単位のデータと前記検査ビットセ
ル部からの検査ビットとを入力し前記データビットセル
部からの複数単位のデータに対し誤り訂正を行い出力す
る誤り訂正回路と、前記データビットセル部からの複数
単位のデータ、前記検査ビットセル部からの所定の単位
のデータ及び前記誤り訂正回路からの複数単位のデータ
を入力し、前記誤り訂正動作モードのときは前記誤り訂
正回路からの複数単位のデータを所定ビット単位ずつ順
次出力し、前記誤り訂正不要モードのときは前記データ
ビットセル部からの複数単位のデータ及び前記検査ビッ
トセル部からの所定の単位のデータを所定ビット単位ず
つ順次出力する出力データ切換回路と、外部からのアド
レス信号を入力し、前記誤り訂正モードのときはこの外
部からのアドレス信号をそのまま前記内部のアドレス信
号として出力し、前記誤り訂正不要モードのときは前記
データビットセル部を指定するアドレスでは前記外部か
らのアドレス信号をそのまま、前記検査ビットセル部を
指定するアドレスでは前記外部からのアドレス信号の構
成ビットを所定ビットづつシフトさせて前記データビッ
トセル部の最高アドレスに続く連続したアドレスで前記
検査ビットセル部のアドレスを順次縦方向に指定する前
記内部のアドレス信号として出力するアドレス切換回路
とを有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示すブロック図であ
る。
る。
この実施例は、データビットセル部11,検査ビットセ
ル部12,Yデコーダ13,及びＸデコーダ14を備え、誤り訂
正動作モードのとき、内部のアドレス信号AD0〜AD15に
従って、書込み動作時には入力される８ビット単位（１
バイト）のデータを４バイト分順次データビットセル部
11へ書込むと共にこれら４バイト分のデータに対する６
ビットの検査ビットを検査ビットセル部12へ書込み、読
出し動作時には４バイト分のデータD0〜D31及び検査ビ
ットCC0〜CC7（CC6,CC7は空データ）を同時に読出し、
誤り訂正不要モードのとき、内部のアドレス信号AD0〜A
D15に従って、書込み動作時には入力される８ビット単
位のデータをデータビートセル部11及び検査ビットセル
部12へ書込み、読出し動作時にはデータビットセル部11
の４バイト分のデータを同時に、検査ビットセル部12の
データを８ビット単位で読出す記憶部１と、８ビット単
位で外部からのデータDTIを記憶部１へ伝達し、出力デ
ータ切換回路６からのデータDA0〜DA7を外部へ出力（DT
O）するデータ入出力バッファ回路４と、データビット
セル部11からの４バイト分のデータD0〜D31と検査ビッ
トセル部12からの検査ビットCC0〜CC7とを入力しデータ
D0〜D31に対し誤り訂正を行い出力する誤り訂正回路５
と、データビットセル部11からの４バイト分のデータD0
〜D31、検査ビットセル部12からの８ビット単位のデー
タ（CC0〜CC7）及び誤り訂正回路５からの４バイト分の
データCD0〜CD31を入力しモード選択信号ECC及び内部の
アドレス信号AD0,AD1,AD15（それぞれ外部からのアドレ
ス信号A0,A1,A15と同一）に従って誤り訂正動作モード
のときは誤り訂正回路５からの４バイト分のデータCD0
〜CD31を８ビット単位ずつ順次出力し、誤り訂正不要モ
ードのときはデータビットセル部11からの４バイト分の
データ及び検査ビットセル部12からのデータを８ビット
単位ずつ順次出力する出力データ切換回路６と、外部か
らのアドレス信号A0〜A15を一時保持し出力するアドレ
スバッファ回路２と、このアドレスバッファ回路２から
のアドレス信号を入力し誤り訂正モードのときはこのア
ドレス信号をそのまま内部のアドレス信号AD0〜AD15と
して出力し、誤り訂正不要モードのときはデータビット
セル部11を指定するアドレスではアドレスバッファ回路
２からのアドレス信号をそのまま、検査ビットセル部12
を指定するアドレスではアドレスバッファ回路２からの
アドレス信号の構成ビットを所定ビットづつシフトさせ
てデータビットセル部11の最高アドレスに続く連続した
アドレスで検査ビットセル部12のアドレスを順次縦方向
に指定する内部のアドレス信号AD0〜AD15としてを出力
するアドレス切換回路３とを有する構成となっている。
ル部12,Yデコーダ13,及びＸデコーダ14を備え、誤り訂
正動作モードのとき、内部のアドレス信号AD0〜AD15に
従って、書込み動作時には入力される８ビット単位（１
バイト）のデータを４バイト分順次データビットセル部
11へ書込むと共にこれら４バイト分のデータに対する６
ビットの検査ビットを検査ビットセル部12へ書込み、読
出し動作時には４バイト分のデータD0〜D31及び検査ビ
ットCC0〜CC7（CC6,CC7は空データ）を同時に読出し、
誤り訂正不要モードのとき、内部のアドレス信号AD0〜A
D15に従って、書込み動作時には入力される８ビット単
位のデータをデータビートセル部11及び検査ビットセル
部12へ書込み、読出し動作時にはデータビットセル部11
の４バイト分のデータを同時に、検査ビットセル部12の
データを８ビット単位で読出す記憶部１と、８ビット単
位で外部からのデータDTIを記憶部１へ伝達し、出力デ
ータ切換回路６からのデータDA0〜DA7を外部へ出力（DT
O）するデータ入出力バッファ回路４と、データビット
セル部11からの４バイト分のデータD0〜D31と検査ビッ
トセル部12からの検査ビットCC0〜CC7とを入力しデータ
D0〜D31に対し誤り訂正を行い出力する誤り訂正回路５
と、データビットセル部11からの４バイト分のデータD0
〜D31、検査ビットセル部12からの８ビット単位のデー
タ（CC0〜CC7）及び誤り訂正回路５からの４バイト分の
データCD0〜CD31を入力しモード選択信号ECC及び内部の
アドレス信号AD0,AD1,AD15（それぞれ外部からのアドレ
ス信号A0,A1,A15と同一）に従って誤り訂正動作モード
のときは誤り訂正回路５からの４バイト分のデータCD0
〜CD31を８ビット単位ずつ順次出力し、誤り訂正不要モ
ードのときはデータビットセル部11からの４バイト分の
データ及び検査ビットセル部12からのデータを８ビット
単位ずつ順次出力する出力データ切換回路６と、外部か
らのアドレス信号A0〜A15を一時保持し出力するアドレ
スバッファ回路２と、このアドレスバッファ回路２から
のアドレス信号を入力し誤り訂正モードのときはこのア
ドレス信号をそのまま内部のアドレス信号AD0〜AD15と
して出力し、誤り訂正不要モードのときはデータビット
セル部11を指定するアドレスではアドレスバッファ回路
２からのアドレス信号をそのまま、検査ビットセル部12
を指定するアドレスではアドレスバッファ回路２からの
アドレス信号の構成ビットを所定ビットづつシフトさせ
てデータビットセル部11の最高アドレスに続く連続した
アドレスで検査ビットセル部12のアドレスを順次縦方向
に指定する内部のアドレス信号AD0〜AD15としてを出力
するアドレス切換回路３とを有する構成となっている。
次に、この実施例の各部の詳細な構成及び動作につい
て説明する。
て説明する。
記憶部１の内部は第２図（ａ），（ｂ）に示すような
構成となっていて、データアドレス“0000"H番地から
“7FFF"H番地まで32,768バイトのデータを格納するデー
タビットセル部11と、誤り訂正動作モード時、横方向４
バイト（32ビット）分のデータに対する１バイト（８ビ
ット）構成の検査ビットを格納する検査ビットセル部12
が設けられている。
構成となっていて、データアドレス“0000"H番地から
“7FFF"H番地まで32,768バイトのデータを格納するデー
タビットセル部11と、誤り訂正動作モード時、横方向４
バイト（32ビット）分のデータに対する１バイト（８ビ
ット）構成の検査ビットを格納する検査ビットセル部12
が設けられている。
アドレス切換回路３及び出力データ切換回路６の内部
は第３図及び第４図に示すような構成となっている。
は第３図及び第４図に示すような構成となっている。
誤り訂正動作モードのときは、アドレスバッファ回路
２からのアドレス信号A0〜A15のうち、“8000"H番地未
満を指定するアドレスA15が“0"のときにIV1の出力でト
ランスファゲートTG14〜TG26を導通してアドレス信号A2
〜A14をそのままAD2〜AD14としてＹデコーダ13に入力さ
れる。４バイト分のデータが横方向に並んでいるので、
アドレス信号A0,A1（AD0,AD1）を除いたアドレス信号AD
2〜AD14で４バイト分のデータD0〜D31と検査ビットCC0
〜CC5を同時に出力することができる。
２からのアドレス信号A0〜A15のうち、“8000"H番地未
満を指定するアドレスA15が“0"のときにIV1の出力でト
ランスファゲートTG14〜TG26を導通してアドレス信号A2
〜A14をそのままAD2〜AD14としてＹデコーダ13に入力さ
れる。４バイト分のデータが横方向に並んでいるので、
アドレス信号A0,A1（AD0,AD1）を除いたアドレス信号AD
2〜AD14で４バイト分のデータD0〜D31と検査ビットCC0
〜CC5を同時に出力することができる。
出力された４バイト分のデータD0〜D31と検査ビットC
C0〜CC5は誤り訂正回路５に入力され、従来例と同様に
誤り訂正が行なわれる。
C0〜CC5は誤り訂正回路５に入力され、従来例と同様に
誤り訂正が行なわれる。
誤り訂正動作モード時にはモード選択信号ECCが“1"
であり、これとアドレス信号AD0,AD1,AD15によりトラン
スファゲートTG31〜TG34が選択され、誤り訂正回路５か
らのデータCD0〜CD31はデータDA0〜DA7として順次出力
される。出力データ切換回路６から出力されたデータ
（DA0〜DA7）はデータ入出力バッファ回路４を介して外
部へ出力（DTO）される。
であり、これとアドレス信号AD0,AD1,AD15によりトラン
スファゲートTG31〜TG34が選択され、誤り訂正回路５か
らのデータCD0〜CD31はデータDA0〜DA7として順次出力
される。出力データ切換回路６から出力されたデータ
（DA0〜DA7）はデータ入出力バッファ回路４を介して外
部へ出力（DTO）される。
次に、誤り訂正不要モードの場合（モード選択信号EC
Cが“0"）について説明する。
Cが“0"）について説明する。
この場合、記憶部１は、検査ビットセル部12を通常の
データビットを格納するデータビットセル部と同様に使
用し、40Kバイト（データビットセル部12の32Kバイト検
査ビットセル部12の8Kバイト）のメモリとなり、データ
ビットのアドレスは“8000"H番地以降“9FFF"H番地まで
となり、また検査ビットCC0〜CC6では使用しなかったCC
6,CC7のセルも使用して８ビットデータとし、全40ビッ
トのデータを横方向に並べた構成となる。
データビットを格納するデータビットセル部と同様に使
用し、40Kバイト（データビットセル部12の32Kバイト検
査ビットセル部12の8Kバイト）のメモリとなり、データ
ビットのアドレスは“8000"H番地以降“9FFF"H番地まで
となり、また検査ビットCC0〜CC6では使用しなかったCC
6,CC7のセルも使用して８ビットデータとし、全40ビッ
トのデータを横方向に並べた構成となる。
記憶部１から出力されたデータD0〜D31,CC0〜CC7は出
力データ切換回路６に入力され、モード選択信号ECCは
“0"であるので、これとアドレス信号AD0,AD1,AD15とに
よりトランスファゲートTG27〜TG30が選択され“0000"H
番地から“7FFF"H番地までの指定されたデータD0〜D31
が出力データDA0〜DA7として出力される。
力データ切換回路６に入力され、モード選択信号ECCは
“0"であるので、これとアドレス信号AD0,AD1,AD15とに
よりトランスファゲートTG27〜TG30が選択され“0000"H
番地から“7FFF"H番地までの指定されたデータD0〜D31
が出力データDA0〜DA7として出力される。
次に、“8000"H番地以降のデータを指定した場合につ
いて説明する。
いて説明する。
“8000"H番地以降のデータを格納している検査ビット
セル部12のアドレスは、データビットセル部11のアドレ
スが４番地単位で横方向の各列の座標の制御を行なうの
に対し、アドレス１番地単位で座標の制御を行なわなけ
ればならないので、Ｙデコーダ13に入力するアドレス信
号AD2〜AD14を、アドレス切換回路３において、“8000"
H番地以降を指定した時、つまりAD15＝“1"によって選
ばれるトランスファゲートTG1〜TG13でアドレス信号A0
〜A12を２ビットシフトさせて入力する。
セル部12のアドレスは、データビットセル部11のアドレ
スが４番地単位で横方向の各列の座標の制御を行なうの
に対し、アドレス１番地単位で座標の制御を行なわなけ
ればならないので、Ｙデコーダ13に入力するアドレス信
号AD2〜AD14を、アドレス切換回路３において、“8000"
H番地以降を指定した時、つまりAD15＝“1"によって選
ばれるトランスファゲートTG1〜TG13でアドレス信号A0
〜A12を２ビットシフトさせて入力する。
このアドレス信号AD2〜AD14によって指定され出力さ
れたアドレスの検査ビットセル部12のデータCC0〜CC7は
出力データ切換回路６に入力され、“8000"H番地以降を
指定した時のAD15＝“1"によってトランスファゲートTG
35が選択され、データDA0〜DA7として出力される。つま
り、アドレス信号A0〜A15を２ビットシフトさせること
により、座標を制御するＹデコーダ13,Xデコーダ14を両
モードで共用でき、デバイスレイアウトに容易な矩形の
構成がとれ、検査ビットセル部12をデータビットセルと
して使用することができる。
れたアドレスの検査ビットセル部12のデータCC0〜CC7は
出力データ切換回路６に入力され、“8000"H番地以降を
指定した時のAD15＝“1"によってトランスファゲートTG
35が選択され、データDA0〜DA7として出力される。つま
り、アドレス信号A0〜A15を２ビットシフトさせること
により、座標を制御するＹデコーダ13,Xデコーダ14を両
モードで共用でき、デバイスレイアウトに容易な矩形の
構成がとれ、検査ビットセル部12をデータビットセルと
して使用することができる。
第５図は本発明の第２の実施例を示すブロック図であ
る。
る。
この実施例は、記憶部1Aを第６図に示すような構成と
したもので、データビットセル部11Aは、８ビット単位
のデータを横方向に２単位の配列とし、またアドレスの
最上位を“3FFF"Hとしている。
したもので、データビットセル部11Aは、８ビット単位
のデータを横方向に２単位の配列とし、またアドレスの
最上位を“3FFF"Hとしている。
第７図及び第８図はそれぞれこの実施例のアドレス切
換回路3A及び出力データ切換回路6Aの具体例を示す回路
図であり、記憶部1Aの構成が単純化されメモリ容量が少
なくなった分、これら回路も単純化されている。
換回路3A及び出力データ切換回路6Aの具体例を示す回路
図であり、記憶部1Aの構成が単純化されメモリ容量が少
なくなった分、これら回路も単純化されている。
この実施例の基本動作及び効果は第１の実施例と同様
である。
である。
以上説明したように本発明は、誤り訂正動作モード時
には従来例と同様に、記憶部の検査ビットセル部に検査
ビットを書込み、記憶部のデータビットセル部から同時
に読出された複数単位のデータに対し検査ビットで誤り
訂正を行って出力し、誤り訂正不要モード時には、検査
ビットセル部のアドレスを指定してこの検査ビットセル
部にも通常のデータを書込み、また書込まれたデータを
読出す構成とすることにより、誤り訂正機能を必要とし
ない分野で使用する場合、検査ビットセル部も通常のデ
ータの書込み，読出しに使用できるので、記憶部の記憶
領域を効率よく使用することができる効果がある。
には従来例と同様に、記憶部の検査ビットセル部に検査
ビットを書込み、記憶部のデータビットセル部から同時
に読出された複数単位のデータに対し検査ビットで誤り
訂正を行って出力し、誤り訂正不要モード時には、検査
ビットセル部のアドレスを指定してこの検査ビットセル
部にも通常のデータを書込み、また書込まれたデータを
読出す構成とすることにより、誤り訂正機能を必要とし
ない分野で使用する場合、検査ビットセル部も通常のデ
ータの書込み，読出しに使用できるので、記憶部の記憶
領域を効率よく使用することができる効果がある。
第１図は本発明の第１の実施例を示すブロック図、第２
図，第３図，第４図はそれぞれ第１図に示された実施例
の記憶部，アドレス切換回路，出力データ切換回路の具
体的な内部構成を示すブロック図及び回路図、第５図は
本発明の第２の実施例を示すブロック図、第６図，第７
図，第８図はそれぞれ第５図に示された実施例の記憶
部，アドレス切換回路，出力データ切換回路の具体的な
内部構成を示すブロック図及び回路図、第９図及び第10
図はそれぞれ従来の記憶装置の一例を示すブロック図及
びこの記憶装置の誤り訂正回路の具体例を示す回路図で
ある。 1,1A,1B……記憶部、２……アドレスバッファ回路、3,3
A……アドレス切換回路、４……データ入出力バッファ
回路、5,5A……誤り訂正回路、6,6A……出力データ切換
回路、７……マルチプレクサ、11,11A……データビット
セル部、12,12A,12B……検査ビットセル部、13,13A,13B
……Ｙデコーダ、14,14A,14B……Ｘデコーダ、60〜67,6
0A〜67A……切換回路、GA1〜GA52……ANDゲート、GE1〜
GE38……排他的論理和ゲート（EXOR）、IV1〜IV15……
インバータ、TG1〜TG66……トランスファゲート。
図，第３図，第４図はそれぞれ第１図に示された実施例
の記憶部，アドレス切換回路，出力データ切換回路の具
体的な内部構成を示すブロック図及び回路図、第５図は
本発明の第２の実施例を示すブロック図、第６図，第７
図，第８図はそれぞれ第５図に示された実施例の記憶
部，アドレス切換回路，出力データ切換回路の具体的な
内部構成を示すブロック図及び回路図、第９図及び第10
図はそれぞれ従来の記憶装置の一例を示すブロック図及
びこの記憶装置の誤り訂正回路の具体例を示す回路図で
ある。 1,1A,1B……記憶部、２……アドレスバッファ回路、3,3
A……アドレス切換回路、４……データ入出力バッファ
回路、5,5A……誤り訂正回路、6,6A……出力データ切換
回路、７……マルチプレクサ、11,11A……データビット
セル部、12,12A,12B……検査ビットセル部、13,13A,13B
……Ｙデコーダ、14,14A,14B……Ｘデコーダ、60〜67,6
0A〜67A……切換回路、GA1〜GA52……ANDゲート、GE1〜
GE38……排他的論理和ゲート（EXOR）、IV1〜IV15……
インバータ、TG1〜TG66……トランスファゲート。
Claims (2)
- 【請求項１】データビットセル部及び検査ビットセル部
を備え、誤り訂正動作モードのとき、内部のアドレス信
号に従って、書込み動作時には入力される所定ビット単
位のデータを複数単位順次横方向に前記データビットセ
ル部へ書込むと共にこれら複数単位のデータに対する検
査ビットを前記所定ビット単位のデータに続く横方向に
前記検査ビットセル部へ書込み、読出し動作時には前記
複数単位のデータ及び検査ビットを同時に読出し、誤り
訂正不要モードのとき、前記内部のアドレス信号に従っ
て、書込み動作時には入力される所定ビット単位のデー
タを前記データビットセル部及び検査ビットセル部へ書
込み、読出し動作時には前記データビットセル部の複数
単位のデータを同時に、前記検査ビットセル部のデータ
を所定の単位で読出す記憶部と、前記データビットセル
部からの複数単位のデータと前記検査ビットセル部から
の検査ビットとを入力し前記データビットセル部からの
複数単位のデータに対し誤り訂正を行い出力する誤り訂
正回路と、前記データビットセル部からの数単位のデー
タ、前記検査ビットセル部からの所定の単位のデータ及
び前記誤り訂正回路からの複数単位のデータを入力し、
前記誤り訂正動作モードのときは前記誤り訂正回路から
の複数単位のデータを所定ビット単位ずつ順次出力し、
前記誤り訂正不要モードのときは前記データビットセル
部からの複数単位のデータ及び前記検査ビットセル部か
らの所定の単位のデータを所定ビット単位ずつ順次出力
する出力データ切換回路と、外部からのアドレス信号を
入力し、前記誤り訂正モードのときはこの外部からのア
ドレス信号をそのまま前記内部のアドレス信号として出
力し、前記誤り訂正不要モードのときは前記データビッ
トセル部を指定するアドレスでは前記外部からのアドレ
ス信号をそのまま、前記検査ビットセル部を指定するア
ドレスでは前記外部からのアドレス信号の構成ビットを
所定ビットづつシフトさせて前記データビットセル部の
最高アドレスに続く連続したアドレスで前記検査ビット
セル部のアドレスを順次縦方向に指定する前記内部のア
ドレス信号として出力するアドレス切換回路とを有する
ことを特徴とする記憶装置。 - 【請求項２】アドレス切換回路から出力される内部のア
ドレス信号の誤り訂正モード時及び誤り訂正不要モード
時の切換えが外部からのアドレス信号の所定のビットに
より制御され、出力データの切換回路の前記誤り訂正動
作モード時及び誤り訂正不要モード時の動作の切換えが
前記外部からのアドレス信号の所定のビットとモード選
択信号とにより制御されるようにした請求項１記載の記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2063020A JP2647989B2 (ja) | 1990-03-13 | 1990-03-13 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2063020A JP2647989B2 (ja) | 1990-03-13 | 1990-03-13 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03263148A JPH03263148A (ja) | 1991-11-22 |
| JP2647989B2 true JP2647989B2 (ja) | 1997-08-27 |
Family
ID=13217224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2063020A Expired - Lifetime JP2647989B2 (ja) | 1990-03-13 | 1990-03-13 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2647989B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07302226A (ja) * | 1994-05-02 | 1995-11-14 | Nec Corp | メモリ不正アクセス検出回路 |
| JP5062874B2 (ja) * | 2006-09-28 | 2012-10-31 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| KR101537018B1 (ko) * | 2008-10-01 | 2015-07-17 | 삼성전자주식회사 | 보안 메모리 인터페이스, 이를 포함하는 시스템 및 스마트카드 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5853092A (ja) * | 1981-09-22 | 1983-03-29 | Fujitsu Ltd | パリティビット発生方式 |
| JPS63153655A (ja) * | 1986-12-17 | 1988-06-27 | Fujitsu Ltd | メモリアクセス制御方式 |
| JPH01209552A (ja) * | 1988-02-17 | 1989-08-23 | Hitachi Maxell Ltd | 半導体ファイルメモリ装置 |
-
1990
- 1990-03-13 JP JP2063020A patent/JP2647989B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03263148A (ja) | 1991-11-22 |
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