SU1127011A1 - Оперативное запоминающее устройство с контролем по Хэммингу - Google Patents

Abstract

1. ОПЕРАТИВНОЕ ЗАПОМИНА1СЩЕЕ УСТРОЙСТВО С КОНТРОЛЕМ ПО ХЭММИНГУ, содержащее первый нако- питель данных, контрольный накопитель , регистр адреса, регистр данных, блок управлени  и блок контрол  по Хэммингу, причем выход регистра адреса подключен к адресным входам накопителей, а вход  вл етс  адресным входом устройства одни из выходов блока управлени  подключены к управл ющим входам накопителей, а один из входов  вл етс  управл ющим входом устройства, выход контрольного -накопител  соединен с одним из входов блока контрол - по Хэммингу, один из выходов которого соединен с информационным входом контрольного накопител , отлич ающе е с  тем, что, . с целью повьшени  быстродействи  и увеличени  эффективной емкости устройства , в него введены второй накопитель данных, накопитель команд, блоки местного управление и коммутаторы , входы которых подключены соответственно к другому выходу блока упраштени , выходу регистра данных, гыходам первого накопител  данных и информационному входу . устройства, а выходы соединены с информационными входами первого накопител  данных и другими входами блока контрол  по Хэммингу, выходы которого подключены к одним из входов накопител  команд и второго накопител  данных, другие входы которых соединены с выходами первого и -второго блоков местного управ лени  упраал юпф1е и дресные входы крторых подключены соответственно к адресному и управл ющему входам устройства, другой выход блока управлени  соединен с адресным входом устройства, выходы блока контрол  по Хэммингу и вь1ходы и входы накопител  команд и второго накопиI тел  данных соединены соответствен но с информационными вькодом и вхо- , дом устройства. 2. Устройство по п.1, о т л ич ающе ее   тем, что каждый блок местного управлени  содержит первый и второй дополнительные регистры адреса, блок сравнени ,элемент ИЛИ, элемент И, элемент задержки , дополнительный коммутатор и элементы И-НЕ с первого по п тый, причем первые входы элементов И-НЕ с первого по четвертьй и вход элемента задержки подключены к выходу элемента ИЛИ, входы которого соединены с одними из входов блока сравнени , другой выход которого соединен с первыми входами второго до .полнительного регистра адреса, п того элемента И-НЕ и дополнительного коммутатора, второй вход которого подключен к выходу второго- дополнительного регистра адреса, выход эле

Description

мента задержки соединен с первым входом блока сравнени , вторые входы элементов И-НЕ, элемента И, блока сравнени  и дополнительных регистров адреса и третий вход дополнительно112701 1 го коммутатора  вл ю с  одними из входов блока, выхода1-ш которого  вл ютс  выходы дополнительного КОМ мутатора и элементов И-НЕ и другие входы блока.

Изобретение относитс  к цифровой вычислительной технике и может быть использовано при построении оперативных запоминающих устройств высокопроизводительных электронных вычислительных мапшн. Известно оперативное запоминающее устройство (ОЗУ) дл  микроком;пьютера с обнаружением и исправлением оихибок с использованием кода Хэмминга , содержащее информационный накопитель, накопитель контрольных разр дов, схемь управлени  накопителем , схемы контрол  по , индикаторы состо ни  ошибок, управл ющие и информационные шины, входной и выходной буферы данных L1 } Однако в известном устройстве отсутствует возможность чтени  или записи одновременно нескольких слов иэ пам ти, что предопредел ет его не высокое быстродействие. Наиболее близким техническим реше нием к изобретению  вл етс  оператив ное запо№1нающее устройство с контролем по Хэммингу, состо щее иэ четырех полупроводниковых информацион ных накопите-пей, четырех накопителей контрольных разр дов.соединенной с ними схемы выбора накопител , генератора кодов Хэмминга и дешифратора , подключенных к схемам ИСКЛЮЧАЮЩЕЕ ИЛИ, регистров адреса и данных , соединенных с накопител ми С23 Данное устройство позвол ет исправл ть однократную ошибку и определ ть возникновение двойной ошибки в информационном слове за один цикл обращени  к пам ти, а также считывать или записывать информахщю, поступающую как от процессора,так и от канала пр мого доступа к пам ти в любой из четьфех накопителей, за один цикл обращени  к пам ти. Недостаток -указанного ОЗУ обусловлен невысоким быстродействием ( выбор из пам ти не более одного слова за один цикл обращени  к пам ти ) и большим объемом пам ти, предназначенным дл  хранени  контрольных разр дов (31% от общего объема пам ти). Цель изобретени  - повышение быстродействи  ОЗУ, а также увеличение его эффективной емкости за счет уменьшени  объема пам ти, предназначенной дл  хранени  контрольных разр дов. Поставленна  цель достигаетс  тем, что в оперативное запоминающее устройство с контролем по ХэммИнгу, содержащее первый накопитель данных , контрольный накопитель, регистр адреса, регистр данных,блок управлени  и блок контрол  по Хэммингу, причем выход регистра адреса подключен к адресным входам накопителей,а вход  вл етс  адресным входом устройства, один из выходов блока управлени  подключены к управл ющим входам накопителей,а один из входов  вл етс  управл юпщм входом устройства, выход контрольного накопител  соединен с одним из входов блока контрол  по Хэммингу , один из выходов которого соединен с информационным входом контрольного накопител , введены второй накопитель данных, накопитель .команд, блоки местного управлени  и коммутаторы , входы которых подключены соответственно к другому выходу блока управлени , выходу регистра данных, выходам первого накопител  данных и информационному входу устройства,а выходы соединены с информационными входами первого накопител  данных и другими входами блока контрол  по Хэммингу, выходы которого подключены к одним из входов накопител  команд и второго накопител  данных,другие входы которых соединены с выходами первого и второго блоков местного управлени , управл ющие и адресные входы которых подключены соответ ственно к адресному и управл ющему входам устройства, другой выход блока управлени  соединен с адресным входом устройства, выходы блока контрол  по Хэммингу и выходы и входы накопител  команд и второго накопител  даньых соединены соответ ственно с информационными выходом и входом устройства.. Кроме того, ка сдый блок местного ущ авлени  содержит первый и второй дополнительные регистры адреса, бло сравнени , элемент ИЛИ, элемент И, элемент задержки, дополнительный коммутатор и элементы И-НЕ с первог по п тый, причем первые входы элементов И-НЕ с первого по четвёртый и вход элемента задержки подключены к выходу элемента ИЛИ, входы которо го соединены с одними из выходов блока сравнени , другой выход которого соединен с первыми входами второго дополнительного регистра ад реса, п того элемента И-НЕ и дополнительного коммутатора, второй вход которого подключен к выходу в1торого дополнительного регистра адреса, вы ход элемента задержки соединен с пе вым входом элемента И, выход которо подклкшен к первому входу первого регистра адреса, выход которого сое динен с первьм входом блока сравнени , вторые входы элементов И-НЕ, элемента И, блока сравнени  и допол нительных регистров адреса и третий вход дополнительного коммутатора  вл ютс  одними из входов блока, выходами которого  вл ютс  выходы дополнительного коммутатора и элеменjTOB И-НЕ и другие входы блока. . На фиг.1 изображена структурна  схема Предлагаемого оперативного за поминающего устройства, на фиг.2то же, блока управлени ; на фиг.З то же, блока местного управлени ; на фиг.4 - то же, блока контрол  , ,;ПО Хэммингу; на фиг.З - принципы размещени  информации в обычной пам ти ив пам ти, например, с четы рехкратным расслоением адресов. ОЗУ с контролем по содержит (фиг.1) 64-разр днь1й первый накопитель 1 данных, накопитель 2 команд,- вл ющийс  сверхоперативным запоминанщим устройством (СОЗУ),ВТО рой накопитель 3 данных, также представл к ций СОЗУ, первый блок 4 местного управлени , блок 5 управлени , регистр 6 адреса, регистр 7 данных, блок 8 контрол  по Хэммингу; коммутаторы 9-12, второй блок 13 местного управлени , 7-разр дный контрольный накопитель 14. Блок 5 управлени  содержит () синхронизатор.15, который может быть выполнен на микросхеме 556РТ5 или 556РТЗ, элемент НЕ 16, элемент И 17; элемент 18 задержки и элемент И 19 и элемент И 20, имеювщй выход 21. Кажды блок 4 или .13 местного управлени  содержит (фиг.З) первый дополнительный регистр 22 адреса, блок 23 сравнени , элемент 24 задержки , элемент ИЛИ 25,. второй дополнительный регистр 26 адреса, элементы 27-31 с первого по п тыйн дополнительный коед згтатор 32, элемент И 33. Блок 8 контрол  по Хэммингу содержит (фиг.4) блоки 34-40 свертки по модулю дв4, элементы НЕРАВНОЗНАЧНОСТЬ 41-47, дешифратор 48 и груп- . пу 49 элементов НЕРАВНОЗНАЧНОСТЬ 9o-496v : Предлагаемое устройство может рабо.тать в режиматс: чтение команд из запоминакщего устройства чтение данных из запоминдкйцего устройства} запись данных в запоминазодее устройство; запись информации в пам ть по каналу пр мого доступа в пам ть (в этом режиме информаци  поступает из вневшего yc:Tpio CTBa и записываетс  в накопитель блоками по четыре 16-разр дных слоьа); чтение информации из пам ти по каналу пр мого доступа к пам ти. I „ ... . . . В режиме чтени  команд из запоминающего устройства команы и данные, обарабатывае1« 1е хфоцессором, имеют пирину 16 азр дов (фиг.5ы,О. При чтении команд из пам ти адрес i Ар........ Af,, наход щийс  в регистре номера команды центрального процессора (не показан), поступает по адресному входу в блоки 4 и 13, а старший разр д адреса А........А,, поступает в регистр 6 адреса. Одновременно с адресом в блоки 4 и 5 поступает управл ющий сигнал Чтение команды 51 Управл ющий сигнал Чтение команды порождает сигнал Чтение ОЗУ который поступает в накопитель 1, где начинаетс  чикл чтени  из пам ти , по адресу i ,,, наход щемус  в регистре В. Кроме того он поступает на синхронизатор 15, с выхода которого гигналы поступают на входы коммутаторов 9-12, подключа  выходы накопител  1 На выход этих коммутаторов. По окончании цикла чтени  четыре информационных Лтова по 16 разр дов каждое (фиг.56),считанные по адре- су А2....А, наход щемус  в регистре 6, с выходов накопител  1 через коммутаторы 9-12 поступают на.одни входы блока 8 контрол  по Хэмм11нгу. Смесь контрольных разр дов с выхода накопител  14 поступают на другие входы блока 8 контрол  по Хэммингу, В этом блоке информационные разр ды поступают ни семь блоков 34-40, каждый из которых выполн ет свертку (сумму по модулю два). С выходов блоков 34-40 семь разр дов Нр-Н поступают на первые входы первых семи элементов НЕРАВНО ЗНАЧНОСТЬ 40-46, на вторые входы которых поступают семь контрольных разр дов Нр-Н с выхода накопител  -14. На выходах элементов 4046 формируетс  код ошибки (если она есть) Po-Pfci поступающий на входы дешифратора«48. При этом, если Рр-Р(, О, то ошибка при чтении отсутствовала . Если же P-Q-Pt 0 то это свидетельствует о наличии 1 ошибки. При этом сигнал с выхода де шифратора 48, соответствующий ошибочному разр ду, становитс  равным единице и поступает на первый вход соответствующего элемента НЕ-РАВНОЗНАЧНОСТЬ 49о-49 з на второй вход которого подан ошибочный информационный разр д. На выходе зтого элемента ошибочный разр д инвертируетс , т.е. исправл етс . . С выходов элементов НЕРАВНОЗНАЧНОСТЬ 49(,-49j,3 скорректированна  информаци  поступает в накопитель 2. Далее осуществл етс  чтение команды из накопител  2. В режиме чтени  данных из запоминающего устройства чтение данных из пам ти происходит аналогично . чтению команд, за исключением того, что из процессора совместно с адресом чтени  поступает управл ющий сигнал Чтение данных. В режиме записи данных в устройство из процессора по информационному входу поступает 16-разр дное информационное слово, которое записываетс  в регистр 7 данных. Одновременно с ним по. адресному входу поступает в регистр 6 адреса старший разр д адреса Aj-A,,, а два младщих разр да адреса Ад,А-, поступают в блок 5 управлени .Кроме того, по управл ющему входу в блок 5 посту- , пает сигнал Запись данных. Технико-экономическое преимущество предлагаемого устройства заключаетс  в повьшенном его быстродействии и уменьшении количества контрольных разр дов пам ти.

f «

i

; Г

r

№i « «J

5 контроль- ных pQ$pfidoS

а) Размещение UH opMotfuu 8 oSbtwou

пам ти

1-. Ь

Claims (2)

1. ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОНТРОЛЕМ ПО ХЭММИНГУ, содержащее первый накопитель данных, контрольный накопитель, регистр адреса, регистр данных, блок управления и блок контроля по Хэммингу, причем выход регистра адреса подключен к адресным входам накопителей, а вход является адресным входом устройства одни из выходив блока управления подключены к управляющим входам накопителей, а один из входов является управляющим входом устройства, выход контрольного накопителя соединен с одним из входов блока контроля по Хэммингу, один из выходов которого соединен с информационным входом контрольного накопителя, отлип ающе е ся тем, что, с целью повьяпения быстродействия и увеличения эффективной емкости устройства, в него введены второй накопитель данных, накопитель команд,* блоки местного управление и коммутаторы, входы которых подключены соответственно к другому выходу блока управления, выходу регистра данных, 'гыходам первого накопителя данных и информационному входу устройства, а выходы соединены с информационными входами первого накопителя данных и другими входами блока контроля по Хэммингу, выходы которого подключены к одним из входов накопителя команд и второго накопителя данных, другие входы которых соединены с выходами первого и второго блоков местного управления, управляющие и адресные входы которых подключены соответственно к адресному и управляющему входам устройства, другой выход блока управления соединен с адресным входом устройства, выходы блока контроля ПО Хэммингу И ВЫХОДЫ и входы накопителя команд и второго накопи|теля данных соединены соответственно с Информационными выходом и входом устройства.

2. Устройство по п. 1, о т л и- ‘ ч а ю щ е е с я тем, что каждый блок местного управления содержит первый и второй дополнительные регистры адреса, блок сравнения,элемент ИЛИ, элемент И, элемент задержки, дополнительный коммутатор и элементы И-НЕ с первого по пятый, причем первые входы элементов И-НЕ с первого по четвертьй и вход элемента задержки подключены к выходу элемента ИЛИ, входы которого соединены с одними из входов блока срав~ нения, другой выход которого соеди- нен с первыми входами второго дополнительного регистра адреса, пя того элемента И-НЕ и дополнительного коммутатора, второй вход которого подключен к выходу второго· дополнительного регистра адреса, выход зле1127011 мента задержки соединен с первым входом блока сравнения, вторые входы элементов И-НЕ, элемента И, блока сравнения и дополнительных регистров адреса и третий вход дополнительно го коммутатора являются одними из входов блока, выходами которого являются выходы дополнительного ком· мутатора и элементов И-НЕ и другие входы блока.