JPS63163557A - 半導体外部記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は情報処理装置に接続さ几る半導体メモリｆｆｌ
装置に関し、特にデータ記憶用メモリ回路の誤りデータ
の修正、検出について改良を加えた半導体外部記憶装置
に関する。

（従来の技術） 従来、情報処理装置に接続される外部記憶装置として磁
気ディスク装置が多く使用されていたが、近来半導体メ
モリのビット当りの価格が急激に低下したことにより、
半導体メモリによって大容量の外部記憶装置が作られる
ようになった。

この牛導体外部記憶ｖ装置は、磁気ディスク装置と比べ
、可動部分がないため、磁気ディスク装置より１桁から
２桁の冒速アクセスが可能で今後大量に普及する傾向に
ある。

ところ力ζこのように半導体メモリを大針に使用した外
部記憶装置では半導体メモリ素子の不良によるデータエ
ラーの救済が重要な問題となる。

半導体メモリによる記憶装置としては、従来から情報処
理Ｖｉｃｆ＆内の主記憶装置があジ、この主記憶装置の
一般的なエラー修正方法は、ハミング符号による１ビツ
トエラー修正法である。

また従来の外部記憶装置として多用されている磁気ディ
スクでは一般にファイア符号によるエラー修瑯法が使用
されている。ファイア符ｇによる修正法は、例えば１２
８〜１０２４バイトに対し４バイトの冗長パイ）ｔ−付
加することによって１１ビツトの連続エラーの修正が可
能である。

半導体外部記憶装置でもファイア符号によるエラー修正
方式全採用丁ればメモリの使用効率を上げることができ
ろはずであるが、現在半導体メモリで大容量のものはメ
モリのアクセス時間があまり速くないので、外部記憶装
置としての転送速度を確保するためには、メモリ素子へ
のアクセスを並列に同時に行わなければならない。そこ
で、たとえば８個のメモリ素子を並列にアクセスするよ
つな構成全仮定すると、その内の１個のメモリ素子が故
障した場合、データエラーは８ビツトごとに繰返し現わ
れることにな！７．１１ビットの連続エラーを修正でき
るファイア符号でも修正不可能となる。このような理由
により、現在、半導体外部記憶装置ではファイア符号に
よるエラー修正を行わず、主記憶装置と同様の修正方法
が行われている。

（発明が解決しようとする問題点） 上述したように、従来の半導体外部記憶装置のエラー修
理方法は、一般に主記憶装置と同様のハミング符号によ
る１ビツトエラー修正法が用層られている。しかしこの
修正法では、たとえば１６ビツトの語長で６ビツト、３
２ビツトの語長では７ビツトの冗長ピッｌ必要とする。

また２個所以上のメモリ素子が故障したときは修正する
ことができない。このようにハミング符号はエラー修正
可能なビット長が短かく、かつデータビットに対し大き
な冗長ビラトラ必要とするという問題点がある。またフ
ァイア符号による修正はエラー修正可能なビット長が長
く、データビットに対し冗長ビットが少なくて済み、記
ｍ−装置のある範囲を連続してアクセスすることが多い
外部記憶装置には非常に有効な方法と思われるが、上述
のように外部記憶装置としての転送速度を確保するため
、メモ素子を並列に、アクセスすると、１個のメモリ素
子が故障しただけでも修正不可能となる場合があるとい
う問題点がある。

本発明の目的は、このような問題点全解決し、従来の半
導体外部記憶５ｆｃｆｆｔに使用されている主記憶装置
に対するものと同様のエラー訂正およびエラー検出機構
を有するものに比べ％遥かにメモリの使用効率のすぐれ
た半導体外部記憶装置を提供することにある。

（問題点を解決するための手段） 前記の目的を達成するため、本発明の半導体外部記憶装
置は、ランダムアクセスメモリによ、！７構成されるデ
ータ記憶部２３と、本半導体外部装置が接続される情報
処理装置とデータ記憶部２３０間に介在し、入力された
パラレルデータをシリアルデータに変換して出力し、入
力されたシリアルデータをパラレルデータに変換して出
力するシリアルパラレル変換部２２と、前記情報処理ｆ
ｅ置から入力されるデータをブロックに区切Ｖ％前記ブ
ロックのデータに対し、修正符号を発生する冗長符号発
生部２０と、データ記憶部２３から入力されたデータの
誤りを検出することができ、誤りがあった場合に修正の
ためのシンドローム全発生するエラーチェック部２４と
を有し、データ記憶部２３に、前記うンダムアクセスメ
モリに内蔵するメモリセルアレイ４に接続され、メモリ
セルアレイ４から一度にメモリセルアレイの列の長さで
読出されたデータを一時記憶し、データ記憶部２３から
出力するシリアルデータに変換するとともに、メモリセ
ルアレイ４に一度に書込むため、データ記憶部２３に入
力されたシリアルデータをメモリセルアレイの列の長さ
のパラレルデータに変換するデータレジスタ６を有する
構成とする。

（実施例） 次に本発明について図面全参照して説明する。

第１図は、本発明によろ一実施例を示すブロック図であ
る。

第２図は、第１図の実施例に使用されるデータ記憶部の
主要部の構成例を示すブロック図である。

第１図に示すように本実施例は、メモリ内にメモリセル
アレイの列の長さ分のデータレジスタを持ち、メモリ外
部と高速にシリアルでデータの入出力を行うことのでき
るメモリで構成されるデータ記憶部３と、データ記憶部
３よりシリアルで入力するデータ金パラレルに変換し、
パラレルで入力するデータをシリースに変換してデータ
記憶部３に対し出力するシリアルパラレル変換部２と、
半導体外部記憶装置の外部より入力されるデータをブロ
ックに分割し、このブロックデータに対しファイア符号
全付加する冗長符号発生ｓ５と、データ記憶部によって
発生するデータの誤りを検出し、誤りがあった場合にこ
れを修正するためのシンドロームラ発生するエラーチェ
ック部６と、データ記憶部と外部との間でデータの入出
力の制御を行うインタフェース制御ｍｌによって構成さ
れている。そして外部インタフェース９から入力される
データは、インタフェース制御ｓ１により制御さ几、シ
リアルパラレル変換部２によりシリアルデータに変換さ
れ、データ記憶部３のデータ入力端８から入力されろ。

またデータ記憶部３から出力されろデータはシリアルパ
ラレル変換部２によってパラレルデータに変換され、イ
ンタフェース制御部工の制御により外部インタフェース
９から串刀される。一方インタフェース制御部１より出
力されたデータに対しては、冗長符号発生部５によって
冗長符号が発生され、シリアルパラレル変換部２に入力
される。またシリアルパラレル変換部２より出力された
データは、エラーチェック部６によってデータが正しい
かどうかチェックされろ。もし、エラーが検出された場
合は、データ修正のためのシンドロームが生成され、イ
ンタフェース制御部１がこれを入力することによりイン
タフェース制御部１においてデータの修正が行われる。

インタフェース制御部ｌで修正されたデータは外部イン
タフェース９全通して出力される。

つぎにデータ記憶部３について第２図を参照し説明する
。第２図に示すようにアドレス端子２０から入力された
メモリアドレスは、アドレスバッファ１１を経て行アド
レスデコーダ１２と列カウンタ１３に分割されて与えら
れる。

この入力されるメモリアドレスは、第１図において外部
インタフェース９からインタ制御部１を経てデータ記憶
部３に与えられろものである。なお、メモリセルアレイ
１４ハ５１２ワードｘ２０４８ビツトで構成され１メガ
ビツトの容量がある。行アドレスデコーダ１２の出力信
号によりメモリセルアレイ１４の特定のワードがアクセ
スされ、メモリセルアレイ１４かうｆｆｌ力されるデー
タは、入力データセレクタ１５全通しデータレジスタ１
６に入力される。またデータレジスタ１６からはメモリ
セルアレイ１４と出力データセレクタ１２に接続されて
いる。

列カウンタ１３から送出された列アドレスは入力データ
セレクタ１５と出力データセレクタ１７に入力されるこ
とによってメモリセルアレイ１４の一つのワードの２０
４８ビツトの内の１ビツトのデータが選択される。

一方入力データ端子２１から入力されろシリアルデータ
は、入力バッファ１８を経て入力データセレクタ１５に
入力されろ。また出力データセレクタ７によって選択さ
れたデータは、出力バツファ１９全通し出力データ端子
２２に出力される。なお、入力データ端子２１から入力
されるシリアルデータは、第１図のデータ記憶部３０入
力端８に与えられるものであり、また出力バツファ１９
全通し出力データ端子２２に出力されるデータは、第１
図においてデータ記憶部３のデータ出力端７から出力さ
れるものである。

つぎに第１図および第２図を参照し、本実施例の動作全
説明する。

外部インタフェース９より入力されたデータはインタフ
ェース制御部１の制御により冗長符号発生部５で、入力
されたデータに対し発生した２５６バイトのデータごと
に４バイトの冗長符号（ファイア符号）を付加する。

シリアルパラレル変換部２ではこの２５６バイトのデー
タと４バイトの冗長符号をシリアルデータに変換する。

そしてこのデータはデータ入力端８からデータ記憶部３
に入力される。データ記憶部３ではインタフェース制御
部ｌにより選択された特定の１つのメモリにこのデータ
が入力され記憶される。

メモリではインタフェース制御部１よりアドレス端子２
０にアドレス信号と制御信号が入力される。これらの信
号はアドレスバッファ１１でラッチされ、列アドレスと
行アドレスに分割される。行アドレスは行アドレスデコ
ーダ１２によりデコードされ、メモリセルアレイ１４の
指定されたワード全アドレスする。これによってメモリ
セルアレイ４から読出されたデータは入力セレクタＩＦ
Ｉ通してデータレジスタ１６に与えられそこでラッチさ
れる。

一方、列アドレスは列カウンタ１３にラッチされる。

入力データ端子２１から入力されたデータは入力バッフ
ァ１８を通し入力セレクタ１５に入力される。入力セレ
クタ１５では列カウンタ１３によりアドレスを指定され
るビット位置に相当するラッチイネーブル信号を生成し
、この信号により入力されたデータはデータレジスタ１
６内の列カウンタでアドレス指定された位置に入力され
る。つぎに列カウンタ８をカウントアツプし、先のデー
タと同様に、つぎに入力されたデータをデータレジスタ
１６のつぎのビット位置にラッチされる。このように順
次データを入力して行き２０４８ビツト目まで入力され
たとき、データレジスタ１６の内容はメモリセルアレイ
１４の行アドレスデコーダで指定されたアドレスに書込
まれる。

外部インタフェース９から送り出されるデータ出力は、
インタフェース制御部ｌからアドレス信号をアドレス端
子２０に入力し、先に説明した方法と同様にメモリセル
アレイ４をアドレス指定することにより、必要データを
読み出しデータレジスタ１６にラッチする。このデータ
は出力セレクタ１７により列カウンタ１３でアドレス指
定されたビット位置のデータを選択され、出力バツファ
１９’ｉ通じてデータ出力端子２３から送り出される。

このようにしてデータ記憶部３から出力されたデータは
データ出カフからシリアルパラレル変換部２に入力され
、パラレルデータに変換される。同様にして順次メモリ
セルアレイ４から読出された２５６バイトのデータと４
バイトの冗長符号はパラレルデータに変換され、インタ
フェース制御部１に入力される。このパラレルデータは
同時にエラーチェック部６にも入力され、データエラー
の有無のチェックが行なわれる。このチェックでエラー
が検出されたときはインタフェース制御部ｌがエラーチ
ェック部６からシンドロームを読取る。インタフェース
制御部１はこのシンドロームによってデータエラーの個
所と修正データを算出し、データを修正した後、外部イ
ンタフェース９から修正データブロックを再送する。

（発明の効果） 以上説明したように本発明は、メモリ素子に高速でデー
タをシリアルで入出力できるような論理回路と、ブロッ
クごとに区切られたデータに対し冗長符号全発生する論
理回路と、これをチェックする論理回路を持つことによ
り、従来から使用されている主記憶用のエラー検出およ
びエラー訂正機構よシメモリの使用効率が遥かＫｊぐれ
た半導体外部記憶ｉｉが得られるという効果がある。

また本発明による実施例を使用することにより、メモリ
素子不良などによる固定的なデータエラーが発生しても
、このデータエラーの範囲を局所化することができるの
で、代替処理などの従来磁気ディスク装置で行っている
エラー処理方法を使うことカニできろ。

【図面の簡単な説明】

第１図は、本発明による一実施例を示すブロック図であ
る。 第２図は、第１図の実施例のデータ記憶部の主要部の構
成例を示アブロック図である。 ｌ・・・インタフェース制御部 ２・・・シリアルパラレル変換部 ３・・・データ記憶部　　　４・・・メモリ５・・・冗
長符号発生部　　６・・・エラーチェック部７・・・デ
ータ記憶部のデータ出力端 ８・・・データ記憶部のデータ入力端 ９・・・外部インタフェース １１・・・アドレスノくツファ １２・・・行アドレスデコーダ １３・・・列カウンタ １４　・・・メモリセルアレイ １５−・・入力セレクタ １６　・・・データレジスタ １７・・・出力セレクタ ｉ　ｓ−・・入力バッファ １９・・・出力バッファ ２０・−アドレス端子 ２１−・・入力データ端子 ２２　・・・出力データ端子

Claims (1)

【特許請求の範囲】
1. 情報処理装置に接続される半導体外部記憶装置において
   、ランダムアクセスメモリにより構成されるデータ記憶
   部と、前記情報処理装置と前記データ記憶部の間に介在
   し、入力されたパラレルデータをシリアルデータに変換
   して出力し、入力されたシリアルデータをパラレルデー
   タに変換して出力するシリアルパラレル変換部と、前記
   情報処理装置から入力されるデータをブロックに区切り
   、前記ブロックのデータに対し、修正符号を発生する冗
   長符号発生部と、前記データ記憶部から入力されたデー
   タの誤りを検出することができ、誤りがあつた場合に修
   正のためのシンドロームを発生するエラーチェック部と
   を有し、前記データ記憶部に、前記ランダムアクセスメ
   モリに内蔵するメモリセルアイに接続され、前記メモリ
   セルアイから一度にメモリセルアレイの列の長さで読出
   されたデータを一時記憶し、データ記憶部から出力する
   シリアルデータに変換するとともに、前記メモリセルア
   レイに一度に書込むため、データ記憶部に入力されたシ
   リアルデータを前記メモリセルアレイの列の長さのパラ
   レルデータに変換するデータレジスタを有することを特
   徴とする半導体外部記憶装置。