JPS59201295A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS59201295A JPS59201295A JP58075020A JP7502083A JPS59201295A JP S59201295 A JPS59201295 A JP S59201295A JP 58075020 A JP58075020 A JP 58075020A JP 7502083 A JP7502083 A JP 7502083A JP S59201295 A JPS59201295 A JP S59201295A
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- JP
- Japan
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- data
- circuit
- signal
- level
- external terminal
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はデータ読み出し専用の半導体記憶装置あるい
はデータの附き込みが可能な半導体記憶装置に関し、特
に記憶データを列部に出力するだめの出力回路の機能確
認を容易ならしめるようにした改良に関する。
はデータの附き込みが可能な半導体記憶装置に関し、特
に記憶データを列部に出力するだめの出力回路の機能確
認を容易ならしめるようにした改良に関する。
ＲＯＭ （読み出し専用メモリ＞、ＲＡＭ（読み出し掛
き込みメモリ）等の半導体ｇピ憶装置では、複数のメモ
リセルで構成されるメモリセルアレイ内にデータを予め
記憶しておき、必要に応じてここからデータを読み出す
ようにしている。メモリセルアレイからの読み出しデー
タは出力回路を介して外部端子に導びかれる。上記出力
回路は、データを一時的に記憶するラッチ機能や、外部
負荷を十分に駆動するだめのパンファ機能等を有してい
る。
き込みメモリ）等の半導体ｇピ憶装置では、複数のメモ
リセルで構成されるメモリセルアレイ内にデータを予め
記憶しておき、必要に応じてここからデータを読み出す
ようにしている。メモリセルアレイからの読み出しデー
タは出力回路を介して外部端子に導びかれる。上記出力
回路は、データを一時的に記憶するラッチ機能や、外部
負荷を十分に駆動するだめのパンファ機能等を有してい
る。
ところで、上記出力回路の出力電流等の機能確認を行な
う場合、従来ではメモリアレイ内のデータを用いて行な
うようにしている。このためにＲＡＭの場合には、まず
メモリセルプレイ内に所定のデータを記憶させ、次にア
ドレス指定を行なってこのデータを読み出して出力回路
に供給するという操作が必要となり、機能確認に要する
時間が長くなるという欠点がある。また、ＲＯＭの果合
はメモリセルアレイ内には予めデータが記憶されている
ので、必要とするデータを選択して出力回路に供給する
という操作はＲＡ Ｍの場合よりも困難となり、より長
い時間が必要となる。
う場合、従来ではメモリアレイ内のデータを用いて行な
うようにしている。このためにＲＡＭの場合には、まず
メモリセルプレイ内に所定のデータを記憶させ、次にア
ドレス指定を行なってこのデータを読み出して出力回路
に供給するという操作が必要となり、機能確認に要する
時間が長くなるという欠点がある。また、ＲＯＭの果合
はメモリセルアレイ内には予めデータが記憶されている
ので、必要とするデータを選択して出力回路に供給する
という操作はＲＡ Ｍの場合よりも困難となり、より長
い時間が必要となる。
この発明は上記のような事情を考慮してなされたもので
あり、その目的はデータを外部に出力するためのデータ
出力手段の機能グ（（認を短時間で行なうことができる
半２１７体記憶装置を］ｊｔ供することにある。
あり、その目的はデータを外部に出力するためのデータ
出力手段の機能グ（（認を短時間で行なうことができる
半２１７体記憶装置を］ｊｔ供することにある。
上記目的を達成するためこの発明にあっては、メモリセ
ルアレイと出力回路との間にスイッチ用の第１のＭＯ８
）ランジスタを設けるとともにさらに１つの外部端子と
出力回路との間にもスイッチ用の第２のＭＯＳトランジ
スタを設け、出力回路の機能確認を行なう際には上記第
２のＭ ＯＳ ）ランジスタをオン状態に設定すること
によってメモリセルアレイ内のデータとは無関孫のデー
タを外部から出力回路に供給するようにした半導体記憶
装置が提供されている。
ルアレイと出力回路との間にスイッチ用の第１のＭＯ８
）ランジスタを設けるとともにさらに１つの外部端子と
出力回路との間にもスイッチ用の第２のＭＯＳトランジ
スタを設け、出力回路の機能確認を行なう際には上記第
２のＭ ＯＳ ）ランジスタをオン状態に設定すること
によってメモリセルアレイ内のデータとは無関孫のデー
タを外部から出力回路に供給するようにした半導体記憶
装置が提供されている。
以下図面を参照してこの発明の一実施例を説明する。第
１図はこの発明を１ビツトのデータ読み出しを行なうＲ
ＯＭに実施した場合の（／イ底を示すブロック図である
。図においてアドレスバッファ１）には複数の外部端子
１２に与えられるアドレス１訂号Ａｍ＋１〜Ａｎが供給
される。このアドレスバッファ１ノはアドレス信号Ａｍ
＋１〜Ａｎからそれらの反転イボ号λｍ＋１〜Ａｎを作
り出すものであり、両アドレスイＨ号Ａｍ＋１〜Ａｎ。
１図はこの発明を１ビツトのデータ読み出しを行なうＲ
ＯＭに実施した場合の（／イ底を示すブロック図である
。図においてアドレスバッファ１）には複数の外部端子
１２に与えられるアドレス１訂号Ａｍ＋１〜Ａｎが供給
される。このアドレスバッファ１ノはアドレス信号Ａｍ
＋１〜Ａｎからそれらの反転イボ号λｍ＋１〜Ａｎを作
り出すものであり、両アドレスイＨ号Ａｍ＋１〜Ａｎ。
Ａｍ＋ １〜Ａ、ｎはアドレスデコーダ１３に供給され
る。このアドレスデコーダ１３には外部端子Ｉ４に与え
られるチップイネーブル信号音がさらに供給されており
、この信号ＣＦが”０″レベルのときにのみアドレスデ
コーダ１３はアドレス信号のデコード動作を行なうよう
になっている。アドレスデコーダ１３のデコード出力は
メモリセルアレイ１５に供給される。このメモリセルア
レイ１５は製造工程の途中もしくは製造ｉ＆に予め１”
レベルあるいは”０”レベルのデータがプログラムされ
ている複数のメモリセルを備えており、アドレスデコー
ダ１３からのデコード出力に対応して複数イ固のメモリ
セルからデータを並列的に読み出すようになっている。
る。このアドレスデコーダ１３には外部端子Ｉ４に与え
られるチップイネーブル信号音がさらに供給されており
、この信号ＣＦが”０″レベルのときにのみアドレスデ
コーダ１３はアドレス信号のデコード動作を行なうよう
になっている。アドレスデコーダ１３のデコード出力は
メモリセルアレイ１５に供給される。このメモリセルア
レイ１５は製造工程の途中もしくは製造ｉ＆に予め１”
レベルあるいは”０”レベルのデータがプログラムされ
ている複数のメモリセルを備えており、アドレスデコー
ダ１３からのデコード出力に対応して複数イ固のメモリ
セルからデータを並列的に読み出すようになっている。
メモリセルアレイ１５から読み出されるデータはデータ
マルチプレクサ１６に供岱される。このデータマルチプ
レクサ１６には複数の外部端子Ｊ７に与えられるアドレ
ス信号Ａ。〜Ａｍがさらに供給されており、このデータ
マルチプレクサ１６はこれらのアドレス指定号に応じて
複数のデータから１つを選択する。ここで選択されたデ
ータはスイッチ用のＭＯ３）ランジスタ１８を介して出
力回路１９に供給される。
マルチプレクサ１６に供岱される。このデータマルチプ
レクサ１６には複数の外部端子Ｊ７に与えられるアドレ
ス信号Ａ。〜Ａｍがさらに供給されており、このデータ
マルチプレクサ１６はこれらのアドレス指定号に応じて
複数のデータから１つを選択する。ここで選択されたデ
ータはスイッチ用のＭＯ３）ランジスタ１８を介して出
力回路１９に供給される。
−力、前記アドレス（ｇ号Ａ。が与えられる外部端子１
７には前記チップイネーブル信号ＣＥがあるレベル状態
のときに外部から１ビツトのデータが与えられるように
なっており、この端子１７にＣまたとえば入カパツファ
などからなる入力回路２０が接続される。そしてこの入
力回路２０の出力データはもう１つのスイッチ用のＭＯ
Ｓ ）ランラスタ２１ｆ介して上記出力回路１９に供給
される。さらに前記チップイネーブル信号ＣＥが与えら
れる外部端子１４にはこの（Ｗ号ＣＥのレベル状態に応
じて各レベルが設定される第１、第２の信号８１．Ｓ２
を出力する信号発生回路２２が接続されてお（ハこの回
路２２から出力される第１の信号ｓ１は前記ＭＯＳトラ
ンジスタ１８のゲートに、第２の信号ｓ２は前記ＭＯ８
）ランジメタ２ノのゲートにそれぞれ供給てれる。
７には前記チップイネーブル信号ＣＥがあるレベル状態
のときに外部から１ビツトのデータが与えられるように
なっており、この端子１７にＣまたとえば入カパツファ
などからなる入力回路２０が接続される。そしてこの入
力回路２０の出力データはもう１つのスイッチ用のＭＯ
Ｓ ）ランラスタ２１ｆ介して上記出力回路１９に供給
される。さらに前記チップイネーブル信号ＣＥが与えら
れる外部端子１４にはこの（Ｗ号ＣＥのレベル状態に応
じて各レベルが設定される第１、第２の信号８１．Ｓ２
を出力する信号発生回路２２が接続されてお（ハこの回
路２２から出力される第１の信号ｓ１は前記ＭＯＳトラ
ンジスタ１８のゲートに、第２の信号ｓ２は前記ＭＯ８
）ランジメタ２ノのゲートにそれぞれ供給てれる。
前８＋、出力回路１９は前記ＭＯＳトランジスタ１８．
２１それぞれを介して供給されるデータをいったんラッ
チして、このラッチしたデータを外部端子２３を介して
外部回路に供給するようになっている。
２１それぞれを介して供給されるデータをいったんラッ
チして、このラッチしたデータを外部端子２３を介して
外部回路に供給するようになっている。
第２図は第１図中の信号発生回路２２の具体的構成を示
す回路図である。第２図において、正極性の゛Ｉ！１！
源電圧ＶＤＤ印加点と接地電位（ＯＶ）点との間には負
荷用のＭＯＳ）ランジスタ３１と駆動用のＭＯＳ）ラン
ジスタ３２とが直列接続され、この両Ｍ ＯＳ ）ラン
ジスタ３１．３２によってインバータ３３が構成されて
いる。同様にＶＤＤ印加点と接地電位点との間には負荷
用のＭＯＳ）ランジスク３４と駆動用のＭＯＳ）ランジ
スタ３５とが直列接続され、この両ＭＯＳトランジスタ
３４．３５によってインバータ３６が構成されている。
す回路図である。第２図において、正極性の゛Ｉ！１！
源電圧ＶＤＤ印加点と接地電位（ＯＶ）点との間には負
荷用のＭＯＳ）ランジスタ３１と駆動用のＭＯＳ）ラン
ジスタ３２とが直列接続され、この両Ｍ ＯＳ ）ラン
ジスタ３１．３２によってインバータ３３が構成されて
いる。同様にＶＤＤ印加点と接地電位点との間には負荷
用のＭＯＳ）ランジスク３４と駆動用のＭＯＳ）ランジ
スタ３５とが直列接続され、この両ＭＯＳトランジスタ
３４．３５によってインバータ３６が構成されている。
上記両インバータ３３゜３６の駆動用のＭＯＳトランジ
スタ、？ ２ 、３５のゲートには前記外部端子１４に
与えられるチップイネーブル信号ＣＥが並列的に供伶さ
れる。
スタ、？ ２ 、３５のゲートには前記外部端子１４に
与えられるチップイネーブル信号ＣＥが並列的に供伶さ
れる。
上記一方のインバータ３３の出力はアントゲ−１・回路
３７およびノアゲート１刊路３８に並列的（て供給され
、上記他方のインバータ３６の出力も上記アンドゲート
回路３７およびノアゲート回路３８の他方入力端に並列
的に供給される。
３７およびノアゲート１刊路３８に並列的（て供給され
、上記他方のインバータ３６の出力も上記アンドゲート
回路３７およびノアゲート回路３８の他方入力端に並列
的に供給される。
ぞして上記アンドゲート回路３７の出力が前記第１の信
号Ｓ）として前記ＭＯ８＋−ランジスタ１８に供給され
、上記ノアゲート回路３８の出力が前記第２の信号ｓ２
として前記ＭＯ８トランジスタ２１に供給される。ここ
でチップイネーブル信号ＣＥがＯＶ、＋５Ｖ、＋１０Ｖ
の３値を収り得る場合に、上記一方のインバータ３３内
のＭＯＳ）ランジスタ３２のしきい値電圧はＯｖよりも
大きくかっ＋５ｖよりは小さいたとえば＋ＩＶに設計さ
れており、さらに上記他方のインバータ３６内のＭＯＳ
トランジスタ３５のしきい値電圧は＋５Ｖよりは大きく
かつ＋１０ｖより１ｒｉ小さいたとえば＋８ｖに設計さ
れている。
号Ｓ）として前記ＭＯ８＋−ランジスタ１８に供給され
、上記ノアゲート回路３８の出力が前記第２の信号ｓ２
として前記ＭＯ８トランジスタ２１に供給される。ここ
でチップイネーブル信号ＣＥがＯＶ、＋５Ｖ、＋１０Ｖ
の３値を収り得る場合に、上記一方のインバータ３３内
のＭＯＳ）ランジスタ３２のしきい値電圧はＯｖよりも
大きくかっ＋５ｖよりは小さいたとえば＋ＩＶに設計さ
れており、さらに上記他方のインバータ３６内のＭＯＳ
トランジスタ３５のしきい値電圧は＋５Ｖよりは大きく
かつ＋１０ｖより１ｒｉ小さいたとえば＋８ｖに設計さ
れている。
第３図は第１図中の出力回路１９の出力段の構成を示す
回路図である。この出力段は正極性の電源ｌｉ【圧ＶＤ
Ｄ印加点と接地電位点との間に直列接続される２つのＭ
ＯＳトランジスタ４１゜４２からなるバッファ回路４３
と、供給されるデータに応じて上記画ＭＯ８）シンジス
タ４１−４２のゲート制御信号を発生する制御回路４４
とを備えており、データを出力するための前記外部端子
２３は上記両ＭＯ８）ランジスタ４１゜４２の直列接続
点に設けられている。なお、第１１図ないし第３図の回
路中で用いられているＭＯＳ）ランジスタは全てＮチャ
ネルである。
回路図である。この出力段は正極性の電源ｌｉ【圧ＶＤ
Ｄ印加点と接地電位点との間に直列接続される２つのＭ
ＯＳトランジスタ４１゜４２からなるバッファ回路４３
と、供給されるデータに応じて上記画ＭＯ８）シンジス
タ４１−４２のゲート制御信号を発生する制御回路４４
とを備えており、データを出力するための前記外部端子
２３は上記両ＭＯ８）ランジスタ４１゜４２の直列接続
点に設けられている。なお、第１１図ないし第３図の回
路中で用いられているＭＯＳ）ランジスタは全てＮチャ
ネルである。
このような構成でなるＲＯＭは、チップイネーブル信号
ＣＥの電圧レベル状態に応じて３つの動作モードを収り
得る。すなわち、チップイネーブル信号ＣＥの電圧レベ
ルがＯｖに設定さノ］、るときには、′第２図の信号発
生回路ＶＣ忘いてインバータ３３．３６内のＭＯＳトラ
ンジスタ３２．３５はともにオフ状態となるので、両イ
ンバータ３３．３６の出力はともに”１″レベルとなる
。このとき、アンドゲート回路３７の出力である信号Ｓ
１は”１″レベル、ノアゲート回路３８の出力である信
号は゛Ｏｎレベルとなる。次に信号ＣＥの電圧レベルが
＋５■に設定されるとき、インバータ３３内のＭＯＳト
ランジスタ３２はオン状態となってインバータ３３の出
力は”０″レベルにされる。またインバータ３６内のＭ
ＯＳ）ランジスタ３５はオフ状Ｊｆ１であるのでこのイ
ンバータ３６の出力は゛１″レベルで返る。したがって
このときは、悟骨Ｓｌ、Ｓ２ともに６０”レベルとなる
。次に信号ＣＥの電圧レベルが＋１０ＶＶｃ股矩される
とき、ＭＯＳトランジスタ３２．３５はともにオン状態
となって両インバータ３３．３６の出力はともに”０″
レベルにされる。したがってこのときは、信号Ｓ１が“
０″レベル、信号Ｓ２は”１”レベルとなる。下記の表
は第２図の回路における各モードと信号８１．８２との
関係をまとめて示したものである。
ＣＥの電圧レベル状態に応じて３つの動作モードを収り
得る。すなわち、チップイネーブル信号ＣＥの電圧レベ
ルがＯｖに設定さノ］、るときには、′第２図の信号発
生回路ＶＣ忘いてインバータ３３．３６内のＭＯＳトラ
ンジスタ３２．３５はともにオフ状態となるので、両イ
ンバータ３３．３６の出力はともに”１″レベルとなる
。このとき、アンドゲート回路３７の出力である信号Ｓ
１は”１″レベル、ノアゲート回路３８の出力である信
号は゛Ｏｎレベルとなる。次に信号ＣＥの電圧レベルが
＋５■に設定されるとき、インバータ３３内のＭＯＳト
ランジスタ３２はオン状態となってインバータ３３の出
力は”０″レベルにされる。またインバータ３６内のＭ
ＯＳ）ランジスタ３５はオフ状Ｊｆ１であるのでこのイ
ンバータ３６の出力は゛１″レベルで返る。したがって
このときは、悟骨Ｓｌ、Ｓ２ともに６０”レベルとなる
。次に信号ＣＥの電圧レベルが＋１０ＶＶｃ股矩される
とき、ＭＯＳトランジスタ３２．３５はともにオン状態
となって両インバータ３３．３６の出力はともに”０″
レベルにされる。したがってこのときは、信号Ｓ１が“
０″レベル、信号Ｓ２は”１”レベルとなる。下記の表
は第２図の回路における各モードと信号８１．８２との
関係をまとめて示したものである。
表
次にまずチップイネーブル信号前が。■に設定されるモ
ードＩのとき、第２図回路では信号Ｓ１が”１″レベル
に、信号ｓ２が”ｏ″レベルそれぞれ設定される。する
と、第１図回路において、Δ４０Ｓ）シンジスタ１８が
オン状態、ＭＯＳトランジスタ２１がオフ状態となって
、出力回路１９にはデータマルチプレクサ１６からのデ
ータのみが選択的に供給可能となる。一方、信号ｃＥは
ｏＶでありこの電圧レベルハ”０″レベルに対応してい
るので、アドレスデコーダ１３が動作を行ない、メ・モ
リセルアレイ１５ではこのときのアドレス１ｇ号Ａｍ−
１−１〜Ａｎに基づくアドレスデコーダ１３がらのデコ
ード出力に応じてぃくっがのメモリセルが選択され、こ
こからデータが読み出される。メモリセルアレイ１５が
ら読み出されたデータはアドレス信９Ａ。−Ａｍに基づ
いてデータマルチプレクサ１６で１ピツト分が選択され
、この選択されたデータがオン状態となっているＭＯＳ
）ランジスタ１８を介して出方回路１ ！Ｉ ＶＣＣ六
方れ、この後このデータが外部端子２３を介して出力デ
ータＯＵＴとして外部回路に供給される。すなわち、こ
のモード■は通常のＲＯＭのデータｉ痺み出しモードと
同等である。
ードＩのとき、第２図回路では信号Ｓ１が”１″レベル
に、信号ｓ２が”ｏ″レベルそれぞれ設定される。する
と、第１図回路において、Δ４０Ｓ）シンジスタ１８が
オン状態、ＭＯＳトランジスタ２１がオフ状態となって
、出力回路１９にはデータマルチプレクサ１６からのデ
ータのみが選択的に供給可能となる。一方、信号ｃＥは
ｏＶでありこの電圧レベルハ”０″レベルに対応してい
るので、アドレスデコーダ１３が動作を行ない、メ・モ
リセルアレイ１５ではこのときのアドレス１ｇ号Ａｍ−
１−１〜Ａｎに基づくアドレスデコーダ１３がらのデコ
ード出力に応じてぃくっがのメモリセルが選択され、こ
こからデータが読み出される。メモリセルアレイ１５が
ら読み出されたデータはアドレス信９Ａ。−Ａｍに基づ
いてデータマルチプレクサ１６で１ピツト分が選択され
、この選択されたデータがオン状態となっているＭＯＳ
）ランジスタ１８を介して出方回路１ ！Ｉ ＶＣＣ六
方れ、この後このデータが外部端子２３を介して出力デ
ータＯＵＴとして外部回路に供給される。すなわち、こ
のモード■は通常のＲＯＭのデータｉ痺み出しモードと
同等である。
次にチップイネーブル信号ＣＦが＋５ｖに設２とされる
モードｎのとき ＧＪ号ｓ１．ｓ；ｌは第２図回路でと
もに”０”レベルに設定されるので、第１図［す路内の
ＭＯＳ）ランジスタ１８゜２１はともにオフ状態となる
。すると出方回路１９には何のデータも供給されること
がなく、また信号ＣＥの＋５ＶＩ−ｉ、１”レベルに対
応しておリアドレスデフーダ１３も動作しないので、こ
のモート用１ｕ：通常のＲＯＭのデータ読み出し禁止モ
ードと同等である。なお、このモードＨのとき、出力回
路１９内の制御回路４４はともに”０”レベルのゲート
制御イＪ号を出力し、バッファ回路４３内の両ＭＯ８）
ランジスタ４１゜４２はともにオフ状態とされるので、
外部端子２３は旨インピーダンス状態とされる。
モードｎのとき ＧＪ号ｓ１．ｓ；ｌは第２図回路でと
もに”０”レベルに設定されるので、第１図［す路内の
ＭＯＳ）ランジスタ１８゜２１はともにオフ状態となる
。すると出方回路１９には何のデータも供給されること
がなく、また信号ＣＥの＋５ＶＩ−ｉ、１”レベルに対
応しておリアドレスデフーダ１３も動作しないので、こ
のモート用１ｕ：通常のＲＯＭのデータ読み出し禁止モ
ードと同等である。なお、このモードＨのとき、出力回
路１９内の制御回路４４はともに”０”レベルのゲート
制御イＪ号を出力し、バッファ回路４３内の両ＭＯ８）
ランジスタ４１゜４２はともにオフ状態とされるので、
外部端子２３は旨インピーダンス状態とされる。
チップイネーブル信号ＣＦが＋ＩＯＶに設定されるモー
ド■のとぎには、信号Ｓ１は”０”レベルに、信号Ｓ２
は“１″レベルに設定される。
ド■のとぎには、信号Ｓ１は”０”レベルに、信号Ｓ２
は“１″レベルに設定される。
すると、第１図回路において、ＭＯＳトランジスタＪ８
がオフ状態、Ｐ／ＩＯＳトランジスタ２Ｉがオン状態と
なって、出力回路１９には入力回路２０からのデータの
みが選択的に供治可能となる。このとき、外部端子１７
０１つにアドレス信号Ａ。の代りに任意の１ピツトのデ
ータを入力す荘は、このデータは入力回路２０およびオ
フ状態となっているＭＯＳ）ランジメタ２ノを介して出
力回路１９に入力される。ここでいまＡ。の外部端子１
２に“１”レベルのデータを人力すれば、第３図中の叩
Ｊ＃回路４４１１ＣよってたとえばＭＯＳトランジスタ
４ノのゲートには”１”レベルの（ｇ号が入力され、Ｍ
ＯＳ）ラン、ジスタ４２のゲートには″０″レベルの信
号が入力される。このとき、八１０Ｓ ）ランジスタ４
Ｉがオン状態となるので、電源電圧ＶＤＤ印加点から外
部端子２３に同って電ｂ）ｔが７７１とれ、出力データ
は１”レベルに設だされる。この状態では外部端子２３
からの出カフａ流１ｏｒｔを測定することができる。す
なわち、イ汀号ＣＥを＋１０Ｖに設定するモードｄのと
き（ＣＡ ｏの外部端子１７に″Ｉ″レベルのデータを
入力すれば、このデータはいったん出力回路１９に供給
さｈさらに外部端子２３を介して出力されるので、出力
回路１９における出力′磁流１０Ｈの機能確認を容易紀
行なうことができる。一方、このモード（１）トキＡ、
。の外部端子１７に６０”レベルのデータを入力すれば
、上記とは逆に第３図中の制御回路４４によりたとえば
ＭｏＳトランジスタ４ノのゲートには”Ｏ”レベルの信
号が入力され、ＭＯＳ）ランジスタ４２のゲートには１
”レベルの４１１号が入力される。この場合にはＭＯＳ
トランジスタ４２がオン状態となるので、外部端子２３
からＭＯＳ）ランジスタ４２を介し７て接地電位点に回
って電流が流れ、出力データは″Ｏルベルに設定される
。そしてこの状態で１は外部端子２３へ外部回路から流
れ込む出力電流ＩＯＬを測定することができる。すなわ
ち、このモード１のときにＡ。の外部端子１７に０”レ
ベルのデータを入力すれば、このデータはいったん出力
１回路１９に供給されさらに外部端子２３を介して出力
されるので、出力回路１９における出力″電流ＩＯＬの
機能確認を容易に行なうことができる。すなわち、この
モード釘は出力回路１９の機能確認を行なうためのモー
ドであり、このモードｍのときにＡ。の外部端子１７に
データを入力するだけでこのデータ１４力回路１９に供
給子ることができるので、従来のＲＯＭのように予めメ
モリセルアレイ内に記憶さｉしているものの中から必要
とするデー１ね（択する操作がいらない。したがって、
出力回路の機能確認は極めて短時間で行なうことができ
る。
がオフ状態、Ｐ／ＩＯＳトランジスタ２Ｉがオン状態と
なって、出力回路１９には入力回路２０からのデータの
みが選択的に供治可能となる。このとき、外部端子１７
０１つにアドレス信号Ａ。の代りに任意の１ピツトのデ
ータを入力す荘は、このデータは入力回路２０およびオ
フ状態となっているＭＯＳ）ランジメタ２ノを介して出
力回路１９に入力される。ここでいまＡ。の外部端子１
２に“１”レベルのデータを人力すれば、第３図中の叩
Ｊ＃回路４４１１ＣよってたとえばＭＯＳトランジスタ
４ノのゲートには”１”レベルの（ｇ号が入力され、Ｍ
ＯＳ）ラン、ジスタ４２のゲートには″０″レベルの信
号が入力される。このとき、八１０Ｓ ）ランジスタ４
Ｉがオン状態となるので、電源電圧ＶＤＤ印加点から外
部端子２３に同って電ｂ）ｔが７７１とれ、出力データ
は１”レベルに設だされる。この状態では外部端子２３
からの出カフａ流１ｏｒｔを測定することができる。す
なわち、イ汀号ＣＥを＋１０Ｖに設定するモードｄのと
き（ＣＡ ｏの外部端子１７に″Ｉ″レベルのデータを
入力すれば、このデータはいったん出力回路１９に供給
さｈさらに外部端子２３を介して出力されるので、出力
回路１９における出力′磁流１０Ｈの機能確認を容易紀
行なうことができる。一方、このモード（１）トキＡ、
。の外部端子１７に６０”レベルのデータを入力すれば
、上記とは逆に第３図中の制御回路４４によりたとえば
ＭｏＳトランジスタ４ノのゲートには”Ｏ”レベルの信
号が入力され、ＭＯＳ）ランジスタ４２のゲートには１
”レベルの４１１号が入力される。この場合にはＭＯＳ
トランジスタ４２がオン状態となるので、外部端子２３
からＭＯＳ）ランジスタ４２を介し７て接地電位点に回
って電流が流れ、出力データは″Ｏルベルに設定される
。そしてこの状態で１は外部端子２３へ外部回路から流
れ込む出力電流ＩＯＬを測定することができる。すなわ
ち、このモード１のときにＡ。の外部端子１７に０”レ
ベルのデータを入力すれば、このデータはいったん出力
１回路１９に供給されさらに外部端子２３を介して出力
されるので、出力回路１９における出力″電流ＩＯＬの
機能確認を容易に行なうことができる。すなわち、この
モード釘は出力回路１９の機能確認を行なうためのモー
ドであり、このモードｍのときにＡ。の外部端子１７に
データを入力するだけでこのデータ１４力回路１９に供
給子ることができるので、従来のＲＯＭのように予めメ
モリセルアレイ内に記憶さｉしているものの中から必要
とするデー１ね（択する操作がいらない。したがって、
出力回路の機能確認は極めて短時間で行なうことができ
る。
なお、この発明は上記した実施例に限定されるものでは
なく種々の変形が可能である。たとえば上記実施例では
この発明を１ビツトのデータ読み出しを行なうＲＯＭに
実施した場合について説明したが、これは複数ビットの
データを並列的に読み出すようなＲＯＭに実施できるの
けもちろんのことＲＡＭにも実施できる。この発明をＲ
ＡＭに実施した場合、所定のデータをいったんメモリセ
ルアレイに記憶させこの後このデータを読み出して出力
回路に供給する従来の場合の操作よりも、単に外部から
データを入力してこれを出力回路１９に供給するこの発
明の場合の操作の方がより短時間で行なえることは明ら
かである。
なく種々の変形が可能である。たとえば上記実施例では
この発明を１ビツトのデータ読み出しを行なうＲＯＭに
実施した場合について説明したが、これは複数ビットの
データを並列的に読み出すようなＲＯＭに実施できるの
けもちろんのことＲＡＭにも実施できる。この発明をＲ
ＡＭに実施した場合、所定のデータをいったんメモリセ
ルアレイに記憶させこの後このデータを読み出して出力
回路に供給する従来の場合の操作よりも、単に外部から
データを入力してこれを出力回路１９に供給するこの発
明の場合の操作の方がより短時間で行なえることは明ら
かである。
さらに上記実施例ではデータの選択を行なうＭＯＳトラ
ンジスタ１８．２１を制御する４ｇ号Ｓ１，８２はチッ
プイネーブル信号ＣＥから作るように説明したが、これ
はその他の制御信号から作るようにしてもよく、さらに
は信号５ＩＳ２を外部端子から直接に入力するようにし
てもよい。また信号ＣＥから信号８１．８２を作り出す
鵠２図に示す信号発生回路は、第４図に示すように、前
記２つのインバータ３３．３６の代りに前記ＭＯ８）ラ
ンジスタ３２．３５のしきい値電圧に対応した基準電圧
ＶｒｅｆＬ。
ンジスタ１８．２１を制御する４ｇ号Ｓ１，８２はチッ
プイネーブル信号ＣＥから作るように説明したが、これ
はその他の制御信号から作るようにしてもよく、さらに
は信号５ＩＳ２を外部端子から直接に入力するようにし
てもよい。また信号ＣＥから信号８１．８２を作り出す
鵠２図に示す信号発生回路は、第４図に示すように、前
記２つのインバータ３３．３６の代りに前記ＭＯ８）ラ
ンジスタ３２．３５のしきい値電圧に対応した基準電圧
ＶｒｅｆＬ。
ＶｒｅｆＪ（が非反転入力端に供給されている電圧コン
パレータ４１，４２を用いるようにしてもよい。また信
号ＣＥの３値の電圧レベル、ＭＯＳトランジスタ３２．
３５のしきい値電圧および上記電圧コンパレータ４１，
４２への基準電圧の値°も上記した各個に限定されるも
のではない。
パレータ４１，４２を用いるようにしてもよい。また信
号ＣＥの３値の電圧レベル、ＭＯＳトランジスタ３２．
３５のしきい値電圧および上記電圧コンパレータ４１，
４２への基準電圧の値°も上記した各個に限定されるも
のではない。
以上説明したようにこの発明によれば、データを外部に
出力するための出力回路の機能確認を短時間で行なうこ
とができる半導体記憶装置を提供することができる。
出力するための出力回路の機能確認を短時間で行なうこ
とができる半導体記憶装置を提供することができる。
第１図はこの発明の一実施例に係るＲＯＭの構成を示す
ブロック図、第２図および第３図はそれぞれ第１図中の
一部分を具体的に示す回路図、第、４図は第２図回路の
鉛形例を示す回路図である。 １５・・・メモリセルアレイ（データ記憶回路）、１２
．１４，１７，２３…外部端子、１８゜２１・・・スイ
ッチ用のＭＯＳトランジスタ、Ｉ９・・・出力回路（デ
ータ出力回路）、２ｏ・・・入力回路、２２・・・信号
発生回路。 出願人代理人 弁理士 鈴 性成 彦第 ２ ａ Ｖ叩 ？ ＠３ ；”４ ？ ４ 第 ４ 図 Ｖ＋ｅ＋Ｈ
ブロック図、第２図および第３図はそれぞれ第１図中の
一部分を具体的に示す回路図、第、４図は第２図回路の
鉛形例を示す回路図である。 １５・・・メモリセルアレイ（データ記憶回路）、１２
．１４，１７，２３…外部端子、１８゜２１・・・スイ
ッチ用のＭＯＳトランジスタ、Ｉ９・・・出力回路（デ
ータ出力回路）、２ｏ・・・入力回路、２２・・・信号
発生回路。 出願人代理人 弁理士 鈴 性成 彦第 ２ ａ Ｖ叩 ？ ＠３ ；”４ ？ ４ 第 ４ 図 Ｖ＋ｅ＋Ｈ
Claims (3)
- （１） データ記憶手段と、複数の外部端子と、上記
外部端子に与えられる少なくとも１つの制御信号に応じ
て上記外部端子に与えられる少なくとも１ビツトの入力
データおよび上記データ記憶手段から読み出されるデー
タのうちいずれか一方を選択する選択手段と、この手段
で選択されるデータを外部に出力するデータ出力手段と
を具備したことを特徴とする半導体記憶装置。 - （２）前記選択手段は、前記制御信号の電圧レベルに応
じて′第１、第２の信号を発生する信号発生手段と、前
記データ記憶手段と前記データ出力手段との間に挿入さ
れ上記？ＪｉＩｉの信号に応じてスイッチ制御される第
１のスイッチ手段と、前記入力データが与えられる外部
端子と前記データ出力手段との間に挿入され上記第２の
信号に応じてスイッチ制（＋＋ｉｉされる梶２のスイッ
チ手段とから構成される特許請求の範囲第１項に記載の
半導体記憶装置。 - （３） 前記（ｇ号発生手段は前記叩Ｉ旬ｌＩ信号の
電圧レベルの３値に対応して第１、第２の信吋のレベル
設定を行なう特許請求の範囲第２項に記載の半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58075020A JPS59201295A (ja) | 1983-04-28 | 1983-04-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58075020A JPS59201295A (ja) | 1983-04-28 | 1983-04-28 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59201295A true JPS59201295A (ja) | 1984-11-14 |
Family
ID=13564071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58075020A Pending JPS59201295A (ja) | 1983-04-28 | 1983-04-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201295A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6432491A (en) * | 1987-07-27 | 1989-02-02 | Nippon Electric Ic Microcomput | Semiconductor storage device |
-
1983
- 1983-04-28 JP JP58075020A patent/JPS59201295A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6432491A (en) * | 1987-07-27 | 1989-02-02 | Nippon Electric Ic Microcomput | Semiconductor storage device |
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