JPS62119795A - 読出し専用記憶回路 - Google Patents
読出し専用記憶回路Info
- Publication number
- JPS62119795A JPS62119795A JP60258847A JP25884785A JPS62119795A JP S62119795 A JPS62119795 A JP S62119795A JP 60258847 A JP60258847 A JP 60258847A JP 25884785 A JP25884785 A JP 25884785A JP S62119795 A JPS62119795 A JP S62119795A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は読出し専用記憶回路に関し、特に集積化に伴い
回路規模が大きくなり、制御信号の遅延が生じても誤動
作することなくデータを読み出すことのできる読出し専
用記憶回路に関する。
回路規模が大きくなり、制御信号の遅延が生じても誤動
作することなくデータを読み出すことのできる読出し専
用記憶回路に関する。
従来、集積回路の中にある読出し専用記憶回路（以下Ｒ
ＯＭ＞は、集積回路各ファンクション部に使われるすべ
ての制御信号を生成するタイミングジェネレータ部から
、データの読出しに必要な制御信号を供給されていた。
ＯＭ＞は、集積回路各ファンクション部に使われるすべ
ての制御信号を生成するタイミングジェネレータ部から
、データの読出しに必要な制御信号を供給されていた。
近年、半導体技術の著しい進歩によりトランジスタの集
積度が飛躍的に向上したため、集積回路の規模も大きく
なった。
積度が飛躍的に向上したため、集積回路の規模も大きく
なった。
第４図は集積回路における従来のＲＯＭの一例の示すブ
ロック図である。集積回路の大規模化に伴い、第４図に
示すようにＲＯＭ３０とタイミングジェネレータ部３４
がチップ上でかなりはなれている場合には、それぞれ制
御信号、アドレスデータＡ。、〜Ａ、および読み出され
たデータＯ２゜〜０．ｓを伝送する制御信号線３１．ア
ドレスデータ線３２およびデータ線３３の負荷の違いに
より、これらの信号およびデータの間で競合を起こし、
その結果ＲＯＭ ３０のデータが正しく読み出されず、
システムが誤動作することがある欠点がある。
ロック図である。集積回路の大規模化に伴い、第４図に
示すようにＲＯＭ３０とタイミングジェネレータ部３４
がチップ上でかなりはなれている場合には、それぞれ制
御信号、アドレスデータＡ。、〜Ａ、および読み出され
たデータＯ２゜〜０．ｓを伝送する制御信号線３１．ア
ドレスデータ線３２およびデータ線３３の負荷の違いに
より、これらの信号およびデータの間で競合を起こし、
その結果ＲＯＭ ３０のデータが正しく読み出されず、
システムが誤動作することがある欠点がある。
本発明のＲＯＭは、アドレスデータを入力させる入力手
段と、前記アドレスデータをデコードするデコード手段
と、データを格納する格納手段と、前記アドレスデータ
により前記格納手段から読み出されたデータを出力させ
る出力手段と、前記データの読出し制御を行なう制御手
段とからなり、前記制御手段はリングカウンタを含んで
なり外部からの読出し信号により該リングカウンタを動
作させてデータの読出しを行わせている。
段と、前記アドレスデータをデコードするデコード手段
と、データを格納する格納手段と、前記アドレスデータ
により前記格納手段から読み出されたデータを出力させ
る出力手段と、前記データの読出し制御を行なう制御手
段とからなり、前記制御手段はリングカウンタを含んで
なり外部からの読出し信号により該リングカウンタを動
作させてデータの読出しを行わせている。
本発明は、読出し信号を受信するＲ−Ｓラッチ。
クロックを供給するゲート、リングカウンタおよびリン
グカウンタをリセットするゲートから構成されており、
読出し信号を受は取るとリングカウンタにクロックが送
られ、これによりＲＯＭに必要な制御信号が供給される
。リングカウンタは所定動作終了後、リセットされて停
止する。そして、再び読出し信号を受は取ると上記の動
作を繰り返す。
グカウンタをリセットするゲートから構成されており、
読出し信号を受は取るとリングカウンタにクロックが送
られ、これによりＲＯＭに必要な制御信号が供給される
。リングカウンタは所定動作終了後、リセットされて停
止する。そして、再び読出し信号を受は取ると上記の動
作を繰り返す。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図における主要部の詳細具体例を示す回路図、第３
図１よ第２図における動作を説明するためのタイムチャ
ートである。
第１図における主要部の詳細具体例を示す回路図、第３
図１よ第２図における動作を説明するためのタイムチャ
ートである。
本実施例はダイナミック動作するＲＯＭであり、第１図
に示すように、アドレスデータＡ。、Ａ１゜Ａ２．〜Ａ
、を入力するアドレス入力バッファ１と、アドレス人力
バッファ１からのアドレスデータをデコードするアドレ
スデコーダ２と、データを格納するメモリセル３と、メ
モリセル３から出力されたデータをラッチするデータラ
ッチ４と、データラツナ４からデータを・読み出して次
段のブロックへデータＯＪ、０２ 、 ｏ、 、〜○、
を出力する出カバ・ソファ５と、外部からのセレクト信
号（以下ダニ）を受信することによりアドレス部および
データ部のプリチャージ９データラ・ソチ４へのデータ
の格納、出カバ・ソファ５がらのデータ出力等のすべて
の制御を開始する制御部６とからなる。
に示すように、アドレスデータＡ。、Ａ１゜Ａ２．〜Ａ
、を入力するアドレス入力バッファ１と、アドレス人力
バッファ１からのアドレスデータをデコードするアドレ
スデコーダ２と、データを格納するメモリセル３と、メ
モリセル３から出力されたデータをラッチするデータラ
ッチ４と、データラツナ４からデータを・読み出して次
段のブロックへデータＯＪ、０２ 、 ｏ、 、〜○、
を出力する出カバ・ソファ５と、外部からのセレクト信
号（以下ダニ）を受信することによりアドレス部および
データ部のプリチャージ９データラ・ソチ４へのデータ
の格納、出カバ・ソファ５がらのデータ出力等のすべて
の制御を開始する制御部６とからなる。
次に第２図において１．メモリセル３はアドレスデコー
ダ２（第１図に図示）により選択されたアドレスライン
１本のもつデータの２ビツトのみを記し、またデータラ
ッチ４と出力バッファ５もこの２ビツトデータを受ける
分だけを記している。
ダ２（第１図に図示）により選択されたアドレスライン
１本のもつデータの２ビツトのみを記し、またデータラ
ッチ４と出力バッファ５もこの２ビツトデータを受ける
分だけを記している。
制御部６は、第２図に示すように、それぞれφ端子に入
力されるクロックの立ち下がりで動作するＤフリップフ
ロップ（以下Ｄ Ｆ／Ｆ）１４゜１５．１６．１７に
より構成されるリングカウンタを含んでいる。
力されるクロックの立ち下がりで動作するＤフリップフ
ロップ（以下Ｄ Ｆ／Ｆ）１４゜１５．１６．１７に
より構成されるリングカウンタを含んでいる。
続いて第１図、〜・第３図を用いて本実施例の動作につ
いて説明する。
いて説明する。
第１図において、アドレスデータＡｏ、〜Ａ。
がアドレス人力バッファ１に入力されると、アドレスデ
コーダ２に読み出すべきデータが格納されているアドレ
スがデコードされる。そして、メモリセル３からそのア
ドレスのデータが出力された後、データラッチ４に格納
され、次いで出力バッファ５により読み出されたデータ
が次段のブロックへ出力される。
コーダ２に読み出すべきデータが格納されているアドレ
スがデコードされる。そして、メモリセル３からそのア
ドレスのデータが出力された後、データラッチ４に格納
され、次いで出力バッファ５により読み出されたデータ
が次段のブロックへ出力される。
本実施例において、電源投入時はＲ３Ｔ入力端子２５に
イニシャルパルスが入力され、前記リングカウンタはリ
セットされている。アドレス入力バッファ１にアドレス
データＡ。、〜Ａ、が入力され、ＳＬ入力端子２３にロ
ーレベルの電圧（以下“０°）が入力されると、ナント
ゲート２１゜２２により構成されているＲ−Ｓラッチの
出力（ナントゲート２２の出力）がハイレベル（以下゛
１゛）になり、インバータ１９．ナントゲート２０を介
してＣＬＫ入力端子２４がらのクロックＣＬＫがリング
カウンタに供給される。この時、アドレスデコーダ２に
よりアドレスデコード用のＮチャンネルトランジスタ（
以下ＱＮ）２６のゲート電極は“０゛になっており、Ｑ
Ｎ２６はオフしている。ＣＬＫ入力端子２４からクロッ
クＣＬＫが１発入力されると、タロツクＣＬＫの立ち下
がりでＤ Ｆ／Ｆ１４のＱ出力Ａが“Ｏ′になるため
、アドレスプリチャージ用のＰチャンネルトランジスタ
（以下Ｑｐ）１２はオンし、アドレスラインＦをチャー
ジして１′にする。これによりデータのＱＮ１３はオン
してラインＧは０°になる。ＣＬＫ入力端子２４から２
発目のクロックＣＬ Ｋが入力されると、その立ち下が
りでＤＦ／Ｆ１５の百出力ＢがＯ゛になり、データプリ
チャージ用のＱｐｌｏ、１１をオンさせる。これにより
ラインＨはチャージされ、ＱｐＨがオフしてもしばらく
この状態を保持している。ＣＬＫ入力端子２４から３発
目のクロックＣＬＫが入力されると、その立ち下がりで
［） Ｆ／′Ｆ１６のＱ出力Ｃが１゛になる。ここで
、ラッチ９．２７はφ端子に供給されるクロックが１′
の時はＩ端子への入力がそのまま出力され、０“になる
と前記クロックが１′の時に入力されたデータを保持す
るので、この時ラッチ９，２７はそれぞれラインＧ、Ｉ
−１の状態を入力してそのままＱ端子からバッファ７．
８へ出力する。しかし、ＤＦ／Ｆ １７のＱ出力りは“
Ｏ′であるため、バッファ７．８はハイインピーダンス
状態であり、ラッチ９，２７の出力を出力端子２８．２
９へ出さない。ＣＬＫ入力端子２４から４発目のクロッ
クＣＬＫが入力されると、その立ち下がりで前記出力Ｃ
は０′に、また前記出力りは］”となるため、ラッチ９
．２７はそれぞれラインＧ、Ｈの状態を保持し、バー・
ソファ７．８はう・ソチ９．２７のＱ出力をそれぞれ１
”、“０′と反転させて出力端子２８．２９より出力す
る。ＣＬＫ入力端子２４から５発目のクロックＣＬＫが
入力されると、タロツクＣＬＫが′１“の時、アンド・
、ノアゲート１８の出力Ｅの０°が出力されて前記リン
グカウンタがリセットされ、ナントゲート２１゜２２で
構成されているＲ−Ｓラッチもリセットされる。このた
め、リングカウンタにはクロックが供給されず、リセッ
トされた・まま停止する。
イニシャルパルスが入力され、前記リングカウンタはリ
セットされている。アドレス入力バッファ１にアドレス
データＡ。、〜Ａ、が入力され、ＳＬ入力端子２３にロ
ーレベルの電圧（以下“０°）が入力されると、ナント
ゲート２１゜２２により構成されているＲ−Ｓラッチの
出力（ナントゲート２２の出力）がハイレベル（以下゛
１゛）になり、インバータ１９．ナントゲート２０を介
してＣＬＫ入力端子２４がらのクロックＣＬＫがリング
カウンタに供給される。この時、アドレスデコーダ２に
よりアドレスデコード用のＮチャンネルトランジスタ（
以下ＱＮ）２６のゲート電極は“０゛になっており、Ｑ
Ｎ２６はオフしている。ＣＬＫ入力端子２４からクロッ
クＣＬＫが１発入力されると、タロツクＣＬＫの立ち下
がりでＤ Ｆ／Ｆ１４のＱ出力Ａが“Ｏ′になるため
、アドレスプリチャージ用のＰチャンネルトランジスタ
（以下Ｑｐ）１２はオンし、アドレスラインＦをチャー
ジして１′にする。これによりデータのＱＮ１３はオン
してラインＧは０°になる。ＣＬＫ入力端子２４から２
発目のクロックＣＬ Ｋが入力されると、その立ち下が
りでＤＦ／Ｆ１５の百出力ＢがＯ゛になり、データプリ
チャージ用のＱｐｌｏ、１１をオンさせる。これにより
ラインＨはチャージされ、ＱｐＨがオフしてもしばらく
この状態を保持している。ＣＬＫ入力端子２４から３発
目のクロックＣＬＫが入力されると、その立ち下がりで
［） Ｆ／′Ｆ１６のＱ出力Ｃが１゛になる。ここで
、ラッチ９．２７はφ端子に供給されるクロックが１′
の時はＩ端子への入力がそのまま出力され、０“になる
と前記クロックが１′の時に入力されたデータを保持す
るので、この時ラッチ９，２７はそれぞれラインＧ、Ｉ
−１の状態を入力してそのままＱ端子からバッファ７．
８へ出力する。しかし、ＤＦ／Ｆ １７のＱ出力りは“
Ｏ′であるため、バッファ７．８はハイインピーダンス
状態であり、ラッチ９，２７の出力を出力端子２８．２
９へ出さない。ＣＬＫ入力端子２４から４発目のクロッ
クＣＬＫが入力されると、その立ち下がりで前記出力Ｃ
は０′に、また前記出力りは］”となるため、ラッチ９
．２７はそれぞれラインＧ、Ｈの状態を保持し、バー・
ソファ７．８はう・ソチ９．２７のＱ出力をそれぞれ１
”、“０′と反転させて出力端子２８．２９より出力す
る。ＣＬＫ入力端子２４から５発目のクロックＣＬＫが
入力されると、タロツクＣＬＫが′１“の時、アンド・
、ノアゲート１８の出力Ｅの０°が出力されて前記リン
グカウンタがリセットされ、ナントゲート２１゜２２で
構成されているＲ−Ｓラッチもリセットされる。このた
め、リングカウンタにはクロックが供給されず、リセッ
トされた・まま停止する。
以上説明したように本実施例は、アートレスが入力され
ＳＬを受信してからリングカンタによって記憶回路の内
部で必要な制御信号を生成しデータを読み出している。
ＳＬを受信してからリングカンタによって記憶回路の内
部で必要な制御信号を生成しデータを読み出している。
し発明の効果〕
以上説明したように本発明は、外部からの読出し信号に
よりリングカウンタを動作させてデータの読出しを行な
わせることにより、回路規模が大きくなって制御信号を
伝送する配線がもつ負荷の影響による遅延が生じてもＲ
ＯＭのデータを正常に読み出すことができる効果がある
。
よりリングカウンタを動作させてデータの読出しを行な
わせることにより、回路規模が大きくなって制御信号を
伝送する配線がもつ負荷の影響による遅延が生じてもＲ
ＯＭのデータを正常に読み出すことができる効果がある
。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図における主要部の詳細具体例を示す回路図、第３
図は第２図における動作を説明するためのタイムチャー
ト、第４図は集積回路における従来のＲＯＭの一例を示
すブロック図である。 １・・・アドレス人力バッファ、２・・・アドレスデコ
ーダ、３・・・メモリセル、４・・・データラッチ、５
・・・出力バッファ、６・・・制御部、７，８・・・バ
ッファ、９．２７・・・ラッチ、１’０． １１． １
２・・・Ｐチャンネルトランジスタ（Ｑｐ ＞、１３．
２６・・・ＮチャンネルＩ・ランジスタ（ＱＮ＞、１４
〜１７・・・Ｄフリップフロップ（Ｄ Ｆ／Ｆ）、１
８・・・アンド・ノアゲート、１９・・・インバータ、
２０．〜２２・・・ナントゲート、２３・・・ＳＬ入力
端子、２４・・・ＣＬＫ入力端子、２５・・・Ｒ３Ｔ入
力端子、２８．２９・・・出力端子、３０・・・ＲＯＭ
、３１・・・制御信号線、３２・・・アドレスデータ線
、３３・・・データ線、３４・・・タイミングジェネレ
ータ部。 弗 ２ 面 ｇｓ７Ｌ−−−−−−−−−−−−−−−−−−−−−
−−−−−−７−−−−−“第３ 図 第 ４ 図
第１図における主要部の詳細具体例を示す回路図、第３
図は第２図における動作を説明するためのタイムチャー
ト、第４図は集積回路における従来のＲＯＭの一例を示
すブロック図である。 １・・・アドレス人力バッファ、２・・・アドレスデコ
ーダ、３・・・メモリセル、４・・・データラッチ、５
・・・出力バッファ、６・・・制御部、７，８・・・バ
ッファ、９．２７・・・ラッチ、１’０． １１． １
２・・・Ｐチャンネルトランジスタ（Ｑｐ ＞、１３．
２６・・・ＮチャンネルＩ・ランジスタ（ＱＮ＞、１４
〜１７・・・Ｄフリップフロップ（Ｄ Ｆ／Ｆ）、１
８・・・アンド・ノアゲート、１９・・・インバータ、
２０．〜２２・・・ナントゲート、２３・・・ＳＬ入力
端子、２４・・・ＣＬＫ入力端子、２５・・・Ｒ３Ｔ入
力端子、２８．２９・・・出力端子、３０・・・ＲＯＭ
、３１・・・制御信号線、３２・・・アドレスデータ線
、３３・・・データ線、３４・・・タイミングジェネレ
ータ部。 弗 ２ 面 ｇｓ７Ｌ−−−−−−−−−−−−−−−−−−−−−
−−−−−−７−−−−−“第３ 図 第 ４ 図
Claims (1)
- アドレスデータを入力させる入力手段と、前記アドレ
スデータをデコードするデコード手段と、データを格納
する格納手段と、前記アドレスデータにより前記格納手
段から読み出されたデータを出力させる出力手段と、前
記データの読出し制御を行なう制御手段とからなり、前
記制御手段はリングカウンタを含んでなり外部からの読
出し信号により該リングカウンタを動作させてデータの
読出しを行なわせることを特徴とする読出し専用記憶回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60258847A JPS62119795A (ja) | 1985-11-18 | 1985-11-18 | 読出し専用記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60258847A JPS62119795A (ja) | 1985-11-18 | 1985-11-18 | 読出し専用記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62119795A true JPS62119795A (ja) | 1987-06-01 |
Family
ID=17325855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60258847A Pending JPS62119795A (ja) | 1985-11-18 | 1985-11-18 | 読出し専用記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62119795A (ja) |
-
1985
- 1985-11-18 JP JP60258847A patent/JPS62119795A/ja active Pending
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