JPH0519798B2 - - Google Patents
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- JPH0519798B2 JPH0519798B2 JP2568785A JP2568785A JPH0519798B2 JP H0519798 B2 JPH0519798 B2 JP H0519798B2 JP 2568785 A JP2568785 A JP 2568785A JP 2568785 A JP2568785 A JP 2568785A JP H0519798 B2 JPH0519798 B2 JP H0519798B2
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- signal
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- memory cell
- supplied
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- 230000015654 memory Effects 0.000 claims description 21
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- Logic Circuits (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
この発明はアドレスデコード回路を有する
E2PROMに関する。
E2PROMに関する。
［発明の技術的背景］
第３図は半導体メモリなどに使用されるアドレ
スデコード回路の一つのデコーダの従来の構成を
示す回路図であり、第４図はそのタイミングチヤ
ートである。半導体メモリのうち特に電気的にデ
ータのプログラムが可能なE2PROMのアドレス
デコード回路では、そのデータ書き込み方式故に
メモリセルの選択を行なう際のデコード信号のレ
ベルがデータ読み出し時と書き込み時とでは異な
つているものがある。すなわち例えばデータ読み
出し時では“１”レベルにされ、データ書き込み
時では“０”レベルにされる。このため、このよ
うな用途に用いられるアドレスデコード回路では
次のような回路的工夫をこらしている。
スデコード回路の一つのデコーダの従来の構成を
示す回路図であり、第４図はそのタイミングチヤ
ートである。半導体メモリのうち特に電気的にデ
ータのプログラムが可能なE2PROMのアドレス
デコード回路では、そのデータ書き込み方式故に
メモリセルの選択を行なう際のデコード信号のレ
ベルがデータ読み出し時と書き込み時とでは異な
つているものがある。すなわち例えばデータ読み
出し時では“１”レベルにされ、データ書き込み
時では“０”レベルにされる。このため、このよ
うな用途に用いられるアドレスデコード回路では
次のような回路的工夫をこらしている。
すなわち、第３図のデコーダにおいて正極性の
電源電圧Vcc印加点と回路点１１との間には負荷
としてのデプレツシヨン型（以下Ｄ型と称する）
のMOSトランジスタ１２が挿入されている。こ
のMOSトランジスタ１２はＮチヤネル型のもの
であり、以下で説明するMOSトランジスタも全
てＮチヤネル型のものであるとする。さらに上記
回路点１１とアース電圧Vss印加点との間には各
ゲートに１ビツトのアドレス信号が供給されるデ
コード用の複数のエンハンスメント型（以下Ｅ型
と称する）の駆動用MOSトランジスタ１３が挿
入されている。ここで上記駆動MOSトランジス
タ１３の少なくとも一つのゲートに“１”レベル
のアドレス信号が供給されると上記回路点１１の
信号ｘ１は“０”レベルにされる。他方、駆動
MOSトランジスタ１３の全てのゲートに“０”
レベルのアドレス信号が供給されると、論理が成
立して上記回路点１１の信号ｘ１は“１”レベル
にされる。
電源電圧Vcc印加点と回路点１１との間には負荷
としてのデプレツシヨン型（以下Ｄ型と称する）
のMOSトランジスタ１２が挿入されている。こ
のMOSトランジスタ１２はＮチヤネル型のもの
であり、以下で説明するMOSトランジスタも全
てＮチヤネル型のものであるとする。さらに上記
回路点１１とアース電圧Vss印加点との間には各
ゲートに１ビツトのアドレス信号が供給されるデ
コード用の複数のエンハンスメント型（以下Ｅ型
と称する）の駆動用MOSトランジスタ１３が挿
入されている。ここで上記駆動MOSトランジス
タ１３の少なくとも一つのゲートに“１”レベル
のアドレス信号が供給されると上記回路点１１の
信号ｘ１は“０”レベルにされる。他方、駆動
MOSトランジスタ１３の全てのゲートに“０”
レベルのアドレス信号が供給されると、論理が成
立して上記回路点１１の信号ｘ１は“１”レベル
にされる。
上記回路点１１の信号ｘ１はＥ／Ｄ型インバー
タ１４に供給されていると共に、ゲートに制御信
号が供給されているMOSトランジスタ１５を
介してもう一つのＥ／Ｄ型インバータ１６に供給
されている。さらに上記Ｅ／Ｄ型インバータ１４
の出力信号はゲートに制御信号Ａが供給されてい
るMOSトランジスタ１７を介して上記Ｅ／Ｄ型
インバータ１６に供給されている。そして上記
Ｅ／Ｄ型インバータ１６の出力端１８の信号ｘ２
がデコード出力として図示しないメモリセルに供
給される。
タ１４に供給されていると共に、ゲートに制御信
号が供給されているMOSトランジスタ１５を
介してもう一つのＥ／Ｄ型インバータ１６に供給
されている。さらに上記Ｅ／Ｄ型インバータ１４
の出力信号はゲートに制御信号Ａが供給されてい
るMOSトランジスタ１７を介して上記Ｅ／Ｄ型
インバータ１６に供給されている。そして上記
Ｅ／Ｄ型インバータ１６の出力端１８の信号ｘ２
がデコード出力として図示しないメモリセルに供
給される。
ところでこのようなデコーダでは、論理の成立
時、データ書き込みの場合にデコード出力信号を
“０”レベルにする必要があるため、制御信号
を“１”レベルに設定してMOSトランジスタ１
５をオン状態にする。これにより“１”レベルに
されている回路点１１の信号ｘ１はこのトランジ
スタ１５を介してＥ／Ｄ型インバータ１６に供給
され、このインバータ１６で反転されて信号ｘ２
にされるので、この信号ｘ２は“０”レベルにさ
れる。
時、データ書き込みの場合にデコード出力信号を
“０”レベルにする必要があるため、制御信号
を“１”レベルに設定してMOSトランジスタ１
５をオン状態にする。これにより“１”レベルに
されている回路点１１の信号ｘ１はこのトランジ
スタ１５を介してＥ／Ｄ型インバータ１６に供給
され、このインバータ１６で反転されて信号ｘ２
にされるので、この信号ｘ２は“０”レベルにさ
れる。
他方、上記論理の成立時、データ読み出しの場
合にはデコード出力信号を“１”レベルにする必
要があるため、制御信号Ａを“１”レベルに設定
してMOSトランジスタ１７をオン状態にする。
これにより“１”レベルにされている回路点１１
の信号ｘ１は二つのＥ／Ｄ型インバータ１４およ
び１６により順次反転されるので、信号ｘ２はｘ
１と同じ“１”レベルにされる。すなわち、これ
によつて選択時に、データ書き込み時と読み出し
時とではデコード出力信号ｘ２の論理が反対にさ
れる。
合にはデコード出力信号を“１”レベルにする必
要があるため、制御信号Ａを“１”レベルに設定
してMOSトランジスタ１７をオン状態にする。
これにより“１”レベルにされている回路点１１
の信号ｘ１は二つのＥ／Ｄ型インバータ１４およ
び１６により順次反転されるので、信号ｘ２はｘ
１と同じ“１”レベルにされる。すなわち、これ
によつて選択時に、データ書き込み時と読み出し
時とではデコード出力信号ｘ２の論理が反対にさ
れる。
［背景技術の問題点］
第３図に示す従来のデコーダでは、デコード出
力信号の論理レベルをデータ書き込み時と読み出
し時とで反対にするために制御信号Ａもしくは
でスイツチ制御される二つのMOSトランジスタ
を設けている。メモリのアドレスデコード回路で
は第３図に示すような構成のデコーダが多数設け
られているので、それぞれのデコーダで上記２個
のMOSトランジスタが必要となる。E2PROM以
外のマスクROM，RAM等の半導体メモリでは
上記２個のMOSトランジスタは不要なので、
E2PROMにおけるアドレスデコード回路はマス
クROM等に比較して占有面積が大きくなるとい
う欠点がある。
力信号の論理レベルをデータ書き込み時と読み出
し時とで反対にするために制御信号Ａもしくは
でスイツチ制御される二つのMOSトランジスタ
を設けている。メモリのアドレスデコード回路で
は第３図に示すような構成のデコーダが多数設け
られているので、それぞれのデコーダで上記２個
のMOSトランジスタが必要となる。E2PROM以
外のマスクROM，RAM等の半導体メモリでは
上記２個のMOSトランジスタは不要なので、
E2PROMにおけるアドレスデコード回路はマス
クROM等に比較して占有面積が大きくなるとい
う欠点がある。
［発明の目的］
この発明は上記のような事情を考慮してなされ
たものでありその目的は、制御信号に応じてデコ
ード出力信号の論理レベルを反転する機能を有
し、少ない素子数でもつてデコード回路を構成す
ることができるE2PROMを提供することにある。
たものでありその目的は、制御信号に応じてデコ
ード出力信号の論理レベルを反転する機能を有
し、少ない素子数でもつてデコード回路を構成す
ることができるE2PROMを提供することにある。
［発明の概要］
上記目的を達成するためこの発明のE2PROM
では、制御回路において、データの読み出し時と
データの書き込み時とでデータの論理レベルを変
化させて発生させ、このデータを複数のデコード
回路に供給し、各デコード回路において、上記デ
ータに応じてメモリセルからのデータの読み出し
時とメモリセルへのデータの書き込み時とで出力
信号の論理レベルを変化させるようにしている。
では、制御回路において、データの読み出し時と
データの書き込み時とでデータの論理レベルを変
化させて発生させ、このデータを複数のデコード
回路に供給し、各デコード回路において、上記デ
ータに応じてメモリセルからのデータの読み出し
時とメモリセルへのデータの書き込み時とで出力
信号の論理レベルを変化させるようにしている。
［発明の実施例］
以下、図面を参照してこの発明に係る
E2PROMの実施例を説明する。
E2PROMの実施例を説明する。
第１図はこの発明のE2PROMで使用されるア
ドレスデコード回路の一つのデコーダの回路図で
ある。正極性の電源電圧Vcc印加点と回路点２１
との間には負荷としてのＤ型のMOSトランジス
タ２２が挿入され、さらに上記回路点２１とアー
ス電圧Vss印加点との間には各ゲートに１ビツト
のアドレス信号が供給されるデコード用の複数の
Ｅ型の駆動用MOSトランジスタ２３が挿入され
ている。
ドレスデコード回路の一つのデコーダの回路図で
ある。正極性の電源電圧Vcc印加点と回路点２１
との間には負荷としてのＤ型のMOSトランジス
タ２２が挿入され、さらに上記回路点２１とアー
ス電圧Vss印加点との間には各ゲートに１ビツト
のアドレス信号が供給されるデコード用の複数の
Ｅ型の駆動用MOSトランジスタ２３が挿入され
ている。
またＤ型のMOSトランジスタ２４のドレイン
およびゲートがＥ型のMOSトランジスタ２５の
ドレインに接続されている。両トランジスタ２４
および２５はＥ／Ｄ型のインバータ２６を構成し
ており、Ｄ型MOSトランジスタ２４のドレイン
が接続された第１の電源端子２７には電源とし
て、後述する論理信号VAが供給される。またＥ
型MOSトランジスタ２５のソースが接続された
第２の電源端子２８には電源として、後述する論
理信号VBが供給される。さらにトランジスタ２
５のゲートには上記信号ｘ１が供給されている。
上記Ｅ／Ｄ型のインバータ２６の出力信号はＤ型
MOSトランジスタおよびＥ型MOSトランジスタ
からなるＥ／Ｄ型のインバータ２９に供給されて
おり、このＥ／Ｄ型インバータ２９の出力端３０
の信号ｘ２がデコード出力として図示しないメモ
リセルに供給される。
およびゲートがＥ型のMOSトランジスタ２５の
ドレインに接続されている。両トランジスタ２４
および２５はＥ／Ｄ型のインバータ２６を構成し
ており、Ｄ型MOSトランジスタ２４のドレイン
が接続された第１の電源端子２７には電源とし
て、後述する論理信号VAが供給される。またＥ
型MOSトランジスタ２５のソースが接続された
第２の電源端子２８には電源として、後述する論
理信号VBが供給される。さらにトランジスタ２
５のゲートには上記信号ｘ１が供給されている。
上記Ｅ／Ｄ型のインバータ２６の出力信号はＤ型
MOSトランジスタおよびＥ型MOSトランジスタ
からなるＥ／Ｄ型のインバータ２９に供給されて
おり、このＥ／Ｄ型インバータ２９の出力端３０
の信号ｘ２がデコード出力として図示しないメモ
リセルに供給される。
この実施例のアドレスデコード回路では上記の
ような構成のデコーダが複数設けられており、さ
らに上記論理信号VAおよびVBを発生する制御
回路４０が設けられている。
ような構成のデコーダが複数設けられており、さ
らに上記論理信号VAおよびVBを発生する制御
回路４０が設けられている。
この制御回路４０は電源電圧Vccとアース電圧
Vssとの間で動作し、制御信号Ａを反転して上記
論理信号VBを出力すＥ／Ｄ型インバータ４１
と、同じくVccとVssとの間で動作し、上記論理
信号VBを反転して上記論理信号VAを出力する
Ｅ／Ｄ型インバータ４２とで構成されている。な
お、上記制御信号Ａは、図示しないメモリセルに
おいてデータの書き込みが行われる場合には
“０”レベルにされ、データの読み出しが行われ
る場合には“１”レベルにされるような信号であ
る。そして上記論理信号VAおよびVBは上記複
数の各デコーダ内の第１の電源端子２７および第
２の電源端子２８それぞれに並列に供給されてい
る。なお、上記したMOSトランジスタは全てＮ
チヤネル型であるとする。
Vssとの間で動作し、制御信号Ａを反転して上記
論理信号VBを出力すＥ／Ｄ型インバータ４１
と、同じくVccとVssとの間で動作し、上記論理
信号VBを反転して上記論理信号VAを出力する
Ｅ／Ｄ型インバータ４２とで構成されている。な
お、上記制御信号Ａは、図示しないメモリセルに
おいてデータの書き込みが行われる場合には
“０”レベルにされ、データの読み出しが行われ
る場合には“１”レベルにされるような信号であ
る。そして上記論理信号VAおよびVBは上記複
数の各デコーダ内の第１の電源端子２７および第
２の電源端子２８それぞれに並列に供給されてい
る。なお、上記したMOSトランジスタは全てＮ
チヤネル型であるとする。
次にこのように構成された回路の動作を第２図
のタイミングチヤートを用いて説明する。いま、
図示しないメモリセルにおいてデータの読み出し
を行なう場合、制御信号Ａは“１”レベルにされ
る。このとき制御回路４０ではインバータ４１が
制御信号Ａを反転、その出力信号である論理信号
VBは“０”レベルすなわちVssにされ、これに
続くインバータ４２の出力信号である論理信号
VAは“１”レベルすなわちVccにされる。そし
ていま、あるデコーダ内のMOSトランジスタ２
３の全てのゲートに“０”レベルのアドレス信号
が供給されてその論理が成立し、回路点２１の信
号ｘ１が“１”レベルにされたとする。ここで上
記信号ｘ１が供給されるインバータ２６の第１の
電源端子２７にはVccにされた論理信号VAが、
第２の電源端子２８にはVssにされた論理信号
VBがそれぞれ供給されている。このため、この
インバータ２６は通常に動作して信号ｘ１を反転
する。これによりこのインバータ２６の出力信号
は“０”レベルにされる。この“０”レベルの信
号はインバータ２９によつて再び反転されるの
で、その出力信号ｘ２であるデコード出力信号は
信号ｘ１と同じレベルの“１”レベルにされる。
のタイミングチヤートを用いて説明する。いま、
図示しないメモリセルにおいてデータの読み出し
を行なう場合、制御信号Ａは“１”レベルにされ
る。このとき制御回路４０ではインバータ４１が
制御信号Ａを反転、その出力信号である論理信号
VBは“０”レベルすなわちVssにされ、これに
続くインバータ４２の出力信号である論理信号
VAは“１”レベルすなわちVccにされる。そし
ていま、あるデコーダ内のMOSトランジスタ２
３の全てのゲートに“０”レベルのアドレス信号
が供給されてその論理が成立し、回路点２１の信
号ｘ１が“１”レベルにされたとする。ここで上
記信号ｘ１が供給されるインバータ２６の第１の
電源端子２７にはVccにされた論理信号VAが、
第２の電源端子２８にはVssにされた論理信号
VBがそれぞれ供給されている。このため、この
インバータ２６は通常に動作して信号ｘ１を反転
する。これによりこのインバータ２６の出力信号
は“０”レベルにされる。この“０”レベルの信
号はインバータ２９によつて再び反転されるの
で、その出力信号ｘ２であるデコード出力信号は
信号ｘ１と同じレベルの“１”レベルにされる。
またこのとき、MOSトランジスタ２３の少な
くとも一つのゲートに“１”レベルのアドレス信
号が供給されて回路点２１の信号ｘ１が“０”レ
ベルにされた場合、信号ｘ２も“０”レベルにさ
れる。
くとも一つのゲートに“１”レベルのアドレス信
号が供給されて回路点２１の信号ｘ１が“０”レ
ベルにされた場合、信号ｘ２も“０”レベルにさ
れる。
次に、図示しないメモリセルにおいてデータの
書き込みを行なう場合、制御信号Ａは“０”レベ
ルにされる。このとき制御回路４０ではインバー
タ４１が制御信号Ａを反転し、その出力信号であ
る論理信号VBは“１”レベルすなわちVccにさ
れ、これに続くインバータ４２の出力信号である
論理信号VAは“０”レベルすなわちVssにされ
る。そして上記デコーダ内のMOSトランジスタ
２３の全てのゲートに“０”レベルのアドレス信
号が供給されてその論理が成立し、回路点２１の
信号ｘ１が“１”レベルにされている場合を考え
る。ここで上記信号ｘ１が供給されるインバータ
２６の第１の電源端子２７にはVssにされた論理
信号VAが、第２の電源端子２８にはVccにされ
た論理信号VBがそれぞれ供給されているので、
信号ｘ１によりトランジスタ２５がオン状態にさ
れることによりインバータ２６の出力信号はVcc
すなわち“１”レベルルにされる。従つて、これ
に続くインバータ２９の出力信号であるデコード
出力信号ｘ２は“０”レベルにされる。
書き込みを行なう場合、制御信号Ａは“０”レベ
ルにされる。このとき制御回路４０ではインバー
タ４１が制御信号Ａを反転し、その出力信号であ
る論理信号VBは“１”レベルすなわちVccにさ
れ、これに続くインバータ４２の出力信号である
論理信号VAは“０”レベルすなわちVssにされ
る。そして上記デコーダ内のMOSトランジスタ
２３の全てのゲートに“０”レベルのアドレス信
号が供給されてその論理が成立し、回路点２１の
信号ｘ１が“１”レベルにされている場合を考え
る。ここで上記信号ｘ１が供給されるインバータ
２６の第１の電源端子２７にはVssにされた論理
信号VAが、第２の電源端子２８にはVccにされ
た論理信号VBがそれぞれ供給されているので、
信号ｘ１によりトランジスタ２５がオン状態にさ
れることによりインバータ２６の出力信号はVcc
すなわち“１”レベルルにされる。従つて、これ
に続くインバータ２９の出力信号であるデコード
出力信号ｘ２は“０”レベルにされる。
他方、MOSトランジスタ２３の少なくとも一
つのゲートに“１”レベルのアドレス信号が供給
されて回路点２１の信号ｘ１が“０”レベルにさ
れた場合、信号ｘ１によりトランジスタ２５がオ
フ状態にされて、インバータ２６の出力信号は
Vssすなわち“０”レベルにされる。従つて、こ
れに続くインバータ２９の出力信号であるデコー
ド出力信号ｘ２は“１”レベルにされる。
つのゲートに“１”レベルのアドレス信号が供給
されて回路点２１の信号ｘ１が“０”レベルにさ
れた場合、信号ｘ１によりトランジスタ２５がオ
フ状態にされて、インバータ２６の出力信号は
Vssすなわち“０”レベルにされる。従つて、こ
れに続くインバータ２９の出力信号であるデコー
ド出力信号ｘ２は“１”レベルにされる。
このようにこの実施例回路でも、メモリセル選
択時のデコード信号ｘ２のレベルが、データ読み
出し時では“０”レベルに、データ書き込み時で
は“１”レベルにされる。しかも各デコーダでは
従来よりもMOSトランジスタの数をそれぞれ２
個ずつ削減することができ、また制御回路４０は
複数のデコーダに対して共通に設けられるので、
アドレスデコード回路全体の素子数は従来よりも
大幅に減少させることができる。
択時のデコード信号ｘ２のレベルが、データ読み
出し時では“０”レベルに、データ書き込み時で
は“１”レベルにされる。しかも各デコーダでは
従来よりもMOSトランジスタの数をそれぞれ２
個ずつ削減することができ、また制御回路４０は
複数のデコーダに対して共通に設けられるので、
アドレスデコード回路全体の素子数は従来よりも
大幅に減少させることができる。
また上記実施例では制御回路４０内のインバー
タ４１に信号Ａの反転信号を入力すれば、イン
バータ２９は省略することができる。このとき、
インバータ２６の出力がｘ２として利用される。
そしてこの場合にトランジスタ２５のしきい値電
圧はOVであることが好ましい。
タ４１に信号Ａの反転信号を入力すれば、イン
バータ２９は省略することができる。このとき、
インバータ２６の出力がｘ２として利用される。
そしてこの場合にトランジスタ２５のしきい値電
圧はOVであることが好ましい。
なおこの発明は上記した実施例に限定されるも
のではなく種々の変形が可能であることはいうま
でもない。
のではなく種々の変形が可能であることはいうま
でもない。
［発明の効果］
以上説明したようにこの発明によれば、制御信
号に応じて出力信号の論理レベルを反転する機能
を有し、少ない素子数でもつて構成することがで
きるE2PROMを提供することができる。
号に応じて出力信号の論理レベルを反転する機能
を有し、少ない素子数でもつて構成することがで
きるE2PROMを提供することができる。
第１図はこの発明の一実施例の構成を示す回路
図、第２図はそのタイミングチヤート、第３図は
従来回路の回路図、第４図はそのタイミングチヤ
ートである。 ２６，２９，４１，４２……Ｅ／Ｄ型のインバ
ータ、２７……第１の電源端子、２８……第２の
電源端子、４０……制御回路。
図、第２図はそのタイミングチヤート、第３図は
従来回路の回路図、第４図はそのタイミングチヤ
ートである。 ２６，２９，４１，４２……Ｅ／Ｄ型のインバ
ータ、２７……第１の電源端子、２８……第２の
電源端子、４０……制御回路。
Claims (1)
- 【特許請求の範囲】 １ メモリセルからのデータの読み出し時には、
このメモリセルを選択するための第１の信号とメ
モリセルを非選択にするための第２の信号を発生
し、メモリセルへのデータ書き込み時には、この
メモリセルを選択するための第３の信号とメモリ
セルを非選択にするための第４の信号を発生する
回路手段と、 上記回路手段で発生された信号がソース・ドレ
イン電流路の一端に供給されるMOSトランジス
タをそれぞれ含み、上記MOSトランジスタを通
して選択的に、データの読み出し時には上記第
１、第２の信号を、データ書き込み時には上記第
３、第４の信号をそれぞれ導入し、この導入され
た信号の論理レベルがデータの読み出し時と書き
込み時とで反転することによつて、上記メモリセ
ルからのデータの読み出し時とメモリセルへのデ
ータ書き込み時とで上記メモリセルが選択される
ときに供給されるデコード信号の論理レベルを異
ならせる複数のデコード回路とを具備し、 上記第１の信号の論理レベルと第２の信号の論
理レベルとは互いに反転状態にあり、上記第３の
信号の論理レベルと第４の信号の論理レベルとは
互いに反転状態にあり、上記第１の信号の論理レ
ベルと第３の信号の論理レベルとは互いに反転状
態にあることを特徴とする電気的にデータのプロ
グラムが可能なE2PROM。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025687A JPS61186019A (ja) | 1985-02-13 | 1985-02-13 | Ｅ↑２ｐｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60025687A JPS61186019A (ja) | 1985-02-13 | 1985-02-13 | Ｅ↑２ｐｒｏｍ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16085092A Division JP2622051B2 (ja) | 1992-06-19 | 1992-06-19 | Ｅｅｐｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61186019A JPS61186019A (ja) | 1986-08-19 |
| JPH0519798B2 true JPH0519798B2 (ja) | 1993-03-17 |
Family
ID=12172699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60025687A Granted JPS61186019A (ja) | 1985-02-13 | 1985-02-13 | Ｅ↑２ｐｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61186019A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993012525A1 (en) * | 1991-12-09 | 1993-06-24 | Fujitsu Limited | Flash memory improved in erasing characteristic, and circuit therefor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54113283A (en) * | 1978-01-20 | 1979-09-04 | Anvar | Multiifunction circuit |
| JPS5771587A (en) * | 1980-10-22 | 1982-05-04 | Toshiba Corp | Semiconductor storing device |
| JPS58114396A (ja) * | 1981-12-26 | 1983-07-07 | Toshiba Corp | 不揮発性メモリ− |
-
1985
- 1985-02-13 JP JP60025687A patent/JPS61186019A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54113283A (en) * | 1978-01-20 | 1979-09-04 | Anvar | Multiifunction circuit |
| JPS5771587A (en) * | 1980-10-22 | 1982-05-04 | Toshiba Corp | Semiconductor storing device |
| JPS58114396A (ja) * | 1981-12-26 | 1983-07-07 | Toshiba Corp | 不揮発性メモリ− |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61186019A (ja) | 1986-08-19 |
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