JP2000030466A - マルチデ―タ貯蔵用メモリ - Google Patents
マルチデ―タ貯蔵用メモリInfo
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Abstract
(57)【要約】
【課題】 本発明は、回路具現を簡単にして１セルに複
数データ貯蔵が可能となるようにしたマルチデータ貯蔵
用メモリを提供するためのものである。 【解決手段】 このため本発明は、ｎ個のデータ入力バ
ッファからのデータを組合わせて現在入力された複数の
データレベルを検出する入力値レベル検出手段と、２ｎ
個の相互差等的な基準電圧を提供され、前記入力値レベ
ル検出手段から出力される信号に該当する基準電圧をワ
ードライン電圧で選択するワードラインスイッチ手段及
び、前記ワードラインスイッチ手段から提供されるワー
ドライン電圧でワードラインを駆動し、単一のセルに複
数個のデータ情報が貯蔵されるようにするワードライン
ドライバを備えることにより、１セルに複数のデータを
貯蔵することが非常に簡単な回路構成により行われるこ
とになり、複数個のデータをライトするための追加的な
入出力ラインが不要になり、ライト時に入出力ラインに
生じるノイズに因りデータ誤謬を防止することになる。
数データ貯蔵が可能となるようにしたマルチデータ貯蔵
用メモリを提供するためのものである。 【解決手段】 このため本発明は、ｎ個のデータ入力バ
ッファからのデータを組合わせて現在入力された複数の
データレベルを検出する入力値レベル検出手段と、２ｎ
個の相互差等的な基準電圧を提供され、前記入力値レベ
ル検出手段から出力される信号に該当する基準電圧をワ
ードライン電圧で選択するワードラインスイッチ手段及
び、前記ワードラインスイッチ手段から提供されるワー
ドライン電圧でワードラインを駆動し、単一のセルに複
数個のデータ情報が貯蔵されるようにするワードライン
ドライバを備えることにより、１セルに複数のデータを
貯蔵することが非常に簡単な回路構成により行われるこ
とになり、複数個のデータをライトするための追加的な
入出力ラインが不要になり、ライト時に入出力ラインに
生じるノイズに因りデータ誤謬を防止することになる。
Description
【０００１】
【発明の属する技術分野】本発明はマルチデータ貯蔵用
メモリに関し、より詳しくは単一のセルに複数個のデー
タを貯蔵するようになったマルチデータ貯蔵用メモリに
関する。
メモリに関し、より詳しくは単一のセルに複数個のデー
タを貯蔵するようになったマルチデータ貯蔵用メモリに
関する。
【０００２】
【従来の技術】一般に、メモリ装置においてデータを貯
蔵するメモリセルには１ビットのデータ（例えば、０又
は１）が貯蔵される。
蔵するメモリセルには１ビットのデータ（例えば、０又
は１）が貯蔵される。
【０００３】しかし、最近には一つのメモリセルに２ビ
ットのデータ（例えば、００、０１、１０又は１１）を
貯蔵する方式が提案されている。
ットのデータ（例えば、００、０１、１０又は１１）を
貯蔵する方式が提案されている。
【０００４】このような従来のマルチデータ用メモリ装
置は、日本のシャープ社特許である米国特許第5、771、20
8号と、日本の三菱社特許である米国特許第5、394、355号
に開示されている。
置は、日本のシャープ社特許である米国特許第5、771、20
8号と、日本の三菱社特許である米国特許第5、394、355号
に開示されている。
【０００５】しかし、前記従来のメモリ装置はマルチデ
ータ貯蔵のための動作を行うため追加的なワードライ
ン、又は多数のセルキャパシタを必要とするとの問題点
がある。
ータ貯蔵のための動作を行うため追加的なワードライ
ン、又は多数のセルキャパシタを必要とするとの問題点
がある。
【０００６】
【発明が解決しようとする課題】従って、本発明は前述
した従来の事情を勘案してなされたもので、回路具現を
簡単にして１セルに複数個のデータ貯蔵が可能となるよ
うにしたマルチデータ貯蔵用メモリを提供することにそ
の目的がある。
した従来の事情を勘案してなされたもので、回路具現を
簡単にして１セルに複数個のデータ貯蔵が可能となるよ
うにしたマルチデータ貯蔵用メモリを提供することにそ
の目的がある。
【０００７】
【課題を解決するための手段】前記の目的を達成するた
め、本発明の好ましい実施例によるマルチデータ貯蔵用
メモリは、ｎ個のデータ入力バッファからのデータを組
合せて現在入力された複数個のデータレベルを検出する
入力値レベル検出手段と、２ｎ個の相互差等的な基準電
圧を提供され、前記入力値レベル検出手段から出力され
る信号に該当する基準電圧をワードライン電圧で選択す
るワードラインスイッチ手段、及び前記ワードラインス
イッチ手段から提供されるワードライン電圧でワードラ
インを駆動し、単一のセルに複数個のデータを貯蔵させ
るワードラインドライバを備える。
め、本発明の好ましい実施例によるマルチデータ貯蔵用
メモリは、ｎ個のデータ入力バッファからのデータを組
合せて現在入力された複数個のデータレベルを検出する
入力値レベル検出手段と、２ｎ個の相互差等的な基準電
圧を提供され、前記入力値レベル検出手段から出力され
る信号に該当する基準電圧をワードライン電圧で選択す
るワードラインスイッチ手段、及び前記ワードラインス
イッチ手段から提供されるワードライン電圧でワードラ
インを駆動し、単一のセルに複数個のデータを貯蔵させ
るワードラインドライバを備える。
【０００８】
【発明の実施の形態】以下、本発明の実施例に対し添付
の図面を参照してより詳しく説明する。
の図面を参照してより詳しく説明する。
【０００９】図１は、本発明の実施例によるマルチデー
タ貯蔵用メモリのブロック構成図であり、複数のデータ
入力バッファ（図示省略）から伝送されるデータ（DIN
0、DIN1）を入力され組合せた後、四つの他の種類のデ
ータレベル検出信号（１１、００、０１、１０）を出力
する入力値レベル検出部（１０）と、相互差等的な基準
電圧（Vref0、Vref1、Vref2、Vref3）、及び前記入力値
レベル検出部（１０）から伝送されるデータレベル検出
信号（１１、００、０１、１０）を入力され、その入力
されたデータレベル検出信号（１１、００、０１、１
０）に従い複数（本発明の実施例では四つ）のワードラ
イン電圧中で該当するワードライン電圧（即ち、Vref
0、Vref1、Vref2、Vref3中いずれか一つの基準電圧にな
る）を選択するワードラインスイッチ部（２０）、及び
このワードラインスイッチ部（２０）から伝送される選
択されたワードライン電圧（px）によりワードラインを
駆動し、単一のセルに複数個のデータが貯蔵されるよう
にするワードラインドライバ（３０）で構成される。
タ貯蔵用メモリのブロック構成図であり、複数のデータ
入力バッファ（図示省略）から伝送されるデータ（DIN
0、DIN1）を入力され組合せた後、四つの他の種類のデ
ータレベル検出信号（１１、００、０１、１０）を出力
する入力値レベル検出部（１０）と、相互差等的な基準
電圧（Vref0、Vref1、Vref2、Vref3）、及び前記入力値
レベル検出部（１０）から伝送されるデータレベル検出
信号（１１、００、０１、１０）を入力され、その入力
されたデータレベル検出信号（１１、００、０１、１
０）に従い複数（本発明の実施例では四つ）のワードラ
イン電圧中で該当するワードライン電圧（即ち、Vref
0、Vref1、Vref2、Vref3中いずれか一つの基準電圧にな
る）を選択するワードラインスイッチ部（２０）、及び
このワードラインスイッチ部（２０）から伝送される選
択されたワードライン電圧（px）によりワードラインを
駆動し、単一のセルに複数個のデータが貯蔵されるよう
にするワードラインドライバ（３０）で構成される。
【００１０】ここで、前記入力値レベル検出部（１０）
は図２に示したように、複数（例えば、二つ）のデータ
入力バッファ（図示省略）から伝送されるデータ（DIN
0、DIN1）を入力され、イクスクルシーブノアー（XNO
R）処理する組合部としてのイクスクルシーブノアーゲ
ート（N1）と、前記複数個のデータ中で一つのデータ
（DIN0）と前記イクスクルシーブノアーゲート（N1）か
らの信号を入力されナンド（NAND）処理し、第１データ
レベル検出信号（１１）を出力する第１出力部としての
ナンドゲート（N2）と、前記複数個のデータ中で残存デ
ータ（DIN1）と前記イクスクルシーブノアーゲート（N
1）からの信号を入力されてナンド処理し、第２データ
レベル検出信号（００）を出力する第２出力部としての
ナンドゲート（N3）と、前記複数個のデータ中で一つの
データ（DIN0）と前記イクスクルシーブノアーゲート
（N1）からの信号を入力されてオアー（OR）処理し、第
３データレベル検出信号（０１）を出力する第３出力部
としてのオアーゲート（10A）、及び前記複数個のデー
タ中で残存データ（DIN1）と前記イクスクルシーブノア
ーゲート（N1）からの信号を入力されてオアー処理し、
第４データレベル検出信号（１０）を出力する第４出力
部としてのオアーゲート（10B）を備える。
は図２に示したように、複数（例えば、二つ）のデータ
入力バッファ（図示省略）から伝送されるデータ（DIN
0、DIN1）を入力され、イクスクルシーブノアー（XNO
R）処理する組合部としてのイクスクルシーブノアーゲ
ート（N1）と、前記複数個のデータ中で一つのデータ
（DIN0）と前記イクスクルシーブノアーゲート（N1）か
らの信号を入力されナンド（NAND）処理し、第１データ
レベル検出信号（１１）を出力する第１出力部としての
ナンドゲート（N2）と、前記複数個のデータ中で残存デ
ータ（DIN1）と前記イクスクルシーブノアーゲート（N
1）からの信号を入力されてナンド処理し、第２データ
レベル検出信号（００）を出力する第２出力部としての
ナンドゲート（N3）と、前記複数個のデータ中で一つの
データ（DIN0）と前記イクスクルシーブノアーゲート
（N1）からの信号を入力されてオアー（OR）処理し、第
３データレベル検出信号（０１）を出力する第３出力部
としてのオアーゲート（10A）、及び前記複数個のデー
タ中で残存データ（DIN1）と前記イクスクルシーブノア
ーゲート（N1）からの信号を入力されてオアー処理し、
第４データレベル検出信号（１０）を出力する第４出力
部としてのオアーゲート（10B）を備える。
【００１１】尚、前記オアーゲート（10A）は２入力１
出力のノアーゲート（N4）と、このノアーゲート（N4）
の出力信号を入力されて反転させるインバータ（INV1）
で構成され、前記オアーゲート（10B）は２入力１出力
のノアーゲート（N5）と、このノアーゲート（N5）の出
力信号を入力されて反転させるインバータ（IN2）を備
える。
出力のノアーゲート（N4）と、このノアーゲート（N4）
の出力信号を入力されて反転させるインバータ（INV1）
で構成され、前記オアーゲート（10B）は２入力１出力
のノアーゲート（N5）と、このノアーゲート（N5）の出
力信号を入力されて反転させるインバータ（IN2）を備
える。
【００１２】前記ナンドゲート（N2）から出力される信
号は、前記外部から入力されるデータ（DIN0、DIN1）が
“１、１”のときにこれを知らせる信号であり、前記ナ
ンドゲート（N3）から出力される信号は、前記外部から
入力されるデータ（DIN0、DIN1）が“０、０”のときに
これを知らせる信号であり、前記オアーゲート（10A）
から出力される信号は、前記外部から入力されるデータ
（DIN0、DIN1）が“０、１”のときにこれを知らせる信
号であり、前記オアーゲート（10B）から出力される信
号は、前記外部から入力されるデータ（DIN0、DIN1）が
“１、０”のときにこれを知らせる信号である。
号は、前記外部から入力されるデータ（DIN0、DIN1）が
“１、１”のときにこれを知らせる信号であり、前記ナ
ンドゲート（N3）から出力される信号は、前記外部から
入力されるデータ（DIN0、DIN1）が“０、０”のときに
これを知らせる信号であり、前記オアーゲート（10A）
から出力される信号は、前記外部から入力されるデータ
（DIN0、DIN1）が“０、１”のときにこれを知らせる信
号であり、前記オアーゲート（10B）から出力される信
号は、前記外部から入力されるデータ（DIN0、DIN1）が
“１、０”のときにこれを知らせる信号である。
【００１３】一方、前記ワードラインスイッチ部（２
０）は図３に示したように、第１基準電圧端（Vref0）
とワードラインブースティング信号端（PX）の間に設け
られ、前記第１データレベル検出信号（１１）の制御に
より第１基準電圧（Vref0）を、前記ワードラインドラ
イバ（３０）に提供する第１スイッチ部としてのPMOSト
ランジスタ（P1）と、第２基準電圧端（Vref1）とワー
ドラインブースティング信号端（PX）の間に設けられ、
前記第２データレベル検出信号（００）の制御により第
２基準電圧（Vref1）を前記ワードラインドライバ（３
０）に提供する第２スイッチ部としてのPMOSトランジス
タ（P2）と、第３基準電圧端（Vref2）とワードライン
ブースティング信号端（PX）の間に設けられ、前記第３
データレベル検出信号（０１）の制御により第３基準電
圧（Vref2）を前記ワードラインドライバ（３０）に提
供する第３スイッチ部としてのPMOSトランジスタ（P3）
と、第４基準電圧端（Vref3）とワードラインブーステ
ィング信号端（PX）の間に設けられ、前記第４データレ
ベル検出信号（１０）の制御により第４基準電圧（Vref
3）を前記ワードラインドライバ（３０）に提供する第
４スイッチ部としてのPMOSトランジスタ（P1）を備え
る。
０）は図３に示したように、第１基準電圧端（Vref0）
とワードラインブースティング信号端（PX）の間に設け
られ、前記第１データレベル検出信号（１１）の制御に
より第１基準電圧（Vref0）を、前記ワードラインドラ
イバ（３０）に提供する第１スイッチ部としてのPMOSト
ランジスタ（P1）と、第２基準電圧端（Vref1）とワー
ドラインブースティング信号端（PX）の間に設けられ、
前記第２データレベル検出信号（００）の制御により第
２基準電圧（Vref1）を前記ワードラインドライバ（３
０）に提供する第２スイッチ部としてのPMOSトランジス
タ（P2）と、第３基準電圧端（Vref2）とワードライン
ブースティング信号端（PX）の間に設けられ、前記第３
データレベル検出信号（０１）の制御により第３基準電
圧（Vref2）を前記ワードラインドライバ（３０）に提
供する第３スイッチ部としてのPMOSトランジスタ（P3）
と、第４基準電圧端（Vref3）とワードラインブーステ
ィング信号端（PX）の間に設けられ、前記第４データレ
ベル検出信号（１０）の制御により第４基準電圧（Vref
3）を前記ワードラインドライバ（３０）に提供する第
４スイッチ部としてのPMOSトランジスタ（P1）を備え
る。
【００１４】そして、前記ワードラインドライバ（３
０）は図４に示したようにビットライン対（bl，／bl）
の間に設けられ、ビットラインフリーチャージ信号（bl
p）により前記ビットライン対（bl，／bl）を一定電位
（例えば、Vcc）にフリーチャージさせるMOS素子（MN
1、MN2）と、ワードライン（wl）に印加される電圧によ
りスイッチング役割を果すMOS素子（MN3）、及びこのMO
S素子（MN3）のオン／オフに従いデータ（電荷）を貯蔵
するキャパシタ（C1）を備える。
０）は図４に示したようにビットライン対（bl，／bl）
の間に設けられ、ビットラインフリーチャージ信号（bl
p）により前記ビットライン対（bl，／bl）を一定電位
（例えば、Vcc）にフリーチャージさせるMOS素子（MN
1、MN2）と、ワードライン（wl）に印加される電圧によ
りスイッチング役割を果すMOS素子（MN3）、及びこのMO
S素子（MN3）のオン／オフに従いデータ（電荷）を貯蔵
するキャパシタ（C1）を備える。
【００１５】次いで、前記のように構成された本発明の
実施例によるデータ貯蔵装置の動作に対して説明すれ
ば、次の通りである。
実施例によるデータ貯蔵装置の動作に対して説明すれ
ば、次の通りである。
【００１６】先ず、ライトイネーブルバッファ（図示省
略）でライト信号が入力されると、ビットライン対（b
l，／bl）がMOS素子（MN1、MN2）により一定電位（Vc
c）にフリーチャージされる。
略）でライト信号が入力されると、ビットライン対（b
l，／bl）がMOS素子（MN1、MN2）により一定電位（Vc
c）にフリーチャージされる。
【００１７】その後、入力値レベル検出部（１０）に外
部データ（DIN0、DIN1）が入力されると、その入力値レ
ベル検出部（１０）ではその外部データ（DIN0、DIN1）
を組合せて入力された外部データの種類（１１、１０、
０１、００）を区分することになる。
部データ（DIN0、DIN1）が入力されると、その入力値レ
ベル検出部（１０）ではその外部データ（DIN0、DIN1）
を組合せて入力された外部データの種類（１１、１０、
０１、００）を区分することになる。
【００１８】即ち、入力された外部データ（DIN0、DIN
1）が“１、１”であれば、ナンドゲート（N2）でのみ
“ロー”レベルの信号を出力し、残るナンドゲート（N
3）とオアーゲート（10A）及びオアーゲート（10B）で
は“ハイ”レベルの信号を出力する。
1）が“１、１”であれば、ナンドゲート（N2）でのみ
“ロー”レベルの信号を出力し、残るナンドゲート（N
3）とオアーゲート（10A）及びオアーゲート（10B）で
は“ハイ”レベルの信号を出力する。
【００１９】また、入力された外部データ（DIN0、DIN
1）が“０、０”であれば、ナンドゲート（N3）でのみ
“ロー”レベルの信号を出力し、残るナンドゲート（N
2）とオアーゲート（10A）及びオアーゲート（10B）で
は“ハイ”レベルの信号を出力する。
1）が“０、０”であれば、ナンドゲート（N3）でのみ
“ロー”レベルの信号を出力し、残るナンドゲート（N
2）とオアーゲート（10A）及びオアーゲート（10B）で
は“ハイ”レベルの信号を出力する。
【００２０】さらに、入力された外部データ（DIN0、DI
N1）が“０、１”であれば、オアーゲート（10A）での
み“ロー”レベルの信号を出力し、残るナンドゲート
（N2）とナンドゲート（N3）及びオアーゲート（10B）
では“ハイ”レベルの信号を出力する。
N1）が“０、１”であれば、オアーゲート（10A）での
み“ロー”レベルの信号を出力し、残るナンドゲート
（N2）とナンドゲート（N3）及びオアーゲート（10B）
では“ハイ”レベルの信号を出力する。
【００２１】そして、入力された外部データ（DIN0、DI
N1）が“１、０”であれば、オアーゲート（10B）での
み“ロー”レベルの信号を出力し、残るナンドゲート
（N2）とナンドゲート（N3）及びオアーゲート（10A）
では“ハイ”レベルの信号を出力する。
N1）が“１、０”であれば、オアーゲート（10B）での
み“ロー”レベルの信号を出力し、残るナンドゲート
（N2）とナンドゲート（N3）及びオアーゲート（10A）
では“ハイ”レベルの信号を出力する。
【００２２】従って、ワードラインスイッチ部（２０）
では前記入力値レベル検出部（１０）から出力される信
号を入力され、ワードラインの電位を代えることにな
る。
では前記入力値レベル検出部（１０）から出力される信
号を入力され、ワードラインの電位を代えることにな
る。
【００２３】例えば、Vcc＝3V、Vth＝0.7Vとし、基準電
圧（Vref0）=3.7V、基準電圧（Vref1）=1V、基準電圧
（Vref2）=1.7V、基準電圧（Vref3）=2.7Vとした場合、
外部からの入力データ（DIN0、DIN1）が“１、１”であ
れば、ワードラインスイッチ部（２０）を構成する第１
乃至第４スイッチ部（P1〜P4）中で第１スイッチ部（P
1）のみターンオンされてワードライン電圧レベルが
“３.７Ｖ”になり、結局セルに貯蔵されるデータの電
位はVcc（“3V”）である。
圧（Vref0）=3.7V、基準電圧（Vref1）=1V、基準電圧
（Vref2）=1.7V、基準電圧（Vref3）=2.7Vとした場合、
外部からの入力データ（DIN0、DIN1）が“１、１”であ
れば、ワードラインスイッチ部（２０）を構成する第１
乃至第４スイッチ部（P1〜P4）中で第１スイッチ部（P
1）のみターンオンされてワードライン電圧レベルが
“３.７Ｖ”になり、結局セルに貯蔵されるデータの電
位はVcc（“3V”）である。
【００２４】これに反し、外部からの入力データ（DIN
0、DIN1）が“０、０”であれば、ワードラインスイッ
チ部（２０）を構成する第１乃至第４スイッチ部（P1〜
P4）中で第２スイッチ部（P2）のみターンオンされてワ
ードライン電圧レベルが“１Ｖ”になり、結局セルに貯
蔵されるデータの電位は０.３Ｖである。
0、DIN1）が“０、０”であれば、ワードラインスイッ
チ部（２０）を構成する第１乃至第４スイッチ部（P1〜
P4）中で第２スイッチ部（P2）のみターンオンされてワ
ードライン電圧レベルが“１Ｖ”になり、結局セルに貯
蔵されるデータの電位は０.３Ｖである。
【００２５】一方、外部からの入力データ（DIN0、DIN
1）が“０、１”であれば、ワードラインスイッチ部
（２０）を構成する第１乃至第４スイッチ部（P1〜P4）
中で第３スイッチ部（P3）のみターンオンされてワード
ライン電圧レベルが“1.７Ｖ”になり、結局セルに貯蔵
されるデータの電位は1Vである。また、外部からの入力
データ（DIN0、DIN1）が“１、０”であれば、ワードラ
インスイッチ部（２０）を構成する第１乃至第４スイッ
チ部（P1〜P4）中で第４スイッチ部（P4）のみターンオ
ンされてワードライン電圧レベルが“２.７Ｖ”にな
り、結局セルに貯蔵されるデータの電位は２Ｖである。
1）が“０、１”であれば、ワードラインスイッチ部
（２０）を構成する第１乃至第４スイッチ部（P1〜P4）
中で第３スイッチ部（P3）のみターンオンされてワード
ライン電圧レベルが“1.７Ｖ”になり、結局セルに貯蔵
されるデータの電位は1Vである。また、外部からの入力
データ（DIN0、DIN1）が“１、０”であれば、ワードラ
インスイッチ部（２０）を構成する第１乃至第４スイッ
チ部（P1〜P4）中で第４スイッチ部（P4）のみターンオ
ンされてワードライン電圧レベルが“２.７Ｖ”にな
り、結局セルに貯蔵されるデータの電位は２Ｖである。
【００２６】以後、ライトディスエーブル信号が入力さ
れるに従い、データ貯蔵動作が終了する。
れるに従い、データ貯蔵動作が終了する。
【００２７】
【発明の効果】以上説明したような本発明によれば、１
セルに複数個のデータを貯蔵することが非常に簡単な回
路構成により行われることになり、複数個のデータをラ
イトするための追加的な入出力ラインが不要になりライ
ト時に入出力ラインに生じるノイズに因りデータの誤謬
を防止することになる。
セルに複数個のデータを貯蔵することが非常に簡単な回
路構成により行われることになり、複数個のデータをラ
イトするための追加的な入出力ラインが不要になりライ
ト時に入出力ラインに生じるノイズに因りデータの誤謬
を防止することになる。
【００２８】一方、本発明は前述の実施例にのみ限定さ
れるものではなく、本発明の要旨を外れない範囲内で修
正及び変形して行うことができる。
れるものではなく、本発明の要旨を外れない範囲内で修
正及び変形して行うことができる。
【図１】本発明の実施例によるマルチデータ貯蔵用メモ
リのブロック構成図である。
リのブロック構成図である。
【図２】図１に示す入力値レベル検出部の内部回路図で
ある。
ある。
【図３】図１に示すワードラインスイッチ部の内部回路
図である。
図である。
【図４】図１に示すワードラインドライバの内部回路図
である。
である。
１０ 入力値レベル検出部 ２０ ワードラインスイッチ部 ３０ ワードラインドライバ
Claims (3)
- 【請求項１】 ｎ個のデータ入力バッファからのデータ
を組合せ、現在入力された複数個のデータレベルを検出
する入力値レベル検出手段と、 相互差等的な２ｎ個の基準電圧を提供され、前記入力値
レベル検出手段から出力される信号に該当する基準電圧
を、ワードライン電圧で選択するワードラインスイッチ
手段及び、 前記ワードラインスイッチ手段から提供されるワードラ
イン電圧でワードラインを駆動し、単一のセルに複数個
のデータを貯蔵させるワードラインドライバを備えたこ
とを特徴とするマルチデータ貯蔵用メモリ。 - 【請求項２】 前記ワードラインスイッチ手段は２ｎ個
のスイッチ素子を含み、前記各スイッチ素子はそれに対
応する基準電圧を受信し、それに対応するワードライン
に伝えることを特徴とする請求項１記載のマルチデータ
貯蔵用メモリ。 - 【請求項３】 前記スイッチ素子は、PMOSトランジスタ
で構成されたことを特徴とする請求項２記載のマルチデ
ータ貯蔵用メモリ。
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Cited By (1)
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