JP2000030466A - Memory for multiple data storage - Google Patents
Memory for multiple data storageInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はマルチデータ貯蔵用
メモリに関し、より詳しくは単一のセルに複数個のデー
タを貯蔵するようになったマルチデータ貯蔵用メモリに
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-data storage memory, and more particularly, to a multi-data storage memory storing a plurality of data in a single cell.
【０００２】[0002]
【従来の技術】一般に、メモリ装置においてデータを貯
蔵するメモリセルには１ビットのデータ（例えば、０又
は１）が貯蔵される。2. Description of the Related Art Generally, a memory cell for storing data in a memory device stores 1-bit data (for example, 0 or 1).
【０００３】しかし、最近には一つのメモリセルに２ビ
ットのデータ（例えば、００、０１、１０又は１１）を
貯蔵する方式が提案されている。However, recently, a method of storing 2-bit data (for example, 00, 01, 10, or 11) in one memory cell has been proposed.
【０００４】このような従来のマルチデータ用メモリ装
置は、日本のシャープ社特許である米国特許第5、771、20
8号と、日本の三菱社特許である米国特許第5、394、355号
に開示されている。[0004] Such a conventional multi-data memory device is disclosed in US Patent No. 5,771,20, which is a patent of Sharp Corporation of Japan.
No. 8 and U.S. Pat. No. 5,394,355, a Japanese Mitsubishi patent.
【０００５】しかし、前記従来のメモリ装置はマルチデ
ータ貯蔵のための動作を行うため追加的なワードライ
ン、又は多数のセルキャパシタを必要とするとの問題点
がある。However, the conventional memory device has a problem that an additional word line or a plurality of cell capacitors are required to perform an operation for storing multi-data.
【０００６】[0006]
【発明が解決しようとする課題】従って、本発明は前述
した従来の事情を勘案してなされたもので、回路具現を
簡単にして１セルに複数個のデータ貯蔵が可能となるよ
うにしたマルチデータ貯蔵用メモリを提供することにそ
の目的がある。SUMMARY OF THE INVENTION Accordingly, the present invention has been made in view of the above-mentioned conventional circumstances, and has been made in consideration of the above-mentioned conventional circumstances. It is an object to provide a data storage memory.
【０００７】[0007]
【課題を解決するための手段】前記の目的を達成するた
め、本発明の好ましい実施例によるマルチデータ貯蔵用
メモリは、ｎ個のデータ入力バッファからのデータを組
合せて現在入力された複数個のデータレベルを検出する
入力値レベル検出手段と、２ｎ個の相互差等的な基準電
圧を提供され、前記入力値レベル検出手段から出力され
る信号に該当する基準電圧をワードライン電圧で選択す
るワードラインスイッチ手段、及び前記ワードラインス
イッチ手段から提供されるワードライン電圧でワードラ
インを駆動し、単一のセルに複数個のデータを貯蔵させ
るワードラインドライバを備える。In order to achieve the above object, a multi-data storage memory according to a preferred embodiment of the present invention comprises a plurality of data input from a plurality of currently input data by combining data from n data input buffers. Input value level detecting means for detecting a data level and 2 n reference voltages which are equal to each other are provided, and a reference voltage corresponding to a signal output from the input value level detecting means is selected by a word line voltage. A word line switch; and a word line driver for driving a word line with a word line voltage provided from the word line switch and storing a plurality of data in a single cell.
【０００８】[0008]
【発明の実施の形態】以下、本発明の実施例に対し添付
の図面を参照してより詳しく説明する。Embodiments of the present invention will be described below in more detail with reference to the accompanying drawings.
【０００９】図１は、本発明の実施例によるマルチデー
タ貯蔵用メモリのブロック構成図であり、複数のデータ
入力バッファ（図示省略）から伝送されるデータ（DIN
0、DIN1）を入力され組合せた後、四つの他の種類のデ
ータレベル検出信号（１１、００、０１、１０）を出力
する入力値レベル検出部（１０）と、相互差等的な基準
電圧（Vref0、Vref1、Vref2、Vref3）、及び前記入力値
レベル検出部（１０）から伝送されるデータレベル検出
信号（１１、００、０１、１０）を入力され、その入力
されたデータレベル検出信号（１１、００、０１、１
０）に従い複数（本発明の実施例では四つ）のワードラ
イン電圧中で該当するワードライン電圧（即ち、Vref
0、Vref1、Vref2、Vref3中いずれか一つの基準電圧にな
る）を選択するワードラインスイッチ部（２０）、及び
このワードラインスイッチ部（２０）から伝送される選
択されたワードライン電圧（px）によりワードラインを
駆動し、単一のセルに複数個のデータが貯蔵されるよう
にするワードラインドライバ（３０）で構成される。FIG. 1 is a block diagram of a multi-data storage memory according to an embodiment of the present invention. Data (DIN) transmitted from a plurality of data input buffers (not shown) is shown in FIG.
0, DIN1), and after input and combination, an input value level detection unit (10) that outputs four other types of data level detection signals (11, 00, 01, 10), and a reference voltage such as a mutual difference. (Vref0, Vref1, Vref2, Vref3) and the data level detection signals (11, 00, 01, 10) transmitted from the input value level detection unit (10), and the input data level detection signals (11, 00, 01, 10) 11, 00, 01, 1
0), a corresponding word line voltage (ie, Vref) among a plurality (four in the embodiment of the present invention) of word line voltages.
0, Vref1, Vref2, or Vref3, which becomes one of the reference voltages), and a selected word line voltage (px) transmitted from the word line switch unit (20). And a word line driver 30 for driving a word line to store a plurality of data in a single cell.
【００１０】ここで、前記入力値レベル検出部（１０）
は図２に示したように、複数（例えば、二つ）のデータ
入力バッファ（図示省略）から伝送されるデータ（DIN
0、DIN1）を入力され、イクスクルシーブノアー（XNO
R）処理する組合部としてのイクスクルシーブノアーゲ
ート（N1）と、前記複数個のデータ中で一つのデータ
（DIN0）と前記イクスクルシーブノアーゲート（N1）か
らの信号を入力されナンド（NAND）処理し、第１データ
レベル検出信号（１１）を出力する第１出力部としての
ナンドゲート（N2）と、前記複数個のデータ中で残存デ
ータ（DIN1）と前記イクスクルシーブノアーゲート（N
1）からの信号を入力されてナンド処理し、第２データ
レベル検出信号（００）を出力する第２出力部としての
ナンドゲート（N3）と、前記複数個のデータ中で一つの
データ（DIN0）と前記イクスクルシーブノアーゲート
（N1）からの信号を入力されてオアー（OR）処理し、第
３データレベル検出信号（０１）を出力する第３出力部
としてのオアーゲート（10A）、及び前記複数個のデー
タ中で残存データ（DIN1）と前記イクスクルシーブノア
ーゲート（N1）からの信号を入力されてオアー処理し、
第４データレベル検出信号（１０）を出力する第４出力
部としてのオアーゲート（10B）を備える。Here, the input value level detector (10)
Is data (DIN) transmitted from a plurality (for example, two) of data input buffers (not shown) as shown in FIG.
0, DIN1), and
R) An exclusive sheave NOR gate (N1) as a union part for processing, one of the plurality of data (DIN0) and a signal from the exclusive sheave NOR gate (N1) are input and NAND (NAND) is inputted. A) a NAND gate (N2) as a first output unit for processing and outputting a first data level detection signal (11); remaining data (DIN1) among the plurality of data;
A NAND gate (N3) as a second output unit that receives the signal from 1), performs NAND processing and outputs a second data level detection signal (00), and one data (DIN0) among the plurality of data And an OR gate (10A) as a third output unit for receiving a signal from the exclusive sheave NOR gate (N1) and performing OR (OR) processing and outputting a third data level detection signal (01); The remaining data (DIN1) and the signal from the above-mentioned EXCLUSIVE NOR gate (N1) are input and OR-processed.
An OR gate (10B) is provided as a fourth output unit for outputting the fourth data level detection signal (10).
【００１１】尚、前記オアーゲート（10A）は２入力１
出力のノアーゲート（N4）と、このノアーゲート（N4）
の出力信号を入力されて反転させるインバータ（INV1）
で構成され、前記オアーゲート（10B）は２入力１出力
のノアーゲート（N5）と、このノアーゲート（N5）の出
力信号を入力されて反転させるインバータ（IN2）を備
える。The OR gate (10A) has two inputs and one input.
Output NOR gate (N4) and this NOR gate (N4)
Inverter (INV1) that receives and inverts the output signal of
The OR gate (10B) includes a two-input one-output NOR gate (N5) and an inverter (IN2) that receives and inverts an output signal of the NOR gate (N5).
【００１２】前記ナンドゲート（N2）から出力される信
号は、前記外部から入力されるデータ（DIN0、DIN1）が
“１、１”のときにこれを知らせる信号であり、前記ナ
ンドゲート（N3）から出力される信号は、前記外部から
入力されるデータ（DIN0、DIN1）が“０、０”のときに
これを知らせる信号であり、前記オアーゲート（10A）
から出力される信号は、前記外部から入力されるデータ
（DIN0、DIN1）が“０、１”のときにこれを知らせる信
号であり、前記オアーゲート（10B）から出力される信
号は、前記外部から入力されるデータ（DIN0、DIN1）が
“１、０”のときにこれを知らせる信号である。The signal output from the NAND gate (N2) is a signal for notifying when the externally input data (DIN0, DIN1) is "1, 1", and is output from the NAND gate (N3). The signal to be transmitted is a signal for notifying that the externally input data (DIN0, DIN1) is "0, 0", and the OR gate (10A)
Is a signal to notify when the externally input data (DIN0, DIN1) is "0, 1", and the signal output from the OR gate (10B) is This signal indicates when the input data (DIN0, DIN1) is "1, 0".
【００１３】一方、前記ワードラインスイッチ部（２
０）は図３に示したように、第１基準電圧端（Vref0）
とワードラインブースティング信号端（PX）の間に設け
られ、前記第１データレベル検出信号（１１）の制御に
より第１基準電圧（Vref0）を、前記ワードラインドラ
イバ（３０）に提供する第１スイッチ部としてのPMOSト
ランジスタ（P1）と、第２基準電圧端（Vref1）とワー
ドラインブースティング信号端（PX）の間に設けられ、
前記第２データレベル検出信号（００）の制御により第
２基準電圧（Vref1）を前記ワードラインドライバ（３
０）に提供する第２スイッチ部としてのPMOSトランジス
タ（P2）と、第３基準電圧端（Vref2）とワードライン
ブースティング信号端（PX）の間に設けられ、前記第３
データレベル検出信号（０１）の制御により第３基準電
圧（Vref2）を前記ワードラインドライバ（３０）に提
供する第３スイッチ部としてのPMOSトランジスタ（P3）
と、第４基準電圧端（Vref3）とワードラインブーステ
ィング信号端（PX）の間に設けられ、前記第４データレ
ベル検出信号（１０）の制御により第４基準電圧（Vref
3）を前記ワードラインドライバ（３０）に提供する第
４スイッチ部としてのPMOSトランジスタ（P1）を備え
る。On the other hand, the word line switch section (2)
0) is the first reference voltage terminal (Vref0) as shown in FIG.
A first reference voltage (Vref0) provided to the word line driver (30) under the control of the first data level detection signal (11). A PMOS transistor (P1) as a switch unit, provided between a second reference voltage terminal (Vref1) and a word line boosting signal terminal (PX);
By controlling the second data level detection signal (00), a second reference voltage (Vref1) is supplied to the word line driver (3).
0) which is provided between the third reference voltage terminal (Vref2) and the word line boosting signal terminal (PX) as a second switch unit provided to the third switch unit.
A PMOS transistor (P3) as a third switch unit that provides a third reference voltage (Vref2) to the word line driver (30) by controlling a data level detection signal (01).
And a fourth reference voltage (Vref3) provided between the fourth reference voltage terminal (Vref3) and the word line boosting signal terminal (PX) and controlled by the fourth data level detection signal (10).
And a PMOS transistor (P1) as a fourth switch unit for providing the word line driver (3) to the word line driver (30).
【００１４】そして、前記ワードラインドライバ（３
０）は図４に示したようにビットライン対（bl，／bl）
の間に設けられ、ビットラインフリーチャージ信号（bl
p）により前記ビットライン対（bl，／bl）を一定電位
（例えば、Vcc）にフリーチャージさせるMOS素子（MN
1、MN2）と、ワードライン（wl）に印加される電圧によ
りスイッチング役割を果すMOS素子（MN3）、及びこのMO
S素子（MN3）のオン／オフに従いデータ（電荷）を貯蔵
するキャパシタ（C1）を備える。The word line driver (3)
0) is a bit line pair (bl, / bl) as shown in FIG.
The bit line free charge signal (bl
p), the MOS element (MN) that precharges the bit line pair (bl, / bl) to a constant potential (for example, Vcc).
1, MN2), a MOS element (MN3) that plays a switching role by the voltage applied to the word line (wl), and the MO element
It has a capacitor (C1) for storing data (charge) in accordance with ON / OFF of the S element (MN3).
【００１５】次いで、前記のように構成された本発明の
実施例によるデータ貯蔵装置の動作に対して説明すれ
ば、次の通りである。Next, the operation of the data storage device according to the embodiment of the present invention will be described.
【００１６】先ず、ライトイネーブルバッファ（図示省
略）でライト信号が入力されると、ビットライン対（b
l，／bl）がMOS素子（MN1、MN2）により一定電位（Vc
c）にフリーチャージされる。First, when a write signal is input to a write enable buffer (not shown), a bit line pair (b
l, / bl) is a constant potential (Vc) by the MOS elements (MN1, MN2).
c) will be free charged.
【００１７】その後、入力値レベル検出部（１０）に外
部データ（DIN0、DIN1）が入力されると、その入力値レ
ベル検出部（１０）ではその外部データ（DIN0、DIN1）
を組合せて入力された外部データの種類（１１、１０、
０１、００）を区分することになる。Thereafter, when external data (DIN0, DIN1) is input to the input value level detector (10), the input value level detector (10) outputs the external data (DIN0, DIN1).
The type of external data (11, 10,
01, 00).
【００１８】即ち、入力された外部データ（DIN0、DIN
1）が“１、１”であれば、ナンドゲート（N2）でのみ
“ロー”レベルの信号を出力し、残るナンドゲート（N
3）とオアーゲート（10A）及びオアーゲート（10B）で
は“ハイ”レベルの信号を出力する。That is, the input external data (DIN0, DIN
If 1) is "1, 1", a "low" level signal is output only at the NAND gate (N2) and the remaining NAND gate (N
3) and the OR gate (10A) and OR gate (10B) output a "high" level signal.
【００１９】また、入力された外部データ（DIN0、DIN
1）が“０、０”であれば、ナンドゲート（N3）でのみ
“ロー”レベルの信号を出力し、残るナンドゲート（N
2）とオアーゲート（10A）及びオアーゲート（10B）で
は“ハイ”レベルの信号を出力する。The input external data (DIN0, DIN
If 1) is "0,0", a "low" level signal is output only at the NAND gate (N3) and the remaining NAND gates (N
2) and the OR gate (10A) and OR gate (10B) output a "high" level signal.
【００２０】さらに、入力された外部データ（DIN0、DI
N1）が“０、１”であれば、オアーゲート（10A）での
み“ロー”レベルの信号を出力し、残るナンドゲート
（N2）とナンドゲート（N3）及びオアーゲート（10B）
では“ハイ”レベルの信号を出力する。Further, the input external data (DIN0, DI
If N1) is "0, 1", a "low" level signal is output only at the OR gate (10A), and the remaining NAND gate (N2), NAND gate (N3) and OR gate (10B)
Outputs a "high" level signal.
【００２１】そして、入力された外部データ（DIN0、DI
N1）が“１、０”であれば、オアーゲート（10B）での
み“ロー”レベルの信号を出力し、残るナンドゲート
（N2）とナンドゲート（N3）及びオアーゲート（10A）
では“ハイ”レベルの信号を出力する。Then, the input external data (DIN0, DI
If N1) is "1, 0", a "low" level signal is output only at the OR gate (10B), and the remaining NAND gate (N2), NAND gate (N3) and OR gate (10A)
Outputs a "high" level signal.
【００２２】従って、ワードラインスイッチ部（２０）
では前記入力値レベル検出部（１０）から出力される信
号を入力され、ワードラインの電位を代えることにな
る。Therefore, the word line switch section (20)
In this case, a signal output from the input value level detector (10) is input, and the potential of the word line is changed.
【００２３】例えば、Vcc＝3V、Vth＝0.7Vとし、基準電
圧（Vref0）=3.7V、基準電圧（Vref1）=1V、基準電圧
（Vref2）=1.7V、基準電圧（Vref3）=2.7Vとした場合、
外部からの入力データ（DIN0、DIN1）が“１、１”であ
れば、ワードラインスイッチ部（２０）を構成する第１
乃至第４スイッチ部（P1〜P4）中で第１スイッチ部（P
1）のみターンオンされてワードライン電圧レベルが
“３.７Ｖ”になり、結局セルに貯蔵されるデータの電
位はVcc（“3V”）である。For example, Vcc = 3V, Vth = 0.7V, reference voltage (Vref0) = 3.7V, reference voltage (Vref1) = 1V, reference voltage (Vref2) = 1.7V, reference voltage (Vref3) = 2.7V. if you did this,
If the external input data (DIN0, DIN1) is "1, 1", the first word line switch unit (20)
Through the fourth switch section (P1 to P4).
Only in 1) is turned on, the word line voltage level becomes "3.7V", and eventually the potential of the data stored in the cell is Vcc ("3V").
【００２４】これに反し、外部からの入力データ（DIN
0、DIN1）が“０、０”であれば、ワードラインスイッ
チ部（２０）を構成する第１乃至第４スイッチ部（P1〜
P4）中で第２スイッチ部（P2）のみターンオンされてワ
ードライン電圧レベルが“１Ｖ”になり、結局セルに貯
蔵されるデータの電位は０.３Ｖである。On the other hand, external input data (DIN
If (0, DIN1) is “0, 0”, the first to fourth switch units (P1 to P1 to P4) constituting the word line switch unit (20)
In P4), only the second switch unit P2 is turned on, the word line voltage level becomes "1V", and the data potential stored in the cell is 0.3V.
【００２５】一方、外部からの入力データ（DIN0、DIN
1）が“０、１”であれば、ワードラインスイッチ部
（２０）を構成する第１乃至第４スイッチ部（P1〜P4）
中で第３スイッチ部（P3）のみターンオンされてワード
ライン電圧レベルが“1.７Ｖ”になり、結局セルに貯蔵
されるデータの電位は1Vである。また、外部からの入力
データ（DIN0、DIN1）が“１、０”であれば、ワードラ
インスイッチ部（２０）を構成する第１乃至第４スイッ
チ部（P1〜P4）中で第４スイッチ部（P4）のみターンオ
ンされてワードライン電圧レベルが“２.７Ｖ”にな
り、結局セルに貯蔵されるデータの電位は２Ｖである。On the other hand, external input data (DIN0, DIN0
If 1) is "0, 1", the first to fourth switch units (P1 to P4) constituting the word line switch unit (20)
Only the third switch unit P3 is turned on, the word line voltage level becomes "1.7V", and the data potential stored in the cell is 1V. If the external input data (DIN0, DIN1) is "1, 0", the fourth to fourth switch units (P1 to P4) constituting the word line switch unit (20) will be described. Only (P4) is turned on, the word line voltage level becomes "2.7V", and the data potential stored in the cell is 2V.
【００２６】以後、ライトディスエーブル信号が入力さ
れるに従い、データ貯蔵動作が終了する。Thereafter, as the write disable signal is input, the data storage operation ends.
【００２７】[0027]
【発明の効果】以上説明したような本発明によれば、１
セルに複数個のデータを貯蔵することが非常に簡単な回
路構成により行われることになり、複数個のデータをラ
イトするための追加的な入出力ラインが不要になりライ
ト時に入出力ラインに生じるノイズに因りデータの誤謬
を防止することになる。According to the present invention as described above, 1
Storing a plurality of data in a cell is performed by a very simple circuit configuration, so that an additional I / O line for writing a plurality of data is not required, and the I / O line is generated at the time of writing This prevents data errors due to noise.
【００２８】一方、本発明は前述の実施例にのみ限定さ
れるものではなく、本発明の要旨を外れない範囲内で修
正及び変形して行うことができる。On the other hand, the present invention is not limited only to the above-described embodiment, and can be modified and modified without departing from the gist of the present invention.
【図１】本発明の実施例によるマルチデータ貯蔵用メモ
リのブロック構成図である。FIG. 1 is a block diagram of a multi-data storage memory according to an embodiment of the present invention.
【図２】図１に示す入力値レベル検出部の内部回路図で
ある。FIG. 2 is an internal circuit diagram of an input value level detector shown in FIG.
【図３】図１に示すワードラインスイッチ部の内部回路
図である。FIG. 3 is an internal circuit diagram of the word line switch unit shown in FIG.
【図４】図１に示すワードラインドライバの内部回路図
である。FIG. 4 is an internal circuit diagram of the word line driver shown in FIG.
１０ 入力値レベル検出部 ２０ ワードラインスイッチ部 ３０ ワードラインドライバ Reference Signs List 10 input value level detection unit 20 word line switch unit 30 word line driver
Claims (3)
を組合せ、現在入力された複数個のデータレベルを検出
する入力値レベル検出手段と、 相互差等的な２ｎ個の基準電圧を提供され、前記入力値
レベル検出手段から出力される信号に該当する基準電圧
を、ワードライン電圧で選択するワードラインスイッチ
手段及び、 前記ワードラインスイッチ手段から提供されるワードラ
イン電圧でワードラインを駆動し、単一のセルに複数個
のデータを貯蔵させるワードラインドライバを備えたこ
とを特徴とするマルチデータ貯蔵用メモリ。1. An input value level detecting means for combining data from n data input buffers to detect a plurality of currently input data levels, and 2 n reference voltages equal to each other are provided. A word line switch means for selecting a reference voltage corresponding to a signal output from the input value level detection means by a word line voltage, and driving a word line with a word line voltage provided by the word line switch means; A multi-data storage memory comprising a word line driver for storing a plurality of data in a single cell.
のスイッチ素子を含み、前記各スイッチ素子はそれに対
応する基準電圧を受信し、それに対応するワードライン
に伝えることを特徴とする請求項１記載のマルチデータ
貯蔵用メモリ。2. The word line switching means according to claim 1, wherein said word line switching means includes 2 n switch elements, each of said switch elements receiving a reference voltage corresponding thereto and transmitting said reference voltage to a corresponding word line. Multi-data storage memory.
で構成されたことを特徴とする請求項２記載のマルチデ
ータ貯蔵用メモリ。3. The memory according to claim 2, wherein said switch element is constituted by a PMOS transistor.
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