KR100344759B1 - Semiconductor memory - Google Patents
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Abstract
본 발명은 반도체 메모리에 관한 것으로, 특히 SRAM(Static-RAM)의 동작중 대기상태(Stand-by)에서 소비되는 대기전류(Stand-by Current)의 양을 줄일 수 있는 반도체 메모리에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory, and more particularly, to a semiconductor memory capable of reducing the amount of standby current consumed in a standby state during the operation of a static RAM.
이를 위해, 본 발명의 반도체 메모리는 메모리의 상태가 대기상태이며 외부 전원전압(VCC)의 크기가 소정 전압 이상인 경우에는 외부 전원전압(VCC) 보다 일정수준 강하된 전압을 출력하고, 메모리의 상태가 억세스상태이거나 또는 외부 전원전압(VCC)의 크기가 소정 전압 이하인 경우에는 외부 전원전압(VCC)을 그대로 출력하는 셀전원 제어수단과; 비트라인 등화신호의 전압 레벨에 따라 비트라인쌍을 외부 전원전압(VCC) 레벨로 프리차지시키는 비트라인 풀업부와; 셀전원 제어수단으로부터 출력된 셀전원을 인가 받아 동작하는 두 개의 인버터가 서로 맞물린 래치 구조로 이루어져 워드라인(WL)의 전압 레벨에 따라 비트라인쌍(B,/B)을 통하여 데이터를 입/출력하는 메모리 셀을 포함하여 이루어지며,To this end, when the state of the memory is in the standby state and the magnitude of the external power supply voltage VCC is greater than or equal to a predetermined voltage, the semiconductor memory of the present invention outputs a voltage lowered by a predetermined level than the external power supply voltage VCC, and the state of the memory is increased. Cell power supply control means for outputting the external power supply voltage VCC as it is in an access state or when the magnitude of the external power supply voltage VCC is equal to or less than a predetermined voltage; A bit line pull-up unit for precharging the pair of bit lines to an external power supply voltage VCC level according to the voltage level of the bit line equalization signal; Two inverters operated by receiving the cell power outputted from the cell power supply control means have a latch structure engaged with each other to input / output data through the bit line pairs B and B according to the voltage level of the word line WL. It is made to include a memory cell,
이에 따라, 반도체 메모리의 동작 상태와 외부에서 인가되는 외부 전원전압의 레벨(High VCC or Low VCC)에 따라, 메모리 셀에 각각 다른 전압레벨의 전원전압이 인가되어, 하이 레벨의 외부 전원전압(High VCC) 상에서의 메모리 셀 내에서 소비되는 대기전류를 줄일 수 있는 효과가 있다.Accordingly, according to the operation state of the semiconductor memory and the external power voltage level (High VCC or Low VCC) applied from the outside, power voltages having different voltage levels are applied to the memory cells, thereby providing a high level external power supply voltage (High VCC). There is an effect that the standby current consumed in the memory cell on the VCC) can be reduced.
Description
본 발명은 반도체 메모리에 관한 것으로, 특히 SRAM(Static-RAM)의 동작중 대기상태(Stand-by)에서 소비되는 대기전류(Stand-by Current)의 양을 줄일 수 있는 반도체 메모리에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory, and more particularly, to a semiconductor memory capable of reducing the amount of standby current consumed in a standby state during the operation of a static RAM.
일반적으로, SRAM은 두 개의 인버터의 입/출력 단을 서로 맞물린 래치를 이용하여 데이터를 저장하도록 이루어진다. 이 데이터는 비트라인쌍을 통하여 메모리 외부로 입/출력되며, 이 때, 워드라인의 전압 레벨에 따라 데이터를 저장하는 래치와 비트라인쌍이 서로 연결된다. 물론 데이터의 입/출력 동작 전에 미리 외부 전원전압 레벨로 비트라인쌍을 프리차지(pre-charge)시킨 상태에서 데이터의 입/출력 동작을 수행하도록 이루어진 것이 일반적이다.In general, the SRAM is configured to store data using latches that engage the input / output stages of two inverters. This data is input / output through the bit line pair to the outside of the memory. At this time, the latch and the bit line pair for storing data are connected to each other according to the voltage level of the word line. Of course, the input / output operation of the data is generally performed in a state in which the bit line pair is precharged at an external power supply voltage level before the input / output operation of the data.
이와 같은 기능을 갖는 종래의 반도체 메모리의 구성을 도1 및 도2에 도시하였다.1 and 2 show the structure of a conventional semiconductor memory having such a function.
도1은 종래 반도체 메모리의 셀 어레이를 도시한 회로도이다.1 is a circuit diagram showing a cell array of a conventional semiconductor memory.
종래의 반도체 메모리는 비트라인 등화신호(BEQ)의 전압 레벨에 따라 비트라인쌍(B0,/B0:B1,/B1:‥‥)을 외부 전원전압(VCC) 레벨로 프리차지시키는 비트라인 풀업부(1)와; 외부 전원전압(VCC)을 인가 받아 동작하는 두 개의 인버터가 서로 맞물린 래치 구조로 이루어져 워드라인(WL0,WL1,‥‥)의 전압 레벨에 따라 비트라인쌍(B0,/B0:B1,/B1:‥‥)을 통하여 데이터를 입/출력하는 메모리 셀(2)을 포함하여 이루어진다.In the conventional semiconductor memory, a bit line pull-up part for precharging the bit line pairs B0, B0, B1, and B1: to the external power supply voltage VCC level according to the voltage level of the bit line equalization signal BEQ. (1); The two inverters operated by applying the external power supply voltage VCC are engaged with each other to form a latch structure, and according to the voltage level of the word lines WL0, WL1, ..., the bit line pairs B0, / B0: B1, / B1: Memory cell 2 for inputting / outputting data through ...).
이하, 첨부된 도2를 참조하여 종래 기술의 동작 및 문제점을 지적한다.Hereinafter, with reference to the accompanying Figure 2 will point out the operation and problems of the prior art.
도2는 상술한 종래 반도체 메모리의 비트라인 풀업부(1)와 메모리 셀(2)의 내부 회로를 도시한 회로도이다.FIG. 2 is a circuit diagram showing the internal circuits of the bit line pull-up section 1 and the memory cell 2 of the conventional semiconductor memory.
메모리의 상태가 대기상태인 경우는, 워드라인(WL)의 전압레벨은 "로우"가 되어 억세스 트랜지스터(M6,M11)가 턴 오프(turn off)된다. 따라서, 데이터가 저장되는 인버터의 출력단(CN, CNB)은 비트라인쌍(B,/B)과 전기적으로 단선된 상태이다. 그리고 이 때 비트라인 등화신호(BEQ)는 "로우" 레벨이 되어 pMOS트랜지스터들(M2,M3,M4)이 턴 온(turn on)되므로 비트라인쌍(B,/B) 각각은 외부 전원전압(VCC) 레벨로 프리차지된다.When the state of the memory is in the standby state, the voltage level of the word line WL becomes " low " so that the access transistors M6 and M11 are turned off. Therefore, the output terminals CN and CNB of the inverter in which data is stored are electrically disconnected from the bit line pairs B and / B. At this time, since the bit line equalization signal BEQ is at the "low" level, the pMOS transistors M2, M3, and M4 are turned on, so that each of the bit line pairs B and / B is connected to an external power supply voltage. VCC) level is precharged.
여기서, 종래의 반도체 메모리는 도2에 도시한 바와 같이, 메모리 셀(2)의 래치를 이루고 있는 CMOS인버터(M7:M8,M9:M10)에 직접 외부 전원전압(VCC)을 인가하는 구조로 이루어짐에 따라, CN노드와 CNB노드는 언제나 서로 상반되는 전압 레벨을 갖게된다.Here, the conventional semiconductor memory has a structure in which an external power supply voltage VCC is directly applied to the CMOS inverters M7: M8 and M9: M10 that latch the memory cells 2, as shown in FIG. Accordingly, the CN node and the CNB node always have voltage levels that are opposite to each other.
따라서, 종래의 반도체 메모리는, 예를 들어, CN노드가 "하이" 레벨이고 CNB노드가 "로우"레벨의 전압 상태인 경우, "하이" 레벨의 CN노드로부터 드라이브 트랜지스터(M8)를 통하여 OFF 전류(or Leakage Current)가 흐르게되며, 또 "하이" 레벨로 프리차지된 비트라인(/B)으로부터 억세스 트랜지스터(M11)와 드라이브 트랜지스터(M10)를 통하여 OFF 전류가 흐르게 된다. 그러므로, 하나의 메모리 셀에서는 인가된 외부 전원전압(VCC) 전압 크기에 비례하여 대기 전류(stand-by current)가 발생하게된다. 따라서 반도체 메모리 전체 칩(Chip)상에는 인가되는 외부 전원전압(VCC)에 비례하는 상당량의 대기전류가 발생하게되는 문제점이 있었다.Therefore, in the conventional semiconductor memory, for example, when the CN node is at the "high" level and the CNB node is at the "low" level of voltage, the OFF current flows through the drive transistor M8 from the CN node at the "high" level. (or Leakage Current) flows, and an OFF current flows through the access transistor M11 and the drive transistor M10 from the bit line / B precharged to the "high" level. Therefore, in one memory cell, a stand-by current is generated in proportion to the applied magnitude of the external power supply voltage VCC. Therefore, there is a problem that a considerable amount of standby current is generated on the entire semiconductor memory chip in proportion to the external power supply voltage VCC applied thereto.
그리고, 반도체 메모리에 인가되는 외부 전원전압(VCC)은 메모리의 동작 특성과 집적도 향상 등을 위해 다양한 레벨의 전압이 인가되도록 구성하는 것이 통상적이며, 이러한 경우, 상술한 대기전류의 발생은 하이 레벨의 외부 전원전압(High VCC)이 인가되는 경우에 더욱 과도한 대기전류가 발생되는 문제점을 갖고 있다. 이와 같은하이 레벨의 외부 전원전압(High VCC) 상에서의 메모리 셀 내의 대기전류를 줄이기 위해서는 메모리 셀 내의 MOS트랜지스터의 문턱전압(Vt)을 높이는 방법이 있겠으나, 그렇게되면 로우 레벨의 외부 전원전압(Low VCC)이 인가되는 경우에 메모리 셀의 동작 특성이 나빠지는 문제점이 발생하게된다.In addition, the external power supply voltage VCC applied to the semiconductor memory is configured such that various levels of voltage are applied to improve operation characteristics and integration of the memory, and in this case, the generation of the standby current described above is at a high level. When the external power supply voltage (High VCC) is applied, there is a problem in that excessive standby current is generated. In order to reduce the quiescent current in the memory cell on the high level external power supply voltage (High VCC), there is a method of increasing the threshold voltage (Vt) of the MOS transistor in the memory cell. When VCC) is applied, a problem arises that an operating characteristic of a memory cell is deteriorated.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해서 안출된 것으로, 반도체 메모리의 동작 상태와 외부에서 인가되는 외부 전원전압의 레벨(High VCC or Low VCC)에 따라, 메모리 셀에 각각 다른 전압레벨의 전원전압을 인가하도록 하므로써, 하이 레벨의 외부 전원전압(High VCC) 상에서의 메모리 셀 내에서 소비되는 대기전류를 줄일 수 있는 반도체 메모리를 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, and according to the operating state of the semiconductor memory and the external power voltage level (High VCC or Low VCC) applied from the outside, different voltage levels are provided to the memory cells. It is an object of the present invention to provide a semiconductor memory capable of reducing standby current consumed in a memory cell on a high level external power supply voltage (High VCC) by applying a power supply voltage.
이와 같은 목적을 이루고자하는 본 발명은 메모리의 상태가 대기상태이며 외부 전원전압(VCC)의 크기가 소정 전압 이상인 경우에는 외부 전원전압(VCC) 보다 일정수준 강하된 전압을 출력하고, 메모리의 상태가 억세스상태이거나 또는 외부 전원전압(VCC)의 크기가 소정 전압 이하인 경우에는 외부 전원전압(VCC)을 그대로 출력하는 셀전원 제어수단과; 비트라인 등화신호의 전압 레벨에 따라 비트라인쌍을 외부 전원전압(VCC) 레벨로 프리차지시키는 비트라인 풀업부와; 셀전원 제어수단으로부터 출력된 셀전원을 인가 받아 동작하는 두 개의 인버터가 서로 맞물린 래치 구조로 이루어져 워드라인(WL)의 전압 레벨에 따라 비트라인쌍(B,/B)을 통하여 데이터를 입/출력하는 메모리 셀을 포함하여 이루어진다.According to an exemplary embodiment of the present invention, when the state of the memory is in a standby state and the magnitude of the external power supply voltage VCC is greater than or equal to a predetermined voltage, the present invention outputs a voltage lowered by a predetermined level than the external power supply voltage VCC, Cell power supply control means for outputting the external power supply voltage VCC as it is in an access state or when the magnitude of the external power supply voltage VCC is equal to or less than a predetermined voltage; A bit line pull-up unit for precharging the pair of bit lines to an external power supply voltage VCC level according to the voltage level of the bit line equalization signal; Two inverters operated by receiving the cell power outputted from the cell power supply control means have a latch structure engaged with each other to input / output data through the bit line pairs B and B according to the voltage level of the word line WL. It comprises a memory cell.
도 1 은 종래 반도체 메모리의 셀 어레이를 도시한 회로도.1 is a circuit diagram showing a cell array of a conventional semiconductor memory.
도 2 는 종래 반도체 메모리의 비트라인 풀업부와 메모리 셀의 내부 회로를 도시한 회로도.2 is a circuit diagram showing an internal circuit of a bit line pull-up unit and a memory cell of a conventional semiconductor memory.
도 3 은 본 발명에 따른 반도체 메모리의 셀 어레이를 도시한 회로도.3 is a circuit diagram showing a cell array of a semiconductor memory according to the present invention;
도 4 는 본 발명에 따른 반도체 메모리의 비트라인 풀업부와 메모리 셀의 내부 회로를 도시한 회로도.4 is a circuit diagram illustrating an internal circuit of a bit line pull-up unit and a memory cell of a semiconductor memory according to the present invention;
도 5 는 본 발명의 셀전원 제어수단의 내부 구성을 도시한 회로도.5 is a circuit diagram showing an internal configuration of a cell power supply control means of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10: 셀전원 제어수단 20: 비트라인 풀업부10: cell power supply control means 20: bit line pull-up unit
30: 메모리 셀30: memory cell
WL0,WL1: 워드 라인 B0,/B0 , B1,/B1: 비트라인쌍WL0, WL1: word line B0, / B0, B1, / B1: bit line pair
이하, 본 발명의 기술적 구성과 작용을 첨부한 도3 내지 도5를 참조하여 설명한다.Hereinafter, with reference to Figures 3 to 5 attached the technical configuration and operation of the present invention.
도3은 본 발명에 따른 반도체 메모리의 셀 어레이를 도시한 회로도이다.3 is a circuit diagram showing a cell array of a semiconductor memory according to the present invention.
도3에 도시된 본 발명의 셀 어레이와 도1에 도시된 종래 기술의 셀 어레이와의 차이점은 메모리의 상태가 대기상태이며 외부 전원전압(VCC)의 크기가 소정 전압 이상인 경우에는 외부 전원전압(VCC) 보다 일정수준 강하된 전압을 출력하고, 메모리의 상태가 억세스상태이거나 또는 외부 전원전압(VCC)의 크기가 소정 전압 이하인 경우에는 외부 전원전압(VCC)을 그대로 출력하는 셀전원 제어수단(10)을 추가로 구비하고 있는 점이다.The difference between the cell array of the present invention shown in FIG. 3 and the cell array of the prior art shown in FIG. 1 is that the external power supply voltage (when the state of the memory is in a standby state and the magnitude of the external power supply voltage VCC is greater than or equal to a predetermined voltage). Cell power control means 10 for outputting a voltage lowered to a certain level than VCC, and outputting the external power supply voltage VCC as it is when the state of the memory is an access state or the magnitude of the external power supply voltage VCC is less than or equal to a predetermined voltage. ) Is further provided.
도4는 본 발명에 따른 반도체 메모리의 비트라인 풀업부(20)와 메모리 셀(30)의 내부 회로를 도시한 회로도이다.4 is a circuit diagram illustrating an internal circuit of the bit line pull-up unit 20 and the memory cell 30 of the semiconductor memory according to the present invention.
여기서 본 발명의 비트라인 풀업부(20)는 종래 기술의 비트라인 풀업부(1)와 동일하게 이루어져 동작하며, 본 발명의 메모리 셀(30)은 종래 기술의 메모리 셀(2)과 비슷한 구조로 이루어지나, 단, 메모리 셀(30)의 래치를 이루고 있는 CMOS인버터(M7:M8,M9:M10)에 직접 외부 전원전압(VCC)을 인가하지 않고 추가로 구비한 셀전원 제어수단(10)에서 발생시킨 셀전압(Cell VCC)이 인가되도록 구성된 것이 특징이다.Here, the bit line pull-up part 20 of the present invention operates in the same manner as the bit line pull-up part 1 of the prior art, and the memory cell 30 of the present invention has a structure similar to that of the memory cell 2 of the prior art. However, in the cell power supply control means 10 additionally provided without applying an external power supply voltage VCC directly to the CMOS inverters M7: M8 and M9: M10 that latch the memory cells 30. Characterized in that configured to apply the generated cell voltage (Cell VCC).
도5는 본 발명의 셀전원 제어수단(10)의 내부구성을 도시한 회로도이다.5 is a circuit diagram showing an internal configuration of the cell power supply control means 10 of the present invention.
본 발명의 셀전원 제어수단(10)은 외부 전원전압(VCC)의 크기가 소정 전압보다 크거나 작은지에 따라 "하이" 또는 "로우" 레벨의 전압신호를 출력하는 외부전압 레벨판별부(11)와; 메모리의 상태가 대기상태인지 억세스상태인지를 판별하는 선택신호(CSB)를 입력받아 버퍼링하여 출력하는 선택신호 버퍼부(12)와; 외부전압 레벨판별부(11)와 선택신호 버퍼부(12)로부터 출력된 신호(CS, VCCDET)를 입력받아 논리곱 연산하여 출력하는 로직부(13)와; 이 로직부(13)로부터 출력된 신호의 전압레벨에 따라 외부 전원전압(VCC) 또는 외부 전원전압(VCC) 보다 일정 수준 강하된 전압을 메모리 셀(30)로 인가하는 전원인가부(14)로 이루어진다.The cell power supply control unit 10 according to the present invention outputs a voltage signal of "high" or "low" level depending on whether the magnitude of the external power supply voltage VCC is greater or smaller than a predetermined voltage. Wow; A selection signal buffer unit 12 for receiving and buffering a selection signal CSB for determining whether the memory state is a standby state or an access state; A logic unit 13 for receiving the signals CS and VCCDET output from the external voltage level discriminating unit 11 and the selection signal buffer unit 12 and performing logical AND operation on the signals; According to the voltage level of the signal output from the logic unit 13 to the power supply unit 14 for applying a voltage dropped to a predetermined level lower than the external power supply voltage VCC or the external power supply voltage VCC to the memory cell 30. Is done.
여기서, 본 발명의 로직부(13)는 도5에 도시한 바와 같이, 외부전압 레벨판별부(11)로부터 출력된 전압신호(VCCDET)와 선택신호 버퍼부(12)로부터 출력된 전압신호(CS)를 입력받아 부정적 논리곱 동작하는 낸드 게이트(NAND)와 이 낸드 게이트(NAND)의 출력을 입력받아 그 논리값을 반전시켜 출력하는 인버터(INV)로 용이하게 구성될 수 있다.Here, as shown in FIG. 5, the logic unit 13 of the present invention includes the voltage signal VCCDET output from the external voltage level discriminating unit 11 and the voltage signal CS output from the selection signal buffer unit 12. ) Can be easily configured as a NAND gate (NAND) that performs negative AND operation and an inverter (INV) that receives an output of the NAND gate (NAND) and inverts its logic value.
그리고, 본 발명의 전원인가부(14)는 소오스로 외부 전원전압(VCC)을 인가 받고, 게이트로는 로직부(13)의 인버터(INV)로부터 출력된 신호를 인가 받는 pMOS트랜지스터(M12)와; 드레인으로 외부 전원전압(VCC)을 인가 받고, 게이트로는 로직부(13)의 인버터(INV)로부터 출력된 신호를 인가 받는 제1 nMOS트랜지스터(M13)와; 드레인과 게이트는 제1 nMOS트랜지스터(M13)의 소오스단과 연결되고, 드레인은 pMOS트랜지스터(M12)의 소오스단과 연결된 제2 nMOS트랜지스터(M14)를 포함하여 이루어지며, 제2 nMOS트랜지스터(M14)의 소오스단과 pMOS트랜지스터(M12)의 드레인단이 연결된 노드의 전압을 메모리 셀(30)로 인가하도록 이루어진다.In addition, the power supply unit 14 according to the present invention receives the external power supply voltage VCC through the source and the pMOS transistor M12 receiving the signal output from the inverter INV of the logic unit 13 as a gate. ; A first nMOS transistor M13 that receives an external power supply voltage VCC as a drain and a signal output from an inverter INV of the logic unit 13 as a gate; The drain and the gate are connected to the source terminal of the first nMOS transistor M13, and the drain includes the second nMOS transistor M14 connected to the source terminal of the pMOS transistor M12, and the source of the second nMOS transistor M14. The terminal and the drain terminal of the pMOS transistor M12 are configured to apply the voltage of the node connected to the memory cell 30.
이하, 본 발명에 따른 반도체 메모리의 동작을 설명한다.Hereinafter, the operation of the semiconductor memory according to the present invention will be described.
먼저, 외부전압 레벨판별부(11)는 메모리로 인가되는 외부 전원전압(VCC)의 전압레벨이 소정전압 이상 이상인 경우 "하이" 레벨의 전압신호(VCCDET)를 출력하고, 외부 전원전압(VCC)의 전압레벨이 소정전압 이상 이상인 경우는 "로우" 레벨의 전압신호(VCCDET)를 출력하도록 이루어진다. 이 때의 기준이 되는 소정전압은 2.0V 또는 2.5V 가 바람직하다.First, when the voltage level of the external power supply voltage VCC applied to the memory is greater than or equal to a predetermined voltage, the external voltage level discriminating unit 11 outputs a voltage signal VCCDET having a "high" level, and the external power supply voltage VCC. When the voltage level is equal to or greater than the predetermined voltage, the voltage signal VCCDET having the "low" level is output. The predetermined voltage serving as a reference at this time is preferably 2.0V or 2.5V.
그리고, 선택신호 버퍼부(12)는 메모리의 상태가 억세스 상태인 경우, 즉 Read / Write 동작상태인 경우는 "로우" 레벨의 전압신호(CS)를 출력하고, 메모리의 상태가 대기상태인 경우는 "하이" 레벨의 전압신호(CS)를 출력하게된다.The selection signal buffer unit 12 outputs a voltage signal CS having a "low" level when the memory is in an access state, that is, when it is in a read / write operation state, and when the memory is in a standby state. Outputs a voltage signal CS having a "high" level.
따라서, 대기상태의 경우, 본 발명에 따른 반도체 메모리는 다음과 같이 동작한다.Therefore, in the standby state, the semiconductor memory according to the present invention operates as follows.
선택신호 버퍼부(12)는 메모리의 상태가 대기상태이므로 "하이" 레벨의 전압신호(CS)를 출력하게된다. 그러므로, 로직부(13)의 출력신호의 전압레벨은 외부전압 레벨판별부(11)의 출력값에 따라 결정된다.The selection signal buffer unit 12 outputs a voltage signal CS having a "high" level since the memory state is in the standby state. Therefore, the voltage level of the output signal of the logic unit 13 is determined according to the output value of the external voltage level discriminating unit 11.
만약, 이때 인가되는 외부 전원전압(VCC)이 하이 레벨의 외부 전원전압(High VCC)인 경우라면, 로직부(13)의 출력전압은 "하이" 레벨이 되어 전원인가부(14)의 pMOS트랜지스터(M12)는 턴 오프(turn off)되고 제1 및 제2 nMOS트랜지스터(M13,M14)는 턴 온(turn on)된다. 따라서, 전원인가부(14)로부터 출력되는 전압은 외부 전원전압(VCC)보다 일정 수준 강하된 전압(Cell VCC)을 출력하게된다.If the external power supply voltage VCC applied at this time is an external high power supply voltage High VCC, the output voltage of the logic unit 13 becomes a "high" level so that the pMOS transistor of the power supply unit 14 is applied. M12 is turned off and the first and second nMOS transistors M13 and M14 are turned on. Therefore, the voltage output from the power applying unit 14 outputs the voltage Cell VCC lowered by a predetermined level than the external power supply voltage VCC.
이 때 강하되는 전압의 크기는 제1 및 제2 nMOS트랜지스터의 턴 온 시 저항값에 따라 결정되며, 일반적으로 nMOS트랜지스터의 문턱전압의 두 배 가량이 된다.(Cell VCC = VCC - 2Vt)At this time, the magnitude of the voltage dropped is determined by the resistance values of the first and second nMOS transistors at turn-on, and is generally about twice the threshold voltage of the nMOS transistor (Cell VCC = VCC-2Vt).
따라서, 이 경우 메모리 셀(30)에 인가되는 셀전원(VCC)의 전압이 상대적으로 낮으므로, 그만큼 메모리 셀(30) 내의 MOS트랜지스터를 통해 소비되는 대기전류의 양은 줄어들게 된다.Therefore, in this case, since the voltage of the cell power supply VCC applied to the memory cell 30 is relatively low, the amount of standby current consumed through the MOS transistor in the memory cell 30 is reduced accordingly.
그리고, 대기상태의 경우라도, 이때 인가되는 외부 전원전압(VCC)이 로우 레벨의 외부 전원전압(Low VCC)인 경우라면, 로직부(13)의 출력전압은 "로우" 레벨이 되어 전원인가부(14)의 pMOS트랜지스터(M12)는 턴 온(turn on)되고 제1 nMOS트랜지스터(M13)는 턴 오프(turn off)된다. 따라서, 전원인가부(14)로부터 출력되는 전압은 전압강하 없이 외부 전원전압(VCC)이 그대로 출력된다.(Cell VCC = VCC)Also, even in the standby state, if the external power supply voltage VCC applied at this time is the low-level external power supply voltage Low VCC, the output voltage of the logic unit 13 is at the "low" level to supply power. The pMOS transistor M12 of 14 is turned on and the first nMOS transistor M13 is turned off. Accordingly, the voltage output from the power applying unit 14 is output as it is without the voltage drop. (Cell VCC = VCC)
또한, 메모리의 상태가 억세스상태라면, 본 발명의 반도체 메모리는, 선택신호 버퍼부(12)가 "로우" 레벨의 전압신호(CS)를 출력하게되므로, 외부 전원전압(VCC)의 레벨에 관계없이 외부 전원전압(VCC)을 셀전압(Cell VCC)으로 출력하게된다.In addition, if the state of the memory is an access state, the semiconductor memory of the present invention outputs the voltage signal CS having the "low" level, so that the selection signal buffer unit 12 is related to the level of the external power supply voltage VCC. Without this, the external power supply voltage VCC is output as the cell voltage Vcell.
(Cell VCC = VCC)(Cell VCC = VCC)
이와 같이, 본 발명의 따른 반도체 메모리는 메모리의 상태가 대기상태이며 하이 레벨의 외부 전원전압(High VCC)이 인가되는 경우에는 외부 전원전압(High VCC) 보다 일정수준 강하된 전압을 이용하여 메모리 셀(30)을 구동하고, 메모리의 상태가 억세스상태이거나 또는 로우 레벨의 외부 전원전압(Low VCC)이 인가되는 경우에는 외부 전원전압(Low VCC)을 그대로 메모리 셀(30)에 인가함으로써, 하이 레벨의 외부 전원전압(High VCC) 상에서의 대기전류를 효과적으로 줄일 수 있으며 동시에, 로우 레벨의 외부 전원전압(High VCC) 상에서의 메모리 동작 특성은 저하 없이 그대로 유지할 수 있다.As described above, in the semiconductor memory according to the present invention, when the state of the memory is in a standby state and a high level external power supply voltage (High VCC) is applied, the memory cell uses a voltage lowered by a predetermined level than the external power supply voltage (High VCC). If the memory 30 is in an access state or a low level external power supply voltage Low VCC is applied, the external power supply voltage Low VCC is applied to the memory cell 30 as it is. The quiescent current on the external power supply voltage (High VCC) can be effectively reduced, and the memory operating characteristics on the external power supply voltage (High VCC) at a low level can be maintained without degradation.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리는 하이 레벨의 외부 전원전압 상에서의 대기전류를 감소시킬 수 있는 효과가 있으며, 이에 따라 메모리 셀을 문턱전압이 더 낮은 MOS트랜지스터로 구성할 수 있게 되므로, 상대적으로 로우 레벨의 외부 전원전압 상에서의 메모리 동작 특성도 개선할 수 있는 효과가 있다.As described above, the semiconductor memory according to the present invention has the effect of reducing the standby current on the high level external power supply voltage, and thus, the memory cell can be configured as a MOS transistor having a lower threshold voltage. As a result, memory operation characteristics on a relatively low external power supply voltage can be improved.
Claims (3)
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Family Applications (1)
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| KR20010094493A (en) | 2001-11-01 |
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