JPS6321935B2 - - Google Patents
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- Publication number
- JPS6321935B2 JPS6321935B2 JP55072244A JP7224480A JPS6321935B2 JP S6321935 B2 JPS6321935 B2 JP S6321935B2 JP 55072244 A JP55072244 A JP 55072244A JP 7224480 A JP7224480 A JP 7224480A JP S6321935 B2 JPS6321935 B2 JP S6321935B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- test
- circuit
- enable signal
- external terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012360 testing method Methods 0.000 claims description 27
- 230000006870 function Effects 0.000 claims description 4
- 230000003068 static effect Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明はフルスタテイツクメモリ回路試験時の
信頼性向上を図つたメモリ試験回路に関する。
信頼性向上を図つたメモリ試験回路に関する。
半導体集積技術の向上に伴い、複雑な論理構成
が彩られるようになつてきた。
が彩られるようになつてきた。
その一つに論理回路とメモリセルの混在が挙げ
られ、このような論理装置を同時に試験するのは
現段階では非常に困難である。
られ、このような論理装置を同時に試験するのは
現段階では非常に困難である。
従来はメモリセル部分を除いて論理回路のみ試
験するか、またはメモリセルの関連ピンを外部か
らアクセス可能となるように装置外部へ出して、
メモリセル単位での試験を行なう方法を採つてい
る。
験するか、またはメモリセルの関連ピンを外部か
らアクセス可能となるように装置外部へ出して、
メモリセル単位での試験を行なう方法を採つてい
る。
然し前者は試験率の低下、後者は余分なピンを
多数必要とし、また配線の集中も避けられない等
の問題点がある。
多数必要とし、また配線の集中も避けられない等
の問題点がある。
最近では、論理回路系の試験方法としてスキヤ
ンイン／アウト方式が良く用いられている。これ
は回路内部のフリツプフロツプに対し外部端子か
ら直接、任意のデータをセツト（スキヤンイン）
したり、フリツプフロツプの状態を直接外部端子
へ読み出す（スキヤンアウト）動作を行なうもの
である。この方法によれば全ての順序回路を組み
合わせ回路へ置換することができ、試験パターン
の発生が容易になる。
ンイン／アウト方式が良く用いられている。これ
は回路内部のフリツプフロツプに対し外部端子か
ら直接、任意のデータをセツト（スキヤンイン）
したり、フリツプフロツプの状態を直接外部端子
へ読み出す（スキヤンアウト）動作を行なうもの
である。この方法によれば全ての順序回路を組み
合わせ回路へ置換することができ、試験パターン
の発生が容易になる。
本発明はこのスキヤンイン／アウト機能をフル
スタテイツクメモリ回路に応用したメモリ試験回
路に関するものである。
スタテイツクメモリ回路に応用したメモリ試験回
路に関するものである。
第１図はフルスタテイツクメモリ回路の書込み
サイクルにおけるタイムチヤート、第２図は従来
のフルスタテイツクメモリ回路図例を示すもので
ある。
サイクルにおけるタイムチヤート、第２図は従来
のフルスタテイツクメモリ回路図例を示すもので
ある。
第２図に示すメモリ回路の試験は一般にアドレ
スレジスタ１にセツトしたアドレスデータで指定
したメモリセル３に、入力レジスタ２にセツトし
たテストデータを書込み、書込んだ内容をメモリ
セル３から出力レジスタ４に出力し、この出力レ
ジスタ４の内容を読出し、書込んだ内容と比較す
ることにより行われる。よつてこれらレジスタに
スキヤンイン／アウト機能を付加すれば、メモリ
の試験時は原理的には可能な筈である。
スレジスタ１にセツトしたアドレスデータで指定
したメモリセル３に、入力レジスタ２にセツトし
たテストデータを書込み、書込んだ内容をメモリ
セル３から出力レジスタ４に出力し、この出力レ
ジスタ４の内容を読出し、書込んだ内容と比較す
ることにより行われる。よつてこれらレジスタに
スキヤンイン／アウト機能を付加すれば、メモリ
の試験時は原理的には可能な筈である。
ところで、このフルスタテイツクメモリ回路で
は第１図に示すようにライトネーブル信号
（WE）は通常アドレス入力、データ入力信号か
ら遅れて発生させねばならない。一方、通常時は
アドレス入力、データ入力、及びリード／ライト
の別を指示するコマンドは同時に与えられ、同一
のクロツクΦ0で同時にレジスタ１，２及びＲ／
Ｗフリツプフロツプ５にセツトされる。そのため
第２図の回路の如く、Ｒ／Ｗフリツプフロツプ５
の出力を遅延回路６で遅延させた遅延クロツクで
打ち抜いた信号をライトイネーブル信号としてメ
モリ回路へ供給している。
は第１図に示すようにライトネーブル信号
（WE）は通常アドレス入力、データ入力信号か
ら遅れて発生させねばならない。一方、通常時は
アドレス入力、データ入力、及びリード／ライト
の別を指示するコマンドは同時に与えられ、同一
のクロツクΦ0で同時にレジスタ１，２及びＲ／
Ｗフリツプフロツプ５にセツトされる。そのため
第２図の回路の如く、Ｒ／Ｗフリツプフロツプ５
の出力を遅延回路６で遅延させた遅延クロツクで
打ち抜いた信号をライトイネーブル信号としてメ
モリ回路へ供給している。
したがつてメモリ回路試験時にもこの回路をそ
のまま使用すると、書込み時にライトイネーーブ
ル信号を作るにはシステムロツクΦ0を印加せね
ばならず、そうすると折角スキヤンインしたレジ
スタやＲ／Ｗフリツプフロツプの内容が他の回路
からの影響により別の信号に変化してしまい書き
込みたいデータを書き込めないという不都合があ
る。このため、従来も試験時専用のライトイネー
ブル信号を出力する回路を内部に設けておくこと
も考えられるが、テスト時しか使用しない回路を
わざわざ内部に設ける事は実装密度の関係で好ま
しくなかつた。
のまま使用すると、書込み時にライトイネーーブ
ル信号を作るにはシステムロツクΦ0を印加せね
ばならず、そうすると折角スキヤンインしたレジ
スタやＲ／Ｗフリツプフロツプの内容が他の回路
からの影響により別の信号に変化してしまい書き
込みたいデータを書き込めないという不都合があ
る。このため、従来も試験時専用のライトイネー
ブル信号を出力する回路を内部に設けておくこと
も考えられるが、テスト時しか使用しない回路を
わざわざ内部に設ける事は実装密度の関係で好ま
しくなかつた。
本発明の目的は以上の問題点を解決するもの
で、この目的はメモリセル周辺のレジスタにスキ
ヤンイン／アウト機能をもたせ、メモリセルの試
験を可能としたフルスタテイツクメモリ回路にお
いて、メモリセルの試験時は、外部端子CMPX
からの制御信号に従つて、通常動作用のライトイ
ネーブル信号から外部端子WEより与えられる試
験時専用のライトイネーブル信号に切り替える事
により達成される。
で、この目的はメモリセル周辺のレジスタにスキ
ヤンイン／アウト機能をもたせ、メモリセルの試
験を可能としたフルスタテイツクメモリ回路にお
いて、メモリセルの試験時は、外部端子CMPX
からの制御信号に従つて、通常動作用のライトイ
ネーブル信号から外部端子WEより与えられる試
験時専用のライトイネーブル信号に切り替える事
により達成される。
次に図面より本発明の詳細を説明する。
第３図は本発明の実施例によるメモリ試験回路
を示す。
を示す。
第３図では通常動作時に使用されるライトイネ
ーブル信号と外部端子WEからのメモリ回路試験
時に使用されるライトイネーブル信号を切り替え
るためのマルチプレクサを設け、またマルチプレ
クサを制御する外部端子CMPXを設けている。
ーブル信号と外部端子WEからのメモリ回路試験
時に使用されるライトイネーブル信号を切り替え
るためのマルチプレクサを設け、またマルチプレ
クサを制御する外部端子CMPXを設けている。
各レジスタにセツトされる動作は上述した従来
の方法と変わつていないため省略するが、メモリ
セル３の通常動作時のメモリセル３に供給される
ライトイネーブル信号は従来通りクロツクΦ0か
ら作成する方法で行ない、試験時においては新た
に設けたマルチプレクサ７により（直接はこのマ
ルチプレクサ７に外部端子CMPXから入力され
る制御信号により）試験時専用のライトイネーブ
ル信号を外部端子WEを介して図示しない試験装
置などからメモリセルに供給することができる。
の方法と変わつていないため省略するが、メモリ
セル３の通常動作時のメモリセル３に供給される
ライトイネーブル信号は従来通りクロツクΦ0か
ら作成する方法で行ない、試験時においては新た
に設けたマルチプレクサ７により（直接はこのマ
ルチプレクサ７に外部端子CMPXから入力され
る制御信号により）試験時専用のライトイネーブ
ル信号を外部端子WEを介して図示しない試験装
置などからメモリセルに供給することができる。
以上説明したように本発明によると、試験時に
は外部端子からの試験専用のライトイネーブル信
号をメモリセルに対して供給しているので、メモ
リセルの試験が確実に行える効果がある。
は外部端子からの試験専用のライトイネーブル信
号をメモリセルに対して供給しているので、メモ
リセルの試験が確実に行える効果がある。
第１図はフルスタテイツクメモリ回路の書込み
サイクルにおけるタイムチヤート、第２図は従来
のフルスタテイツクメモリ回路例図、第３図は本
発明の実施例によるメモリ試験回路図を示す。 図において、１はアドレスレジスタ、２は入力
レジスタ、３はメモリセル、４は出力レジスタ、
５はＲ／Ｗフリツプフロツプ、６は遅延回路、７
はマルチプレクサを示す。
サイクルにおけるタイムチヤート、第２図は従来
のフルスタテイツクメモリ回路例図、第３図は本
発明の実施例によるメモリ試験回路図を示す。 図において、１はアドレスレジスタ、２は入力
レジスタ、３はメモリセル、４は出力レジスタ、
５はＲ／Ｗフリツプフロツプ、６は遅延回路、７
はマルチプレクサを示す。
Claims (1)
- 【特許請求の範囲】 １ メモリセル周辺のレジスタにスキヤンイン／
アウト機能をもたせ、該メモリセルの試験を可能
としたフルスタテイツクメモリ回路において、 前記メモリセル試験時に、外部端子CMPXか
らの制御信号に従つて、通常動作用のライトイネ
ーブル信号から外部端子WEより与えられる試験
時専用のライトイネーブル信号に切り替える事を
特徴とするメモリ試験回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7224480A JPS56169293A (en) | 1980-05-30 | 1980-05-30 | Memory testing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7224480A JPS56169293A (en) | 1980-05-30 | 1980-05-30 | Memory testing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56169293A JPS56169293A (en) | 1981-12-25 |
| JPS6321935B2 true JPS6321935B2 (ja) | 1988-05-10 |
Family
ID=13483678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7224480A Granted JPS56169293A (en) | 1980-05-30 | 1980-05-30 | Memory testing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56169293A (ja) |
-
1980
- 1980-05-30 JP JP7224480A patent/JPS56169293A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56169293A (en) | 1981-12-25 |
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