JPS6324329A - 試験容易化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 炎免且１ 本発明は試験容易化方式に関し、特にメモリ素子が混在
する論理回路構成の大規模集積回路の試験容易化方式に
関する。

従来技術 従来、この種の試験容易化方式では、メモリ素子が混在
する論理回路構成の故障試験が、論理回路構成のメモリ
部とロジック部との物理的あるいは論理的切り離しを可
能にする設計を施すことによりなされていた。このメモ
リ部の試験はメモリテスタを使ってメモリ試験が行われ
、ロジック部の試験はメモリ部を削除した形や、あるい
は試験的にメモリ部をデータスルーにして試験が行われ
ており、これらにより故障検出率の向上および処理時間
の短縮をはかつている。

このような従来の試験容易化方式では、メモリ部とロジ
ック部とが試験時に分離可能となるように試験容易化設
計を施している大規模集積回路においても、故障試験の
際に前段の回路からメモリ部に入力されるデータ系信号
の観測がむずかしい（１２測するには前段の回路の出力
端に外部端子を設けなければならず、また、メモリにい
ったん入力してもアドレスを指定して書込み、読出され
なければならない）ので不良解析を困難にし、また、メ
モリ部から出力されて後段のロジック部に入力されるデ
ータ系信号の単独制御がむずかしい〔後段の回路（ロジ
ック部）をパス活性化するための情報は予めアドレス指
定してメモリ素子に書込んでおかなければならず、また
、必要とするときはその度にアドレス指定して読出され
なければならないので、このパス活性化情報を直接的に
後段の回路へ入力できない〕ために回路内のパス活性化
に与える制約が多くなり、回路全体の故障検出率を低下
させるという欠点がある。

発明の目的 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、不良解析を容易にし、回路内のパス活性
化に与える制約をなくすことができ、回路全体の故障検
出率の向上を計ることができる試験容易化方式の提供を
目的とする。

免匪至旦１ 本発明による試験容易化方式は、メモリが混在する論理
回路構成の大規模集積回路における試験容易化方式であ
って、前記メモリと同じビット幅のスキャンパスを構成
し、かつセット動作とシフト動作とを選択する選択手段
を有するレジスタ部を設け、前記選択手段で前記セット
動作を選択することにより前記メモリに入力された前記
メモリの前段の回路からの出力情報を前記メモリから前
記レジスタ部へセットした後にこのセットデータを前記
シフト動作により外部に読出し、前記選択手段で前記シ
フト動作を選択することにより前記メモリの後段の回路
に対するバス活性化のための情報を前記レジスタ部へ入
力した後にレジスタ部のセットデータを前記メモリをス
ルーして前記後段の回路へ供給するようにしたことを特
徴とする。

１蓋３ 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例を示すブロック図である。図
において、本発明の一実施例は、メモリ素子１と、メモ
リ素子１が混在して論理を形成する回路の試験容易化の
ために設けられ、スキャンパス方式フリップ７０ツブ回
路７がメモリ素子１と同じビット幅となるように１ワー
ドのビット数分で構成されるメモリ素子簡易モデル３と
、アドレス制御回路２と、セレクタ回路５と、テスト制
＠端子６とにより構成されている。

第２図は第１図のメモリ素子簡易モデル３の詳細なブロ
ック図である。図において、スキャンパス方式フリップ
フロップ回路７には夫々ヒツト動作とシフト動作とを選
択するセレクタ回路４が含まれており、シフト動作制御
信号１０８により選択動作してシフト動作の切換えが行
われ、クロックパルス信号１０９に同期してデータセッ
トされる。

テスト制（！ｌ端子６から入力されるテスト制御信号１
０７はアドレス指定モードとアドレスｒＯＪ固定のデー
タスルーモードとを切換える信号としてアンド論理のア
ドレス制御回路２に入力されるほか、セレクタ回路５の
選択信号として入力される。書込み読出しアドレス信号
１０５はアドレス制御回路２に入力され、アドレス制御
回路２の出力信号であるメモリ素子入力アドレス信号１
０６はメモリ素子１に入力される。メモリ素子１の読出
しデータ信号１０１はメモリ素子簡易モデル３を構成す
るスキャンパス方式フリップフロップ回路７が保有する
セレクタ回路４のセットゲートに入力され、スキャンパ
ス信号１０２はセレクタ回路４のシフトゲートに入力さ
れる。また、メモリ素子簡易モデル出力信号１０３は書
込みデータ信号１００と共にセレクタ回路５に入力され
、セレクタ回路５の出力信号であるメモリ素子入力デー
タ信号１０４はライトパルス信号１１０に同期してメモ
リ素子１に取込まれる。

第３図は本発明の一実施例の機能を示す図である。第１
図〜第３図を用いて本発明の一実施例の動作について説
明する。

シフト動作制御信号１０８がｒＯＪでテスト制御信号１
０７が「１」の時、メモリ素子入力アドレス信号１０６
にはアドレス指定モードの書込み読出しアドレス信号１
０５が出力されて、書込みデータ信号１００　　（メモ
リ素子１の前段のロジック部（図示せず）の出力データ
）が選択出力されるメモリ素子入力データ信号１０４を
ライトパルス信号１１０に同期してこのアドレスでメモ
リに取込み、読出しデータ信号１０１にこの書込みデー
タ信号１００をそのまま出力する。メモリ素子簡易モデ
ル３を構成するスキャンパス方式フリップフロップ回路
７はセットゲートよりメモリ素子１の読出しデータ信号
１０１をクロックパルス信号１０９によりセットする。

このためシフト動作制御信号１０８を「１」にしてクロ
ックパルス信号１０９を１ワードのビット数だけ入力し
、メモリ素子簡易モデル３を構成するスキャンパス方式
フリップフロップ回路７をシフト動作させることにより
、書込みデータ信号１００はスキャンパス信号として図
示せぬ外部接続端子から外部に読出すことができるので
この信号の観測が可能となり、メモリ素子１の前段のロ
ジック部の故障の検出ができる。

また、シフト動作制御信号＋０８を「１」にして、メモ
リ素子簡易モデル３を構成するスキャンパス方式フリッ
プフロップ回路７のシフト動作によりシフトゲートにス
キャンパス信号１０２として擬似書込みデータ信号〔メ
モリ素子１の後段のロジック部（図示せず）のバス活性
化のためのバス活性化情報〕を入力し、この擬似書込み
データ信号をクロックパルス信号１０９でデータセット
後にシフト動作チ制御信号１０８を「０」に戻し、テス
ト制御信号１０７をｒＯＪにすることにより、メモリ素
子入力アドレス信＠１０６にはデータスルーモードのア
ドレス固定信号であるｒＯＪレベルが出力されて、擬似
お込みデータ信号であるメモリ素子簡易モデル出力信号
１０３が選択出力されるメモリ素子入力データ信号１０
４をライトパルス信号１１０によりメルモリ素子１に取
込み、この信号を読出しデータ信号１０１にそのまま出
力する。メモリ素子簡易モデル３を構成するスキャンパ
ス方式フリップフロップ回路７はセットゲートよりメモ
リ素子１の読出しデータ信号１０１をクロックパルス信
号１０９によりホールドし続ける。このため、メモリ素
子１の１ワードを代表する入力端としてのメモリ素子簡
易モデル３に直接にデータセットすることが可能な擬似
書込みデータ信号は、書込み読出しアドレス信号１０５
によるテストパターン数の増加をなくすためメモリ素子
１の固定アドレスに取込ませて、読出しデータ信号１０
１に出力させるのでメモリ素子１の後段のロジック部を
容易にパス活性イしできる。

このように、メモリ素子１の前段の回路（ロジック部）
からの出力情報をメモリ素子簡易モデル３にセットして
、これをメモリ素子簡易モデル３のシフト動作によりス
キャンパス信号として読出すことができるようにし、ま
た、メモリ素子１の後段の回路（ロジック部）に対する
バス活性化のための情報をスキャンパス信号としてメモ
リ素子簡易モデル３のシフト動作によりメモリ素子簡易
モデル３に書込み、これをメモリ素子１をデータスルー
させることでメモリ素子１の接設の回路に供給するよう
にすることによって、メモリ素子１の入出力データ系信
号が回路内のバス活性化に与える制約をなくし、テスト
パターン数の圧縮と処理時間の大幅な短縮がはかられ、
回路全体の故障検出率の向上と不良解析とを容易にする
ことができる。

発明の詳細 な説明したように本発明によれば、メモリの前段の回路
からの出力情報をスキャンパスを構成するレジスタ部へ
セットし、これをシフト動作によりスキャンパス信号と
して外部に読出させ、また、メモリの後段の回路に対す
るバス活性化のための情報をスキャンパス信号としてス
キャンパスを構成するレジスタ部へシフト動作により書
込み、これをメモリをデータスルーさせることで後段の
回路へ供給するようにすることによって、不良解析を容
易にし、回路内のバス活性化に与える制約をなくすこと
ができ、回路全体の故障検出率の向上をはかることがで
きるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図のメモリ素子簡易モデルの詳細なブロック図、第
３図は本発明の一実施例の機能を示す図である。 主要部分の符号の説明 １・・・・・・メモリ素子 ２・・・・・・アドレス制御回路 ３・・・・・・メモリ簡易モデル ４．５・・・・・・セレクタ回路 ７・・・・・・スキャンパス方式 フリップフロップ回路

Claims (1)

【特許請求の範囲】
1. メモリが混在する論理回路構成の大規模集積回路におけ
   る試験容易化方式であつて、前記メモリと同じビット幅
   のスキャンパスを構成し、かつセット動作とシフト動作
   とを選択する選択手段を有するレジスタ部を設け、前記
   選択手段で前記セット動作を選択することにより前記メ
   モリに入力された前記メモリの前段の回路からの出力情
   報を前記メモリから前記レジスタ部へセットした後にこ
   のセットデータを前記シフト動作により外部に読出し、
   前記選択手段で前記シフト動作を選択することにより前
   記メモリの後段の回路に対するパス活性化のための情報
   を前記レジスタ部へ入力した後にレジスタ部のセットデ
   ータを前記メモリをスルーして前記後段の回路へ供給す
   るようにしたことを特徴とする試験容易化方式。