JP3536883B2 - メモリボードの検査方式 - Google Patents
メモリボードの検査方式Info
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- JP3536883B2 JP3536883B2 JP25794396A JP25794396A JP3536883B2 JP 3536883 B2 JP3536883 B2 JP 3536883B2 JP 25794396 A JP25794396 A JP 25794396A JP 25794396 A JP25794396 A JP 25794396A JP 3536883 B2 JP3536883 B2 JP 3536883B2
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- memory board
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- Techniques For Improving Reliability Of Storages (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、システムバス上に
実装される増設メモリボードを検査するための検査方式
に関する。
実装される増設メモリボードを検査するための検査方式
に関する。
【０００２】
【従来の技術】図５は、システムバス上に実装する増設
メモリボードの検査方式を示す。同図は、ＳＲＡＭ（ス
タティックＲＡＭ）メモリボードの検査方式を示し、Ｃ
ＰＵボード１が接続されるシステムバス２に増設メモリ
ボード３を接続し、メモリボード３上のディップスイッ
チ４によってシステムバス２上のアドレス設定を行い、
検査員が１枚ずつ検査している。
メモリボードの検査方式を示す。同図は、ＳＲＡＭ（ス
タティックＲＡＭ）メモリボードの検査方式を示し、Ｃ
ＰＵボード１が接続されるシステムバス２に増設メモリ
ボード３を接続し、メモリボード３上のディップスイッ
チ４によってシステムバス２上のアドレス設定を行い、
検査員が１枚ずつ検査している。
【０００３】メモリボード３の検査手順は、ディップス
イッチ４によって設定されたメモリボード３のアドレス
空間とＣＰＵボード１からアドレスバッファ５を通して
入力されるアドレスをアドレスデコーダ６で比較し、ア
ドレスデコーダ６は両者が一致するアドレス空間になる
ときにアドレスバッファ５からのアドレスデータをデコ
ードしてメモリ７の全アドレス範囲にわたってアドレス
指定をする。
イッチ４によって設定されたメモリボード３のアドレス
空間とＣＰＵボード１からアドレスバッファ５を通して
入力されるアドレスをアドレスデコーダ６で比較し、ア
ドレスデコーダ６は両者が一致するアドレス空間になる
ときにアドレスバッファ５からのアドレスデータをデコ
ードしてメモリ７の全アドレス範囲にわたってアドレス
指定をする。
【０００４】このアドレス指定に同期して、ＣＰＵボー
ド１から決められたパターンのデータをデータバッファ
８を通してメモリ７に書込み、その後に書込んだデータ
をメモリ７よりデータバッファ８を通してＣＰＵボード
１に読み込み、書込みデータとの比較、すなわちライト
／リードベリファイ試験を行う。
ド１から決められたパターンのデータをデータバッファ
８を通してメモリ７に書込み、その後に書込んだデータ
をメモリ７よりデータバッファ８を通してＣＰＵボード
１に読み込み、書込みデータとの比較、すなわちライト
／リードベリファイ試験を行う。
【０００５】図６は、増設ＤＲＡＭ（ダイナミックＲＡ
Ｍ）メモリボードの検査方式を示す。ＣＰＵボード１１
が接続されるシステムバス１２に複数枚の増設メモリボ
ード１３Ａ，１３Ｂ，１３Ｃを接続し、ＣＰＵ１１がメ
モリボード（１３Ａを代表して示す）上のＩ／Ｏレジス
タ１４によってシステムバス１２上のアドレス空間を設
定する。
Ｍ）メモリボードの検査方式を示す。ＣＰＵボード１１
が接続されるシステムバス１２に複数枚の増設メモリボ
ード１３Ａ，１３Ｂ，１３Ｃを接続し、ＣＰＵ１１がメ
モリボード（１３Ａを代表して示す）上のＩ／Ｏレジス
タ１４によってシステムバス１２上のアドレス空間を設
定する。
【０００６】この検査は、ＳＲＡＭと同様に、ＣＰＵボ
ード１１からアドレスバッファ１５を通して入力される
アドレスをアドレスレコーダ１６で比較し、一致するア
ドレス空間になるときにメモリ１７の全容量に対して決
められたパターンのデータをデータバッファ１８を介し
てメモリ１７に順次書込み、その後にデータを読出して
書込みデータとの一致確認を行う。
ード１１からアドレスバッファ１５を通して入力される
アドレスをアドレスレコーダ１６で比較し、一致するア
ドレス空間になるときにメモリ１７の全容量に対して決
められたパターンのデータをデータバッファ１８を介し
てメモリ１７に順次書込み、その後にデータを読出して
書込みデータとの一致確認を行う。
【０００７】メモリ１７に対する書込み／読み出し制御
は、コントロールバッファ１９を通してコントローラ２
０に指令を与え、コントローラ２０によりメモリ１７の
行アドレス（ＲＡＳ）を切り替える。また、コントロー
ラ２０は、リフレッシュタイマ２１による一定周期の起
動でメモリ１７をリフレッシュ制御する。
は、コントロールバッファ１９を通してコントローラ２
０に指令を与え、コントローラ２０によりメモリ１７の
行アドレス（ＲＡＳ）を切り替える。また、コントロー
ラ２０は、リフレッシュタイマ２１による一定周期の起
動でメモリ１７をリフレッシュ制御する。
【０００８】
【発明が解決しようとする課題】従来のＳＲＡＭメモリ
ボードの検査方式では、検査員がディップスイッチ４を
操作してメモリアドレス空間を設定する面倒な作業を必
要とするし、設定を間違える可能性がある。また、１つ
のＣＰＵボードに対して１回に１枚のメモリボードしか
検査できない。
ボードの検査方式では、検査員がディップスイッチ４を
操作してメモリアドレス空間を設定する面倒な作業を必
要とするし、設定を間違える可能性がある。また、１つ
のＣＰＵボードに対して１回に１枚のメモリボードしか
検査できない。
【０００９】この点、ＤＲＡＭメモリボードの検査方式
では、Ｉ／Ｏレジスタ１４によるアドレス空間設定とコ
ントローラ２０によるＲＡＳの切り替えをＣＰＵボード
１１で制御でき、１つのＣＰＵボードによりメモリボー
ドを複数枚接続したまま順次検査することができる。
では、Ｉ／Ｏレジスタ１４によるアドレス空間設定とコ
ントローラ２０によるＲＡＳの切り替えをＣＰＵボード
１１で制御でき、１つのＣＰＵボードによりメモリボー
ドを複数枚接続したまま順次検査することができる。
【００１０】次に、両検査方式に共通の課題として、メ
モリ容量の増加に伴いその検査時間が長くなってきてい
る。例えば、１Ｍｂｙｔｅの容量のメモリの検査をする
のに約３０分かかっていたものが、メモリ容量が８Ｍｂ
ｙｔｅでは単純に８倍の検査時間を要する。
モリ容量の増加に伴いその検査時間が長くなってきてい
る。例えば、１Ｍｂｙｔｅの容量のメモリの検査をする
のに約３０分かかっていたものが、メモリ容量が８Ｍｂ
ｙｔｅでは単純に８倍の検査時間を要する。
【００１１】特に、より精度よく検査をするために、ラ
イト／リードベリファイ試験の書込みパターンを増やせ
ば増やすほど検査時間が長くなる。
イト／リードベリファイ試験の書込みパターンを増やせ
ば増やすほど検査時間が長くなる。
【００１２】本発明の目的は、メモリボードの検査時間
を短縮した検査方式を提供することにある。
を短縮した検査方式を提供することにある。
【００１３】
【００１４】
【課題を解決するための手段】
本発明は、システムバス
上にＤＲＡＭメモリボードを接続し、ＣＰＵボードによ
るライト／リードベリファイ試験によりＤＲＡＭメモリ
ボードを検査する検査方式であって、前記ＤＲＡＭメモ
リボードは、データバッファを通してメモリのアドレス
空間を設定できるＩ／Ｏレジスタ及びリフレッシュタイ
マのクロックをシステムバス上のクロックに切換えでき
るクロック切換Ｉ／Ｏレジスタを有してシステムバスに
複数枚を接続し、前記ＣＰＵボードは、前記各ＤＲＡＭ
メモリボードのメモリヘのデータ書込み時には前記Ｉ／
Ｏレジスタに同じアドレスを設定し、かつ前記クロック
切換Ｉ／Ｏレジスタをシステムバス上のクロック側に切
換え、前記リフレッシュタイマをリセットした後に各Ｄ
ＲＡＭメモリボードのメモリに同じデータを同時に書込
み、データ読出し時には前記Ｉ／Ｏレジスタに異なるア
ドレスを設定してＤＲＡＭメモリボード別にデータを順
次読み出してデータの一致確認を行う手段を備えたこと
を特徴とする。
上にＤＲＡＭメモリボードを接続し、ＣＰＵボードによ
るライト／リードベリファイ試験によりＤＲＡＭメモリ
ボードを検査する検査方式であって、前記ＤＲＡＭメモ
リボードは、データバッファを通してメモリのアドレス
空間を設定できるＩ／Ｏレジスタ及びリフレッシュタイ
マのクロックをシステムバス上のクロックに切換えでき
るクロック切換Ｉ／Ｏレジスタを有してシステムバスに
複数枚を接続し、前記ＣＰＵボードは、前記各ＤＲＡＭ
メモリボードのメモリヘのデータ書込み時には前記Ｉ／
Ｏレジスタに同じアドレスを設定し、かつ前記クロック
切換Ｉ／Ｏレジスタをシステムバス上のクロック側に切
換え、前記リフレッシュタイマをリセットした後に各Ｄ
ＲＡＭメモリボードのメモリに同じデータを同時に書込
み、データ読出し時には前記Ｉ／Ｏレジスタに異なるア
ドレスを設定してＤＲＡＭメモリボード別にデータを順
次読み出してデータの一致確認を行う手段を備えたこと
を特徴とする。
【００１５】
（第１の実施形態）図１は、本発明の実施形態を示すＳ
ＲＡＭメモリボードの検査方式であり、図５と同等の回
路要素は同一符号で示す。
ＲＡＭメモリボードの検査方式であり、図５と同等の回
路要素は同一符号で示す。
【００１６】図１において、システムバス２には複数枚
（図示では３枚）のＳＲＡＭメモリボード３Ａ，３Ｂ，
３Ｃが接続される。各メモリボード３Ａ，３Ｂ，３Ｃ
は、３Ａに代表して示すように、従来のディップスイッ
チに代えて、Ｉ／Ｏレジスタ９を設ける。コントロール
バッファ１０は、ＣＰＵボード１とメモリ７との間の書
込み／読み出し制御信号を与える。
（図示では３枚）のＳＲＡＭメモリボード３Ａ，３Ｂ，
３Ｃが接続される。各メモリボード３Ａ，３Ｂ，３Ｃ
は、３Ａに代表して示すように、従来のディップスイッ
チに代えて、Ｉ／Ｏレジスタ９を設ける。コントロール
バッファ１０は、ＣＰＵボード１とメモリ７との間の書
込み／読み出し制御信号を与える。
【００１７】この構成において、メモリ７のアドレス設
定は、ＣＰＵボード１からデータバッファ８を通してＩ
／Ｏレジスタ９に設定することにより、検査員による設
定操作を不要にする。また、同一バス上に複数枚のメモ
リボードが実装されるもＣＰＵボード１の制御により、
各メモリボードのアドレスを同一又は異なるものに自由
に設定できるようにする。
定は、ＣＰＵボード１からデータバッファ８を通してＩ
／Ｏレジスタ９に設定することにより、検査員による設
定操作を不要にする。また、同一バス上に複数枚のメモ
リボードが実装されるもＣＰＵボード１の制御により、
各メモリボードのアドレスを同一又は異なるものに自由
に設定できるようにする。
【００１８】本実施形態の検査方式を説明する。まず、
ＣＰＵボード１からデータバッファ８を通してＩ／Ｏレ
ジスタ９にアドレスをセットする。次に、アドレスデコ
ーダ６は、ＣＰＵボード１からアドレスバッファ５を通
して出力されるアドレスとＩ／Ｏレジスタ９の設定アド
レスとを比較し、その一致を確認する。この確認が得ら
れたことでメモリ７のアドレス設定がなされ、コントロ
ールバッファ１０を通したメモリ書込み制御でデータバ
ッファ８を通したデータがメモリ７に書込まれる。
ＣＰＵボード１からデータバッファ８を通してＩ／Ｏレ
ジスタ９にアドレスをセットする。次に、アドレスデコ
ーダ６は、ＣＰＵボード１からアドレスバッファ５を通
して出力されるアドレスとＩ／Ｏレジスタ９の設定アド
レスとを比較し、その一致を確認する。この確認が得ら
れたことでメモリ７のアドレス設定がなされ、コントロ
ールバッファ１０を通したメモリ書込み制御でデータバ
ッファ８を通したデータがメモリ７に書込まれる。
【００１９】ここで、書込み時でのＩ／Ｏレジスタ６の
アドレス設定は、各メモリボード３Ａ，３Ｂ，３Ｃをす
べて同一アドレスに設定する。これにより、メモリのラ
イト／リードベリファイ試験の際、複数枚のメモリボー
ド３Ａ，３Ｂ，３Ｃに同じデータを同時に書込むことが
できる。これは、複数枚のメモリボード３Ａ，３Ｂ，３
Ｃを１枚ずつ書込むのに比べて書込み時間を枚数分の１
に減らし、トータルの検査時間を短縮できることを意味
する。
アドレス設定は、各メモリボード３Ａ，３Ｂ，３Ｃをす
べて同一アドレスに設定する。これにより、メモリのラ
イト／リードベリファイ試験の際、複数枚のメモリボー
ド３Ａ，３Ｂ，３Ｃに同じデータを同時に書込むことが
できる。これは、複数枚のメモリボード３Ａ，３Ｂ，３
Ｃを１枚ずつ書込むのに比べて書込み時間を枚数分の１
に減らし、トータルの検査時間を短縮できることを意味
する。
【００２０】メモリボード３Ａ，３Ｂ，３Ｃからのデー
タ読出し時には、ＣＰＵボード１から各メモリボード３
Ａ，３Ｂ，３Ｃの占有アドレスが重ならないように、各
メモリボードのＩ／Ｏレジスタ９のアドレスを再設定
し、各メモリボードからの読出しデータを順次比較して
その一致を確認することで検査を終了する。
タ読出し時には、ＣＰＵボード１から各メモリボード３
Ａ，３Ｂ，３Ｃの占有アドレスが重ならないように、各
メモリボードのＩ／Ｏレジスタ９のアドレスを再設定
し、各メモリボードからの読出しデータを順次比較して
その一致を確認することで検査を終了する。
【００２１】したがって、本実施形態によれば、ＳＲＡ
Ｍメモリボードのライト／リードベリファイ試験による
検査には、同じシステムバスに複数枚のメモリボードを
接続し、ＣＰＵボード１のソフトウェアによりメモリボ
ードのアドレスをＩ／Ｏレジスタに設定し、データの書
込み時には各メモリボードに同じデータを同時に書込
み、データ読み出し時には各メモリボード別に読み出し
てデータの一致確認を行うため、以下の効果がある。
Ｍメモリボードのライト／リードベリファイ試験による
検査には、同じシステムバスに複数枚のメモリボードを
接続し、ＣＰＵボード１のソフトウェアによりメモリボ
ードのアドレスをＩ／Ｏレジスタに設定し、データの書
込み時には各メモリボードに同じデータを同時に書込
み、データ読み出し時には各メモリボード別に読み出し
てデータの一致確認を行うため、以下の効果がある。
【００２２】（ａ）アドレスをソフトウェアで設定する
ため、従来のディップスイッチによる設定で起きるアド
レス設定を間違えることがないし、検査員の作業負担を
軽減できる。
ため、従来のディップスイッチによる設定で起きるアド
レス設定を間違えることがないし、検査員の作業負担を
軽減できる。
【００２３】（ｂ）複数枚のメモリボードを同時に検査
することができ、メモリボードを１枚１枚差し替える作
業が不要になり、検査員の介在作業時間が軽減される。
することができ、メモリボードを１枚１枚差し替える作
業が不要になり、検査員の介在作業時間が軽減される。
【００２４】（ｃ）同一システムバス上のメモリボード
に同時にデータを書込むことにより、メモリボードの検
査時間を短縮できる。
に同時にデータを書込むことにより、メモリボードの検
査時間を短縮できる。
【００２５】（第２の実施形態）前記実施形態ではＳＲ
ＡＭメモリボードの検査方式であり、この方式はＳＲＡ
Ｍがほぼ同一のアクセスタイムになるため実現できるも
のである。
ＡＭメモリボードの検査方式であり、この方式はＳＲＡ
Ｍがほぼ同一のアクセスタイムになるため実現できるも
のである。
【００２６】しかし、大容量で安価なＤＲＡＭメモリボ
ードの試験に適用する場合、ＤＲＡＭはリフレッシュサ
イクルがランダムに挿入されるため、データの書込み時
にメモリボードからＣＰＵボードに同じタイミングでＡ
ＣＫ信号を返すことができない。
ードの試験に適用する場合、ＤＲＡＭはリフレッシュサ
イクルがランダムに挿入されるため、データの書込み時
にメモリボードからＣＰＵボードに同じタイミングでＡ
ＣＫ信号を返すことができない。
【００２７】図６の構成において、複数枚のＤＲＡＭメ
モリボードに同時にデータ書込みを行おうとする場合の
タイムチャートを図２に示す。図２において、ＣＰＵボ
ード１１からのライト（書込み）信号ＭＷＴ、ライトデ
ータＤＡＴＡに対し、ＤＲＡＭメモリボード１３Ａ，１
３Ｂが応答する場合、ＤＲＡＭメモリボード１３Ａはリ
フレッシュサイクルが重なり、リフレッシュ用のＲＡＳ
信号を出力した後にメモリライトに対するＲＡＳ信号を
出力し、その後にＡＣＫ信号をＣＰＵボード１１に返
す。ＤＲＡＭメモリボード１３Ｂは、リフレッシュサイ
クルと重ならないため、直ちにメモリライト用のＲＡＳ
信号を出力し、ＡＣＫ信号を直ちに返す。
モリボードに同時にデータ書込みを行おうとする場合の
タイムチャートを図２に示す。図２において、ＣＰＵボ
ード１１からのライト（書込み）信号ＭＷＴ、ライトデ
ータＤＡＴＡに対し、ＤＲＡＭメモリボード１３Ａ，１
３Ｂが応答する場合、ＤＲＡＭメモリボード１３Ａはリ
フレッシュサイクルが重なり、リフレッシュ用のＲＡＳ
信号を出力した後にメモリライトに対するＲＡＳ信号を
出力し、その後にＡＣＫ信号をＣＰＵボード１１に返
す。ＤＲＡＭメモリボード１３Ｂは、リフレッシュサイ
クルと重ならないため、直ちにメモリライト用のＲＡＳ
信号を出力し、ＡＣＫ信号を直ちに返す。
【００２８】このように、ＤＲＡＭメモリボードの検査
にＳＲＡＭメモリボードの検査方式を利用しようとする
と、ＤＲＡＭメモリボード同士のアクセスタイミングが
ずれるため、同時のデータ書き込みを行うことができな
い。
にＳＲＡＭメモリボードの検査方式を利用しようとする
と、ＤＲＡＭメモリボード同士のアクセスタイミングが
ずれるため、同時のデータ書き込みを行うことができな
い。
【００２９】本実施形態は、複数枚のＤＲＡＭメモリボ
ードに同時のデータ書き込みを可能にして検査時間を短
縮するものであり、図３にＤＲＡＭメモリボードの検査
方式を示す。
ードに同時のデータ書き込みを可能にして検査時間を短
縮するものであり、図３にＤＲＡＭメモリボードの検査
方式を示す。
【００３０】同図が図６と異なる部分は、メモリボード
１３Ａ，１３Ｂ，１３Ｃにクロック切換Ｉ／Ｏレジスタ
２２を設けた点にある。このクロック切換Ｉ／Ｏレジス
タ２２は、リフレッシュタイマ２１のクロックをリフレ
ッシュタイマ用水晶発振器２１Ａとシステムバス上のバ
スクロック（ＢＣＬＫ）の切換え機能を持つ。この切換
えは、ＣＰＵボード１１からデータバッファ１８を通し
て設定される。
１３Ａ，１３Ｂ，１３Ｃにクロック切換Ｉ／Ｏレジスタ
２２を設けた点にある。このクロック切換Ｉ／Ｏレジス
タ２２は、リフレッシュタイマ２１のクロックをリフレ
ッシュタイマ用水晶発振器２１Ａとシステムバス上のバ
スクロック（ＢＣＬＫ）の切換え機能を持つ。この切換
えは、ＣＰＵボード１１からデータバッファ１８を通し
て設定される。
【００３１】この構成によるメモリボード１３Ａ，１３
Ｂ，１３Ｃの検査には、クロック切換Ｉ／Ｏレジスタ２
２の設定をバスクロックを使用するよう設定し、システ
ムバスをリセットする。
Ｂ，１３Ｃの検査には、クロック切換Ｉ／Ｏレジスタ２
２の設定をバスクロックを使用するよう設定し、システ
ムバスをリセットする。
【００３２】これにより、メモリボード１３Ａ，１３
Ｂ，１３Ｃのそれぞれのリフレッシュタイマ２１が同時
にリセットされ、その後の各タイマ動作はバスクロック
の計数によりバスクロックに同期したリフレッシュタイ
ミングになり、各メモリボードの同時の書込み動作が可
能となる。
Ｂ，１３Ｃのそれぞれのリフレッシュタイマ２１が同時
にリセットされ、その後の各タイマ動作はバスクロック
の計数によりバスクロックに同期したリフレッシュタイ
ミングになり、各メモリボードの同時の書込み動作が可
能となる。
【００３３】この様子を図４に示し、ＣＰＵボード１１
からのライト信号ＭＷＴ、ライトデータＤＡＴＡに対
し、ＤＲＡＭメモリボード１３Ａ，１３Ｂが応答する場
合、ＤＲＡＭメモリボード１３Ａ，１３Ｂはほぼ同時に
リフレッシュがなされ、その後にほぼ同時にメモリライ
トがなされ、リフレッシュとメモリアクセスタイミング
が一致し、同時の書込みが可能となる。
からのライト信号ＭＷＴ、ライトデータＤＡＴＡに対
し、ＤＲＡＭメモリボード１３Ａ，１３Ｂが応答する場
合、ＤＲＡＭメモリボード１３Ａ，１３Ｂはほぼ同時に
リフレッシュがなされ、その後にほぼ同時にメモリライ
トがなされ、リフレッシュとメモリアクセスタイミング
が一致し、同時の書込みが可能となる。
【００３４】したがって、本実施形態においても複数枚
のＤＲＡＭメモリボードのライト／リードベリファイ試
験に、各ＤＲＡＭメモリボードに対して同時の同じデー
タの書込みを行い、各ＤＲＡＭメモリボードからの順次
データの読出しと一致確認を行うことができ、検査時間
を短縮できる。
のＤＲＡＭメモリボードのライト／リードベリファイ試
験に、各ＤＲＡＭメモリボードに対して同時の同じデー
タの書込みを行い、各ＤＲＡＭメモリボードからの順次
データの読出しと一致確認を行うことができ、検査時間
を短縮できる。
【００３５】
【００３６】
【発明の効果】以上のとおり、
本発明によれば、ＤＲＡ
Ｍメモリボードの検査には、アドレス空間設定用のＩ／
Ｏレジスタの他にクロック切換Ｉ／Ｏレジスタを設け、
検査時にはリフレッシュタイマのクロックをシステムバ
ス上のクロックに切換えるようにしたため、リフレッシ
ュタイマによるタイミングにずれを無くした複数枚のＤ
ＲＡＭメモリボードの並行したデータ書込みが可能とな
り、検査時間を短縮できる。
Ｍメモリボードの検査には、アドレス空間設定用のＩ／
Ｏレジスタの他にクロック切換Ｉ／Ｏレジスタを設け、
検査時にはリフレッシュタイマのクロックをシステムバ
ス上のクロックに切換えるようにしたため、リフレッシ
ュタイマによるタイミングにずれを無くした複数枚のＤ
ＲＡＭメモリボードの並行したデータ書込みが可能とな
り、検査時間を短縮できる。
【図１】本発明の実施形態を示すＳＲＡＭメモリボード
の構成図。
の構成図。
【図２】ＤＲＡＭメモリボードのリフレッシュの重なり
を説明するタイムチャート。
を説明するタイムチャート。
【図３】本発明の他の実施形態を示すＤＲＡＭメモリボ
ードの構成図。
ードの構成図。
【図４】実施形態におけるデータ書込みタイムチャー
ト。
ト。
【図５】従来のＳＲＡＭメモリボードの構成図。
【図６】従来のＤＲＡＭメモリボードの構成図。
１、１１…ＣＰＵボード
２、１２…システムバス
３、３Ａ…ＳＲＡＭメモリボード
７…メモリ
９、１４…Ｉ／Ｏレジスタ
１３Ａ、１３Ｂ、１３Ｃ…ＤＲＡＭメモリボード
２２…クロック切換Ｉ／Ｏレジスタ
Claims (1)
- 【請求項１】 システムバス上にＤＲＡＭメモリボード
を接続し、ＣＰＵボードによるライト／リードベリファ
イ試験によりＤＲＡＭメモリボードを検査する検査方式
であって、 前記ＤＲＡＭメモリボードは、データバッファを通して
メモリのアドレス空間を設定できるＩ／Ｏレジスタ及び
リフレッシュタイマのクロックをシステムバス上のクロ
ックに切換えできるクロック切換Ｉ／Ｏレジスタを有し
てシステムバスに複数枚を接続し、 前記ＣＰＵボードは、前記各ＤＲＡＭメモリボードのメ
モリヘのデータ書込み時には前記Ｉ／Ｏレジスタに同じ
アドレスを設定し、かつ前記クロック切換Ｉ／Ｏレジス
タをシステムバス上のクロック側に切換え、前記リフレ
ッシュタイマをリセットした後に各ＤＲＡＭメモリボー
ドのメモリに同じデータを同時に書込み、データ読出し
時には前記Ｉ／Ｏレジスタに異なるアドレスを設定して
ＤＲＡＭメモリボード別にデータを順次読み出してデー
タの一致確認を行う手段を備えたことを特徴とするメモ
リボードの検査方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25794396A JP3536883B2 (ja) | 1996-09-30 | 1996-09-30 | メモリボードの検査方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25794396A JP3536883B2 (ja) | 1996-09-30 | 1996-09-30 | メモリボードの検査方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10105477A JPH10105477A (ja) | 1998-04-24 |
| JP3536883B2 true JP3536883B2 (ja) | 2004-06-14 |
Family
ID=17313372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25794396A Expired - Fee Related JP3536883B2 (ja) | 1996-09-30 | 1996-09-30 | メモリボードの検査方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3536883B2 (ja) |
-
1996
- 1996-09-30 JP JP25794396A patent/JP3536883B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10105477A (ja) | 1998-04-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20031209 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040203 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040225 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040309 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |