JPH09198362A

JPH09198362A - アドレス変換方法及び装置及びマルチプロセッサシステム及びその制御方法

Info

Publication number: JPH09198362A
Application number: JP954796A
Authority: JP
Inventors: Shigeo Yoshida; 茂夫吉田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1996-01-23
Filing date: 1996-01-23
Publication date: 1997-07-31

Abstract

(57)【要約】【課題】マルチプロセッサの初期化処理において、複数
のプロセッサよりの各アクセスアドレスを制御すること
を可能とし、簡単な回路で複数のプロセッサの初期化処
理のスピードを向上する。【解決手段】ＣＰＵ１０２、１０３を備えたマルチプロ
セッサシステムにおいて、ＲＯＭ１０５には、各ＣＰＵ
のそれぞれに対応した初期化プログラムが、各ＣＰＵに
対して個別に割り当てられたアドレスに格納されてい
る。ＣＰＵ１０３にはアドレス変換部１０４が設けら
れ、ＣＰＵ１０３の初期化処理時のアクセスアドレスを
ＲＯＭ１０５のＣＰＵ１０３に対応する初期化プログラ
ムの格納されたアドレスに変換する。アドレス変換部１
０４は、当該マルチプロセッサシステムの初期化の開始
時にＲＥＳＥＴ信号によってアクセスアドレスの変換処
理の実行を開始し、ＣＰＵ１０３よりの信号によって変
換処理を停止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はマルチプロセッサシ
ステムとその制御方法に関し、特にアドレス変換方法及
び装置に関するものである。

【０００２】

【従来の技術】近年、マイクロプロセッサシステムの性
能向上のために、パソコンにおいてもマルチプロセッサ
システムが使われるようになってきた。この種のマルチ
プロセッサシステムにおいては、例えば電源投入後等に
おける初期化処理では、他のプロセッサを停止させ、シ
ングルプロセッサとして動作させている。

【０００３】この動作について、図１３及び図１４を用
いて説明する。図１３は、一般的なマルチプロセッサシ
ステムにおけるメモリ制御構成を示すブロック図であ
る。図１３において、１２０１，１２０２はＣＰＵであ
る。１２０３はメモリコントローラであり、ＣＰＵ１２
０１及びＣＰＵ１２０２よりのアドレス（ＡＤＲ１，Ａ
ＤＲ２）信号に基づいてＲＡＭ１２０４やＲＯＭ１２０
６を制御したり、周辺機器バスへのインターフェースを
行う。１２０５はＲｅｓｅｔ回路であり、ＣＰＵ１２０
１やＣＰＵ１２０２へのＲｅｓｅｔ信号を発生する。こ
の時、各ＣＰＵへ印加しているＲｅｓｅｔ信号の解除の
タイミングを同時ではなく、時系列的に順次行うことに
より、初期化処理をシングルプロセッサとして動作させ
る。

【０００４】図１４は、一般的なマルチプロセッサシス
テムにおけるＲｅｓｅｔ信号の印加タイミングを表す図
である。ＣＰＵ１２０１のＲｅｓｅｔ信号とその動作状
態が上段に示されており、ＣＰＵ１２０２のＲｅｓｅｔ
信号とその動作状態が下段に示されている。なお、ここ
では、ＣＰＵ１２０１がマスタプロセッサとして機能す
るものとして説明を行う。図１４に示されているよう
に、Ｒｅｓｅｔ信号のアサートは両ＣＰＵに対して同時
に行うが、ネゲートに関してはＣＰＵ１２０２の方を遅
らせるように制御される。

【０００５】このことにより、マスタプロセッサである
ＣＰＵ１２０１はＲｅｓｅｔ信号の解除後にまず自ＣＰ
Ｕに関する個別の初期化を行ない、次にシステム全体の
共通なデバイスに関する初期化を行う。そして、ＣＰＵ
１２０２に対するＲｅｓｅｔ信号の解除を行う。Ｒｅｓ
ｅｔ信号のＣＰＵ１２０２が個別の初期化を行っている
間、ＣＰＵ１２０１はアイドル状態となり、ＣＰＵ１２
０２の初期化終了を待つ。両ＣＰＵの個別初期化が終了
した後、通常処理がスタートする。すなわち、この時点
からようやく、マルチプロセッサならではの高いパフォ
ーマンスを持った処理が開始される。

【０００６】

【発明が解決しようとする課題】上記のようにマルチプ
ロセッサシステムにおいて、個々のＣＰＵが順次初期化
を行う場合、初期化及びその他の処理に関してマルチプ
ロセッサならではの処理のオーバーヘッドが発生する。
このため、当該マルチプロセッサのＣＰＵ数と同じ個数
のシングルプロセッサを順次初期化処理するよりも余計
に初期化時間が必要となり、不合理であった。

【０００７】また、各プロセッサごとに独立したＲＯＭ
を用意して、初期化を並行して行う方法も考えられる
が、複数のＲＯＭを実装すると共にチップセレクト信号
等の制御回路が必要となり、実装量の増大化を招き、コ
スト的にも不利となり、実用的ではない。

【０００８】また、同時に初期化を行わせる場合、１つ
のＲＯＭにその初期化プログラムが格納してあると、各
プロセッサのスタートするアドレスが同一であるため
に、初期化プログラムが複雑となる。

【０００９】さらに、上記従来のマルチプロセッサにお
いては、ＣＰＵ１２０１がマスタプロセッサであり、Ｃ
ＰＵ１２０１が故障すると当該システム全体が動作しな
くなってしまう。すなわち、従来のマルチプロセッサシ
ステムでは、各プロセッサの実行する役割が固定的であ
るために、フォールトトレラント性が悪くなってしまう
という問題がある。

【００１０】本発明は上記の問題に鑑みてなされたもの
であり、マルチプロセッサの初期化処理において、複数
のプロセッサよりの各アクセスアドレスを制御すること
を可能とし、簡単な回路で複数のプロセッサの初期化処
理のスピードを向上するアドレス変換方法及び装置及び
マルチプロセッサシステム及びその制御方法を提供する
ことを目的とする。

【００１１】また、本発明の他の目的は、初期化処理時
において各プロセッサの診断を行い、その診断結果によ
って各プロセッサの役割を決定することを可能とし、フ
ォールトトレラント性を向上することにある。

【００１２】

【課題を解決するための手段】上記の目的を達成するた
めの本発明のアドレス変換装置は、例えば以下の構成を
備える。すなわち、複数のプロセッサを備えたマルチプ
ロセッサシステムにおけるアドレス変換装置であって、
前記複数のプロセッサのそれぞれに対応して設けられ、
各プロセッサのアドレスを変換する変換手段と、前記マ
ルチプロセッサシステムの初期化の開始に際して、前記
変換手段によるアクセスアドレスの変換動作を開始する
開始手段と、前記複数のプロセッサにより、対応する変
換手段の変換動作を停止する停止手段とを備える。

【００１３】また、好ましくは、前記変換手段は、対応
するプロセッサからのアクセスアドレスを構成するビッ
トの一部を所定の値に置換して出力する。例えばセレク
タ等を用いて変換手段を構成することが可能となり、構
成が簡素化される。

【００１４】また、好ましくは、前記変換手段による前
記置換の有無あるいは置換の内容を設定する設定手段を
さらに備える。各プロセッサによるアクセス先を変更で
きるので、柔軟なシステムが構成できる。

【００１５】また、上記の目的を達成する本発明のマル
チプロセッサシステムは、複数のプロセッサを備えたマ
ルチプロセッサシステムであって、前記複数のプロセッ
サのそれぞれに対応した初期化プログラムを各プロセッ
サに対して個別に割り当てられたアドレスに格納する格
納手段と、前記複数のプロセッサのそれぞれに対応して
設けられ、各プロセッサの初期化処理時のアクセスアド
レスを前記格納手段の対応する初期化プログラムの格納
されたアドレスに変換する変換手段と、当該マルチプロ
セッサシステムの初期化の開始において前記変換手段に
よるアクセスアドレスの変換の実行を開始する開始手段
と、前記複数のプロセッサの各々の初期化処理により対
応する前記変換手段の変換動作を停止する停止手段とを
備える。

【００１６】また、好ましくは、前記変換手段は、対応
するプロセッサからのアクセスアドレスを構成するビッ
トの一部を所定の値に置換して出力する。

【００１７】また、好ましくは、前記変換手段によるア
ドレス変換の内容を設定する設定手段をさらに備える。

【００１８】また、好ましくは、前記設定手段によるア
ドレス変換の内容の設定は、前記格納手段に格納された
初期化プログラムとこれを実行するプロセッサの組を決
定するものである。各プロセッサに実行させるべき初期
化処理を設定できるので、各プロセッサの役割分担が柔
軟なマルチプロセッサシステムを提供できる。

【００１９】また、好ましくは、前記複数のプロセッサ
の初期化処理の実行中に、各プロセッサが正常に動作す
るか否かを診断する診断手段と、前記診断手段によって
異常と診断されたプロセッサを停止状態に保つ保持手段
とをさらに備え、前記設定手段による設定は前記診断手
段の診断結果に基づいて行われる。正常に動作するプロ
セッサを検出し、正常に動作するマルチプロセッサを用
いてシステムを起動することが可能となり、フォールト
トレラント性が向上する。

【００２０】また、好ましくは、前記設定手段によって
前記変換手段の設定を終えた後に、再度初期化処理を実
行する実行手段をさらに備える。

【００２１】

【発明の実施の形態】以下に添付の図面を参照して本発
明の実施の形態を説明する。

【００２２】＜実施形態１＞図１は実施形態１によるマ
ルチプロセッサシステムの構成を表すブロック図であ
る。同図において、１０１はＲｅｓｅｔ回路であり、電
源ＯＮ時や使用者からのリセットスイッチ入力に応じて
Ｒｅｓｅｔ信号を発生する。Ｒｅｓｅｔ回路１０１から
出力されるリセット信号は、ＣＰＵ１０２、ＣＰＵ１０
３、アドレス変換装置１０４、メモリコントローラ１０
６に供給される。１０２，１０３はＣＰＵであり、本シ
ステムはＳＭＰ(Symmetrical Multi Processor)であ
る。

【００２３】１０４はアドレス変換部であり、ＣＰＵ１
０３よりのアクセスアドレス（ＡＤＲ２）を変換して、
ＡＤＲ２’としてメモリコントローラ１０６へ出力す
る。アドレス変換部１０４は、通常の使用状態において
は、ＣＰＵ１０３からのアドレス信号をそのままメモリ
コントローラ１０６に伝達するが、Ｒｅｓｅｔ後の初期
化処理においてアドレスの変換が実行される。すなわ
ち、アドレス変換部１０４は、Ｒｅｓｅｔ回路１０１よ
り出力されるリセット信号によりアドレスの変換動作を
開始し、ＣＰＵ１０３からの初期化終了信号（停止信
号）によって当該変換動作を終了する。内部構成に関し
ては図３を用いて後述する。

【００２４】１０５はＲＯＭであり、本システムの初期
化プログラムを格納する。ここで、ＲＯＭ１０５には、
各ＣＰＵごとの初期化プログラムのスタート番地が別々
のアドレスとなっている。１０６はメモリコントローラ
であり、ＣＰＵ１０２，ＣＰＵ１０３からのアドレス信
号をもとにＲＯＭ１０５、ＲＡＭ１０７、周辺機器バス
へのアクセスを実行する。１０７はＲＡＭであり、本シ
ステムにおいて実行されるアプリケーションプログラム
等を格納する。

【００２５】図２は実施形態１のシステムにおけるメモ
リマップを示す図である。図２の（ａ）は本システム全
体のメモリマップを示し、同図の如くＲＡＭ、Ｉ／Ｏ、
ＲＯＭのアドレス空間が割り当てられている。図２の
（ｂ）はＲＯＭに割り当てられたアドレス空間を拡大し
て示している。ＦＦＦ０００００からＦＦＦＦＦＦＦＦ
までの１ＭＢｙｔｅｓがＲＯＭ領域となっている。この
うちＦＦＦＦＦＦＦ０がＣＰＵ１０２のスタートベクタ
である。本システムに用いているＣＰＵは、本来はこの
アドレス（ＦＦＦＦＦＦＦ０）をＲｅｓｅｔ後のベクタ
として使用するものとする。

【００２６】図２の（ｂ）において、ＦＦＦＦ７ＦＦ０
は本システムのＣＰＵ１０３のスタートベクタである。
この番地にＣＰＵ１０３用の初期化プログラムの格納番
地を格納しておけば、両ＣＰＵが独自に初期化を実行す
ることが可能である。ここで、ＣＰＵ１０３もＣＰＵ１
０２と同じくスタートベクタはＦＦＦＦＦＦＦ０である
ので、アドレスの１５ビット目（以後、Ａ１５とする）
をメモリコントローラ１０６に送らず、「０」（Ｌｏ
ｗ）に固定にしておくことで、ＣＰＵ１０３の初期化処
理のアクセス開始アドレスをＦＦＦＦ７ＦＦ０とするこ
とができる。

【００２７】図３は本実施形態１のアドレス変換部の内
部構成を示す回路図である。コントロールレジスタ３０
１はＲｅｓｅｔ回路１０１よりのＲｅｓｅｔ信号により
「０」を出力する。セレクタ３０３は、レジスタ３０１
からの出力をメモリアクセス時に限ってセレクタ３０２
へ送る回路である。従って、Ｒｅｓｅｔ後のメモリアク
セス時には「０」信号をセレクタ３０２へ送る。セレク
タ３０２は、この「０」信号により、Ｒｅｓｅｔ時のメ
モリアクセス時にはアドレスＡｘに関して「０」（Ｌｏ
ｗ）を出力すようになる。Ｒｅｓｅｔ後、ＣＰＵ１０３
がソフトウェアによってコントロールレジスタに「１」
を書く（＝変換回路の停止信号）ことによって、セレク
タ３０２は、「Ax form CPU」を選択し、ＣＰＵ１０３
からのアドレスがそのままメモリコントローラ１０６に
出力されるようになる。

【００２８】なお、ＩＯアクセス時には、Ｒｅｓｅｔ時
のアクセスであっても、セレクタ３０３より「１」が出
力され、セレクタ３０２は「Ax form CPU」を選択す
る。従って、ＩＯアクセス時には、Ｒｅｓｅｔ時である
か否かに関係なく、ＣＰＵ１０３より出力されたアドレ
スがそのままメモリコントローラ１０６に出力されるこ
とになる。また、初期化処理時において、ＩＯへのアク
セスが発生しないシステムであれば、セレクタ３０３を
省略して、コントロールレジスタ３０１の出力をそのま
まセレクタ３０２へ入力するようにしても良い。

【００２９】図４は本実施形態１の動作概要を示す図で
ある。図に示されるようにＲｅｓｅｔ信号が印加される
と、同一のＲＯＭ１０５に対して各プロセッサは別々の
アドレスでアクセスを行い、初期化処理を実行する。こ
の結果、各プロセッサはそれぞれに固有の初期化プログ
ラムの内容に従って個別初期化を行う。次にシステム全
体を分担して初期を行う分担初期化を行う。

【００３０】図５は、各ＣＰＵが実行する初期化処理の
手順を説明するフローチャートである。電源投入等によ
りＣＰＵがイニシャライズされると、ステップＳ１１に
おいて、ＣＰＵはアドレスＦＦＦＦＦＦＦ０へアクセス
し、当該番地より格納された処理を実行する。ステップ
Ｓ１２では、ＦＦＦＦＦＦＦ０へのアクセスの結果、初
期化プログラムの格納番地が獲得される。ここで、ＣＰ
Ｕ１０２では、ＲＯＭ１０５のＦＦＦＦＦＦＦ０に書き
込まれたアドレスが獲得されるが、ＣＰＵ１０３では、
アドレス変換部１０４によりＦＦＦＦＦＦＦ０がＦＦＦ
Ｆ７ＦＦ０に変換され、ＲＯＭ１０５のＦＦＦＦ７ＦＦ
０に書き込まれたアドレスが獲得される。

【００３１】ステップＳ１３では、ステップＳ１２で獲
得されたアドレスへプログラムジャンプが行われる。こ
の結果、各ＣＰＵの制御は、それぞれの初期化プログラ
ムへジャンプし、それぞれの初期化が行われることにな
る。例えば、図２のメモリマップの場合、ＣＰＵ１０２
の初期化プログラムをＦＦＦＦＦ０００から、ＣＰＵ１
０３の初期化プログラムをＦＦＦＦ７０００から格納し
ておけば、初期化プログラムのベクトルアドレスとして
は、ＣＰＵ１０２、１０３ともにＦＦＦＦＦ０００を格
納しておけばよいことになる。

【００３２】ステップＳ１４では、それぞのジャンプ先
に格納されている初期化プログラムを実行して、各ＣＰ
Ｕの初期化処理が実現される。なお、メモリコントロー
ラ１０６は、２つのＣＰＵからのアクセスを調停し、両
ＣＰＵの並列処理を実現する。そして、ステップＳ１５
ではアドレス変換部１０４に対してアドレス変換動作を
停止させるべく、図３のレジスタ３０１へ「１」を書き
込む。この結果、レジスタ３０１からセレクタ３０２へ
セレクト信号「１」が出力され、セレクタ３０２は「Ax
from CPU」を選択して、メモリコントローラ１０６へ
出力する。すなわち、ＣＰＵ１０３よりのアドレス信号
がそのままメモリコントローラ１０６へ伝達されるよう
になる。

【００３３】なお、本実施形態では、図１４で示した共
通初期化の部分を複数のＣＰＵで分担し、分担初期化を
行っている。このように共通初期化を分担して初期化す
るので、共通初期化に要する時間も短縮できる。

【００３４】以上の説明でわかるように、実施形態１に
よれば、通常のマルチプロセッサシステムに簡単なハー
ドウェア（アドレス変換部１０４はセレクタおよびその
制御信号を生成するレジスタで実現可能であり、プロセ
ッサ数が増大しても負担とならない程度の規模である）
を付加することにより、マルチプロセッサシステムの各
ＣＰＵの初期化を並列に行うことが可能となり、システ
ムの立ち上げ時間の短縮等、利用者の利便性の向上を図
ることが可能である。

【００３５】なお、上記説明では、２つのＣＰＵによる
構成を説明したが、ＣＰＵの数はこれに限られるもので
はない。例えばＮ個のＣＰＵを有する場合、Ｎ−１個の
ＣＰＵのそれぞれにアドレス変換部を設けて、アドレス
の変換を行う。ここで、変換されるビット数は、Ｎ個の
ＣＰＵのアクセス先を区別できるだけのビット数が必要
となる。例えば、ＣＰＵが４つあれば、２ビットが必要
となる。すなわち、上記実施形態１によれば、１つのＲ
ＯＭに各ＣＰＵ別の初期化プログラムを格納し、各ＣＰ
Ｕ毎に簡易な構成のアドレス変換部を設置し、Ｒｅｓｅ
ｔ後にプロセッサが出力するアドレスを各プロセッサご
とに変換し、各プロセッサ毎に別の初期化プログラムを
実行させることが可能となる。このため、マルチプロセ
ッサシステムにおいて初期化処理を並列に動作させ、高
いスループットを得ることが可能となると共に、コスト
的にも高い競争力を得ることができる。また、ＲＯＭは
１つで済むので、コスト的にも実装面積の縮小からも有
利である。

【００３６】また、各プロセッサ固有の初期化処理が終
了すれば、アドレス変換部に対して停止信号がソフトウ
ェアによって出力され、プロセッサが本来持っているア
ドレスによってメモリへのアクセスが可能となる。この
結果、初期化以外のソフトウェアに対しては、何の影響
も及ぼさない。

【００３７】＜実施形態２＞図６は実施形態２によるマ
ルチプロセッサシステムの構成を表すブロック図であ
る。同図において、５０１はＣＰＵ監視部であり、各Ｃ
ＰＵ（５０２〜５０５）のアクティビティを監視する。
すなわち、本システムでは、ＣＰＵ監視部５０１によ
り、各ＣＰＵの動作が正常であるかどうか判断される。
５０２〜５０５はプロセッサ（ＣＰＵ）であり、各処理
を分担して実行する。

【００３８】５０６はＲｅｓｅｔ制御部であり、Ｒｅｓ
ｅｔ操作や電源投入時のリセット動作に応じて、ＣＰＵ
にＲｅｓｅｔ信号を印加する。また、ＣＰＵ監視部５０
１よりの情報に基づいて、各ＣＰＵへのＲｅｓｅｔの印
加制御を行う。すなわち、異常動作をしているＣＰＵに
対してはＲｅｓｅｔ信号を印加し続け、周りのハードウ
ェアに対して悪影響がないようにする。

【００３９】５０７はアドレス変換制御部であり、ＣＰ
Ｕ監視部５０１から入力されるデータに基づいて、正常
なプロセッサのアドレス変換部（５０８〜５１２）が適
切なアドレスへの変換を実行するように制御する。５０
８〜５１２はアドレス変換部であり、アドレス変換制御
部５０７装置からの信号に基づいて各ＣＰＵから発生す
るアドレスを変換する。アドレス変換部について、図７
を参照してさらに説明する。

【００４０】図７は実施形態２におけるアドレス変換部
を説明する図である。本実施形態２におけるアドレス変
換部は、４ｔｏ１のセレクタが２ｂｉｔで構成されてい
る。ＳＥＬ端子にはアドレス変換制御部５０７からの信
号が入力され、そのｂｉｔの状態によりメモリコントロ
ーラへ出力するアドレスのＡ１５，Ａ１４（アドレスの
１５ビット目と１４ビット目）をセレクタのＡ，Ｂ，
Ｃ，Ｄの入力のどれかに決定する。すなわち、ＣＰＵか
らのアドレス信号をそのまま通過させる（入力Ａ）か、
固定的なｂｉｔ“１０”（入力Ｂ），“０１”（入力
Ｃ），“００”（入力Ｄ）にするか決定するわけであ
る。

【００４１】図８は実施形態２のシステムにおけるＲＯ
Ｍ５１４のメモリマップを示す図である。図８によれ
ば、ＣＰＵ５０２はＦＦＦＦＦＦＦ０から初期化を実行
し、ＣＰＵ５０３はＦＦＦＦＢＦＦ０から初期化を開始
し、ＣＰＵ５０４はＦＦＦＦ７ＦＦ０から初期化を開始
し、ＣＰＵ５０５はＦＦＦＦ３ＦＦ０から初期化を開始
する。従って、アドレス変換制御部５０７はアドレス変
換部５０８に対して入力Ａをセレクトする旨の制御信号
を、アドレス変換部５０９に対して入力Ｂをセレクトす
る旨の制御信号を、アドレス変換部５１０に対して入力
Ｃをセレクトする旨の制御信号を、アドレス変換部５１
１に対して入力Ｄをセレクトする旨の制御信号を出力す
る。

【００４２】図９は図６の１部についてより詳細に表し
た図である。８０１はパワーオンリセット回路（ＰＯＲ
回路）である。なお、ＰＯＲ回路８０１は図６では省略
してある。ＣＰＵ監視部５０１は、各プロセッサが実行
する初期化プログラムから定期的に送られてくる信号を
受信することによって各プロセッサが正常かどうかを判
断する、いわゆるウォッチドッグタイマによって各プロ
セッサの診断を行う。本実施形態の場合、組み込み型マ
イクロコントローラとそのソフトウェアにより、ＣＰＵ
監視部５０１、ＲＥＳＥＴ制御部５０６、アドレス変換
制御部５０７（図中点線で囲まれている部分）を構成し
ている。内部ソフトウェアの制御方法に関しては図１１
を用いて後述する。なお、ＲＥＳＥＴ制御部５０６は各
ＣＰＵに対して個別にＲＥＳＥＴ信号を出力し、アドレ
ス変換制御部５０７は各アドレス変換部に対して個別に
制御信号（各２ビット）を出力する。

【００４３】図１０は本実施形態におけるＲｅｓｅｔ信
号の一例を示す図である。本例の場合、ＣＰＵ５０２と
ＣＰＵ５０５は故障のために停止することを仮定してい
る。この場合、図１０に示すように、Ｒｅｓｅｔ信号は
電源投入後、動作可能電圧に達すると共に、各ＣＰＵへ
印加される。その後、ＣＰＵ監視部５０１によって各プ
ロセッサのアクティビティがチェックされる。その際、
応答のないもの、すなわち異常動作を起こしているプロ
セッサは、その後Ｒｅｓｅｔ信号を印加し続ける。ま
た、残りの正常なプロセッサに関しては、ＣＰＵ監視部
５０１によってDeffect ListやCPU Address Table（後
述）に適当な値がセットされる。

【００４４】図１１は実施形態２におけるＣＰＵ監視部
の制御手順を示すフローチャートである。ステップＳ１
００１はスタートである。ステップＳ１００２では、CP
U-Addresss-Tableの初期化が行われる。CPU-Address-Ta
ble は各プロセッサがどのアドレスを実行すべきか決定
するためのテーブルであり、ＣＰＵ監視部５０１の内部
に存在する。ステップＳ１００３では、各プロセッサが
正常に動作しているかどうかの管理を行うためのDefect
-List の初期化を行う。そして、ステップＳ１００４に
おいて、Ｒｅｓｅｔ信号が各ＣＰＵに対して出力され
る。すなわち、ステップＳ１００２〜ステップＳ１００
３において初期化したデータを元に各ＣＰＵを初期化す
る。

【００４５】ステップＳ１００５では各ＣＰＵについ
て、ＡｃｔｉｖｉｔｙＣｈｅｃｋが行われる。上述し
たように、ＣＰＵ監視部５０１はウォッチドッグタイマ
によって各ＣＰＵの故障を判断する。すなわち、ステッ
プＳ１００４で出力されたＲｅｓｅｔ信号を元に各プロ
セッサが個別の初期化を行い、定期的にＣＰＵ監視装置
に信号を送る。ＣＰＵ監視部５０１は、これを受信する
ことによって各プロセッサの故障判断を行う。ステップ
Ｓ１００５による故障判断を終えるとステップＳ１００
６へ進む。

【００４６】ステップＳ１００６では、ステップＳ１０
０５の各ＣＰＵの動作チェックの結果に基づいてDefect
-Listをセットする。続くステップＳ１００７では、ス
テップＳ１００５のチェックの結果ＮＧと判断されたプ
ロセッサに対してリセット制御部５０６よりＲｅｓｅｔ
信号をを印可し、これを保持する。これにより、故障し
ているプロセッサをロックし、システムへの影響を最小
限に抑えることができる。

【００４７】ステップＳ１００８では、ステップＳ１０
０５によるＡｃｔｉｖｉｔｙＣｈｅｃｋの結果、ＯＫ
と判断された順にCPU-Address-Tableへ登録する。従っ
て、一番最初にＯＫだと判断されたプロセッサにマスタ
プロセッサ的な働きを行わせるようにすることも可能で
ある。ステップＳ１００９ではCPU-Address-Table に登
録されているプロセッサに対してＲｅｓｅｔ信号を印可
し、システムの再スタートを行う。ステップＳ１０１０
は終了である。

【００４８】図１２は実施形態２におけるCPU-Address-
TableとDefect-Listの内容を示す図である。同図では、
各プロセッサが正常な場合と異常が起きている場合のCP
U-Address-TableとDefect-Listの内容が示されている。

【００４９】図１２の（ａ）は、全部のプロセッサが正
常な場合である。この場合、Defect-Listは全てのプロ
セッサに関して正常であることを示し、CPU-Address-Ta
bleはＣＰＵ５０２〜５０５についてそれぞれＡ，Ｂ，
Ｃ，Ｄという値を示している。このテーブルの値はセレ
クタ（すなわちアドレス変換部）の選択すべき入力ポー
トを示している。この結果では各ＣＰＵが５０２〜５０
５の順にＣＰＵ監視部５０１にウオッチドッグタイマの
応答を返したことになる。

【００５０】図１２の（ｂ）はＣＰＵ５０２、ＣＰＵ５
０５が異常動作を起こした場合のDeffect-ListとCPU-Ad
dress-Tableである。ＣＰＵ５０２及び５０４が故障し
ているため、Defect-ListではＣＰＵ５０２及び５０５
が異常であることが示されている。また、CPU-Address-
Tableでは、ＣＰＵ５０２及び５０５が故障であるた
め、未設定を示す「−」となっている。ＣＰＵ５０３、
５０４に関しては、それぞれ入力入力Ａ及びＢが設定さ
れている。

【００５１】以上のように、上記実施形態２によれば、
一度各プロセッサ間の診断を行ってから改めて正式な処
理を行うアドレスを付加するので、フォールトトレラン
ト性の高い、高性能なシステムを安価に構築することが
可能となる。

【００５２】すなわち、マルチプロセッサシステムの各
プロセッサが固定した役割を実行する従来のマルチプロ
セッサシステムの場合、フォールトトレラント性は悪い
ものとなる。特に初期化を集中的に行うマスタプロセッ
サが故障した場合、システム全体がダウンしてしまうこ
とになる。これにたしいて、上記実施形態２によれば、
上述したようにＲｅｓｅｔ後の初期化アドレスが適切に
変更されるので、Ｒｅｓｅｔ後にまず各プロセッサの故
障診断を行い、正常なプロセッサのみに適当な初期化ア
ドレスを割り当てれば、上述のようなフォールトトレラ
ント性の悪化はなくなり、正常なプロセッサのみで処理
が継続されるので、合理的である。

【００５３】また、違う種類のプロセッサが集積してい
るマルチプロセッサの場合、Ｒｅｓｅｔ後のスタートベ
クタは異なるので、物理的に同一のＲＯＭに初期化プロ
グラムを納めるのが困難な場合が発生する。しかしなが
ら、本発明によれば、同一のＲＯＭに容易に格納でき、
便利である。例えば、２つのプロセッサを有するシステ
ムで、各々のプロセッサの本来のスタートベクタが００
０００、ＦＦＦＦ０であるような場合、これらの初期化
プログラムを１つのＲＯＭに納めることはできない。し
かしながら、上述したようなアドレス変換処理を行っ
て、スタートベクタが０００００であったプロセッサの
スタートベクタをＦ００００へ変換することにより、１
つのＲＯＭに容易に納めることが可能となる。

【００５４】以上説明したように、上記実施形態１によ
れば、通常のマルチプロセッサシステムにセレクタ等の
少量のハードウェアを追加するだけで、Ｒｅｓｅｔ後の
処理時間の短縮を図ることができる。本方法はプロセッ
サ数が増大してもＲｅｓｅｔ信号そのものを加工してい
ないので、プロセッサ間の同期を取る必要もなく簡便な
方法である。

【００５５】また、上記実施形態２によれば、一度各プ
ロセッサ間の診断を行ってから改めて正式な処理を行う
アドレスを付加するので、フォールトトレラント性の高
い、高性能なシステムを安価に構築することが可能であ
る。

【００５６】また、本発明は、複数の機器から構成され
るシステムに適用しても、１つの機器からなる装置に適
用してもよい。また、本発明はシステム或は装置にプロ
グラムを供給することによって達成される場合にも適用
できることは言うまでもない。この場合、本発明に係る
プログラムを格納した記憶媒体が、本発明を構成するこ
とになる。そして、該記憶媒体からそのプログラムをシ
ステム或は装置に読み出すことによって、そのシステム
或は装置が、予め定められた仕方で動作する。

【００５７】

【発明の効果】以上説明したように、本発明によれば、
マルチプロセッサの初期化処理において、複数のプロセ
ッサよりの各アクセスアドレスを制御することが可能と
なり、簡単な回路で複数のプロセッサの初期化処理のス
ピードを向上できる。

【００５８】また、本発明によれば、初期化処理時にお
いて各プロセッサの診断を行い、その診断結果によって
各プロセッサの役割を決定することが可能となり、シス
テムのフォールトトレラント性が向上する。

【００５９】

【図面の簡単な説明】

【図１】実施形態１によるマルチプロセッサシステムの
構成を表すブロック図である。

【図２】実施形態１のシステムにおけるメモリマップを
示す図である。

【図３】本実施形態１のアドレス変換部の内部構成を示
す回路図である。

【図４】本実施形態１の動作概要を示す図である。

【図５】各ＣＰＵが実行する初期化処理の手順を説明す
るフローチャートである。

【図６】実施形態２によるマルチプロセッサシステムの
構成を表すブロック図である。

【図７】実施形態２におけるアドレス変換部を説明する
図である。

【図８】実施形態２のシステムにおけるＲＯＭ５１４の
メモリマップを示す図である。

【図９】図６の構成の１部をより詳細に表した図であ
る。

【図１０】本実施形態におけるＲｅｓｅｔ信号の一例を
示す図である。

【図１１】実施形態２におけるＣＰＵ監視部の制御手順
を示すフローチャートである。

【図１２】実施形態２におけるCPU-Address-TableとDef
ect-Listの内容を示す図である。

【図１３】一般的なマルチプロセッサシステムにおける
メモリ制御構成を示すブロック図である。

【図１４】一般的なマルチプロセッサシステムにおける
Ｒｅｓｅｔ信号の印加タイミングを表す図である。１０１ＲＥＳＥＴ回路１０２、１０３ＣＰＵ１０４アドレス変換部１０５ＲＯＭ１０６メモリコントローラ１０７ＲＡＭ

Claims

【特許請求の範囲】

【請求項１】複数のプロセッサを備えたマルチプロセ
ッサシステムにおけるアドレス変換装置であって、前記複数のプロセッサのそれぞれに対応して設けられ、
各プロセッサのアドレスを変換する変換手段と、前記マルチプロセッサシステムの初期化の開始に際し
て、前記変換手段によるアクセスアドレスの変換動作を
開始する開始手段と、前記複数のプロセッサにより、対応する変換手段の変換
動作を停止する停止手段とを備えることを特徴とするア
ドレス変換装置。
【請求項２】前記変換手段は、対応するプロセッサか
らのアクセスアドレスを構成するビットの一部を所定の
値に置換して出力することを特徴とする請求項１に記載
のアドレス変換装置。
【請求項３】前記変換手段による前記置換の有無ある
いは置換の内容を設定する設定手段をさらに備えること
を特徴とする請求項２に記載のアドレス変換装置。
【請求項４】複数のプロセッサと、該複数のプロセッ
サのそれぞれに対応して設けられ、各プロセッサのアド
レスを変換する変換手段とを有したマルチプロセッサシ
ステムにおけるアドレス変換方法であって、前記マルチプロセッサシステムの初期化の開始に際し
て、前記変換工程によるアクセスアドレスの変換動作を
開始する開始工程と、前記複数のプロセッサにより、対応する変換工程の変換
動作を停止する停止工程とを備えることを特徴とするア
ドレス変換方法。
【請求項５】複数のプロセッサを備えたマルチプロセ
ッサシステムであって、前記複数のプロセッサのそれぞれに対応した初期化プロ
グラムを各プロセッサに対して個別に割り当てられたア
ドレスに格納する格納手段と、前記複数のプロセッサのそれぞれに対応して設けられ、
各プロセッサの初期化処理時のアクセスアドレスを前記
格納手段の対応する初期化プログラムの格納されたアド
レスに変換する変換手段と、当該マルチプロセッサシステムの初期化の開始において
前記変換手段によるアクセスアドレスの変換の実行を開
始する開始手段と、前記複数のプロセッサの各々の初期化処理により対応す
る前記変換手段の変換動作を停止する停止手段とを備え
ることを特徴とするマルチプロセッサシステム。
【請求項６】前記変換手段は、対応するプロセッサか
らのアクセスアドレスを構成するビットの一部を所定の
値に置換して出力することを特徴とする請求項５に記載
のマルチプロセッサシステム。
【請求項７】前記変換手段によるアドレス変換の内容
を設定する設定手段をさらに備えることを特徴とする請
求項５に記載のマルチプロセッサシステム。
【請求項８】前記設定手段によるアドレス変換の内容
の設定は、前記格納手段に格納された初期化プログラム
とこれを実行するプロセッサの組を決定するものである
ことを特徴とする請求項７に記載のマルチプロセッサシ
ステム。
【請求項９】前記複数のプロセッサの初期化処理の実
行中に、各プロセッサが正常に動作するか否かを診断す
る診断手段と、前記診断手段によって異常と診断されたプロセッサを停
止状態に保つ保持手段とをさらに備え、前記設定手段による設定は前記診断手段の診断結果に基
づいて行われることを特徴とする請求項７に記載のマル
チプロセッサシステム。
【請求項１０】前記設定手段によって前記変換手段の
設定を終えた後に、再度初期化処理を実行する実行手段
をさらに備えることを特徴とする請求項９に記載のマル
チプロセッサシステム。
【請求項１１】複数のプロセッサと、該複数のプロセ
ッサのそれぞれに対応した初期化プログラムを各プロセ
ッサに対して個別に割り当てられたアドレスに格納する
格納手段とを有するマルチプロセッサシステムの制御方
法であって、前記複数のプロセッサのそれぞれに対応して設けられ、
各プロセッサの初期化処理時のアクセスアドレスを前記
格納工程の対応する初期化プログラムの格納されたアド
レスに変換する変換工程と、当該マルチプロセッサシステムの初期化の開始において
前記変換工程によるアクセスアドレスの変換の実行を開
始する開始工程と、前記複数のプロセッサの各々の初期化処理により対応す
る前記変換工程の変換動作を停止する停止工程とを備え
ることを特徴とする制御方法。
【請求項１２】前記変換工程は、対応するプロセッサ
からのアクセスアドレスを構成するビットの一部を所定
の値に置換して出力することを特徴とする請求項１１に
記載の制御方法。
【請求項１３】前記変換工程による前記置換の有無あ
るいは置換の内容を設定する設定工程をさらに備えるこ
とを特徴とする請求項１２に記載の制御方法。
【請求項１４】前記設定工程によるアドレス変換の内
容の設定は、前記格納手段に格納された初期化プログラ
ムとこれを実行するプロセッサの組を決定するものであ
ることを特徴とする請求項１３に記載の制御方法。
【請求項１５】前記複数のプロセッサの初期化処理の
実行中に、各プロセッサが正常に動作するか否かを診断
する診断工程と、前記診断工程によって異常と診断されたプロセッサを停
止状態に保つ保持工程とをさらに備え、前記設定工程による設定は前記診断工程の診断結果に基
づいて行われることを特徴とする請求項１３に記載の制
御方法。
【請求項１６】前記設定工程によって前記変換工程の
設定を終えた後に、再度初期化処理を実行する実行工程
をさらに備えることを特徴とする請求項１５に記載の制
御方法。