JPH04241296A - メモリ初期化方式 - Google Patents
メモリ初期化方式Info
- Publication number
- JPH04241296A JPH04241296A JP3013821A JP1382191A JPH04241296A JP H04241296 A JPH04241296 A JP H04241296A JP 3013821 A JP3013821 A JP 3013821A JP 1382191 A JP1382191 A JP 1382191A JP H04241296 A JPH04241296 A JP H04241296A
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- JP
- Japan
- Prior art keywords
- memory
- identification information
- storage devices
- circuits
- clearing operation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000011423 initialization method Methods 0.000 claims description 8
- 230000010365 information processing Effects 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 2
- 238000003491 array Methods 0.000 abstract description 11
- 230000004913 activation Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明はメモリ初期化方式に関し、特に複
数個の記憶装置を有する情報処理システムにおける記憶
装置の初期化方式に関する。
数個の記憶装置を有する情報処理システムにおける記憶
装置の初期化方式に関する。
【０００２】
【従来技術】従来、誤り訂正回路を有する半導体記憶装
置においては、電源投入時に記憶内容が不確定となって
いるため、全アドレスに書込みを行ってデータビットと
検査ビットとの関係を初期化するメモリクリア動作が実
行されている。
置においては、電源投入時に記憶内容が不確定となって
いるため、全アドレスに書込みを行ってデータビットと
検査ビットとの関係を初期化するメモリクリア動作が実
行されている。
【０００３】また、近年の情報処理システムの高性能化
に伴って大容量の記憶装置が要求されており、システム
バスを介して複数個の記憶装置が接続されるシステムも
構成されている。
に伴って大容量の記憶装置が要求されており、システム
バスを介して複数個の記憶装置が接続されるシステムも
構成されている。
【０００４】上記の複数個の記憶装置が接続されたシス
テムでは記憶装置各々に装置番号が付与されており、シ
ステムバス上のメモリアクセス要求に対して記憶装置各
々でシステムバス上のアドレスと装置番号との比較が行
われる。その結果、システムバス上のアドレスと装置番
号とが一致したときに自装置へのアクセスであることを
認識し、一致を検出した記憶装置でメモリアクセス要求
に対する動作が行われるよう制御されている。
テムでは記憶装置各々に装置番号が付与されており、シ
ステムバス上のメモリアクセス要求に対して記憶装置各
々でシステムバス上のアドレスと装置番号との比較が行
われる。その結果、システムバス上のアドレスと装置番
号とが一致したときに自装置へのアクセスであることを
認識し、一致を検出した記憶装置でメモリアクセス要求
に対する動作が行われるよう制御されている。
【０００５】このような従来の記憶装置の初期化方式で
は、メモリクリア動作に要する時間が記憶容量の大容量
化要求とともに大幅に増加している。また、複数個の記
憶装置が接続されているシステムでは、記憶装置各々が
順次メモリクリア動作を実行するため、システム全体に
おいてメモリクリア動作に要する時間がさらに長くなる
。情報処理システムにおいては今後とも大容量の記憶装
置の提供が必須であり、システムの初期化に占めるメモ
リクリア動作の所用時間が大きな問題となっている。
は、メモリクリア動作に要する時間が記憶容量の大容量
化要求とともに大幅に増加している。また、複数個の記
憶装置が接続されているシステムでは、記憶装置各々が
順次メモリクリア動作を実行するため、システム全体に
おいてメモリクリア動作に要する時間がさらに長くなる
。情報処理システムにおいては今後とも大容量の記憶装
置の提供が必須であり、システムの初期化に占めるメモ
リクリア動作の所用時間が大きな問題となっている。
【０００６】
【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、メモリクリア動作に要
する時間を大幅に短縮することができるメモリ初期化方
式の提供を目的とする。
点を除去すべくなされたもので、メモリクリア動作に要
する時間を大幅に短縮することができるメモリ初期化方
式の提供を目的とする。
【０００７】
【発明の構成】本発明によるメモリ初期化方式は、上位
装置からの識別情報と自装置の識別情報とを比較する比
較手段と、前記比較手段により一致が検出されたときに
書込み読出しを行うよう制御する制御手段とを各々有す
る複数の記憶装置を含む情報処理システムのメモリ初期
化方式であって、前記自装置の識別情報を保持し、該識
別情報を前記比較手段に出力する前記識別情報の設定変
更が自在な保持手段を前記複数の記憶装置各々に設け、
メモリ初期化時に前記複数の記憶装置各々の前記保持手
段に同一識別情報を設定するようにしたことを特徴とす
る。
装置からの識別情報と自装置の識別情報とを比較する比
較手段と、前記比較手段により一致が検出されたときに
書込み読出しを行うよう制御する制御手段とを各々有す
る複数の記憶装置を含む情報処理システムのメモリ初期
化方式であって、前記自装置の識別情報を保持し、該識
別情報を前記比較手段に出力する前記識別情報の設定変
更が自在な保持手段を前記複数の記憶装置各々に設け、
メモリ初期化時に前記複数の記憶装置各々の前記保持手
段に同一識別情報を設定するようにしたことを特徴とす
る。
【０００８】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【０００９】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、本発明の一実施例による情
報処理システムでは、システムバス１００ および診断
バス１０１ を介して２台の記憶装置１，２が接続され
ている。 これら記憶装置１，２は夫々アドレス回路１１，２１と
、装置番号レジスタ１２，２２と、比較回路１３，２３
と、アンドゲート１４，２４と、タイミング回路１５，
２５と、データ回路１６，２６と、メモリアレイ１７，
２７とから構成されている。
ック図である。図において、本発明の一実施例による情
報処理システムでは、システムバス１００ および診断
バス１０１ を介して２台の記憶装置１，２が接続され
ている。 これら記憶装置１，２は夫々アドレス回路１１，２１と
、装置番号レジスタ１２，２２と、比較回路１３，２３
と、アンドゲート１４，２４と、タイミング回路１５，
２５と、データ回路１６，２６と、メモリアレイ１７，
２７とから構成されている。
【００１０】装置番号レジスタ１２，２２は記憶装置１
，２各々の装置番号を保持し、その保持内容は診断バス
１０１ からの設定値１１４，２１４ により設定変更
が自在となっている。記憶装置１，２で通常のメモリア
クセスにより書込み読出し動作が行われるとき、装置番
号レジスタ１２，２２には夫々異なる値（記憶装置１，
２各々の装置番号）が設定されている。
，２各々の装置番号を保持し、その保持内容は診断バス
１０１ からの設定値１１４，２１４ により設定変更
が自在となっている。記憶装置１，２で通常のメモリア
クセスにより書込み読出し動作が行われるとき、装置番
号レジスタ１２，２２には夫々異なる値（記憶装置１，
２各々の装置番号）が設定されている。
【００１１】したがって、システムバス１００ 上に通
常のメモリアクセス要求が出力され、システムバス１０
０ からアドレス情報１１１，２１１を受信すると、ア
ドレス回路１１，２１はメモリアレイ１７，２７にＲＡ
Ｍアドレス１１６，２１６ を出力するとともに、装置
アドレス１１５，２１５ を比較回路１３，２３に出力
する。比較回路１３，２３ではアドレス回路１１，２１
からの装置アドレス１１５，２１５ と装置番号レジス
タ１２，２２からの装置番号１１７，２１７ とを比較
しており、それらのアドレスが一致したときに一致信号
１１８，２１８ をアンドゲート１４，２４に出力する
。 アンドゲート１４，２４では比較回路１３，２３からの
一致信号１１８，２１８ が入力されると、システムバ
ス１００ からのアクセス要求１１２，２１２ を起動
信号１１９，２１９ としてタイミング回路１５，２５
に出力する。
常のメモリアクセス要求が出力され、システムバス１０
０ からアドレス情報１１１，２１１を受信すると、ア
ドレス回路１１，２１はメモリアレイ１７，２７にＲＡ
Ｍアドレス１１６，２１６ を出力するとともに、装置
アドレス１１５，２１５ を比較回路１３，２３に出力
する。比較回路１３，２３ではアドレス回路１１，２１
からの装置アドレス１１５，２１５ と装置番号レジス
タ１２，２２からの装置番号１１７，２１７ とを比較
しており、それらのアドレスが一致したときに一致信号
１１８，２１８ をアンドゲート１４，２４に出力する
。 アンドゲート１４，２４では比較回路１３，２３からの
一致信号１１８，２１８ が入力されると、システムバ
ス１００ からのアクセス要求１１２，２１２ を起動
信号１１９，２１９ としてタイミング回路１５，２５
に出力する。
【００１２】すなわち、比較回路１３，２３でアドレス
回路１１，２１からの装置アドレス１１５，２１５ と
装置番号レジスタ１２，２２からの装置番号１１７，２
１７ との一致が検出されると、システムバス１００
からのアクセス要求１１２，２１２ を自装置へのアク
セス要求と判断し、アンドゲート１４，２４を介して起
動信号１１９，２１９ を出力することによってタイミ
ング回路１５，２５を起動する。タイミング回路１５，
２５が起動されると、タイミング回路１５，２５からの
信号１２０，２２０ によってメモリアレイ１７，２７
への書込みまたは読出しが行われる。
回路１１，２１からの装置アドレス１１５，２１５ と
装置番号レジスタ１２，２２からの装置番号１１７，２
１７ との一致が検出されると、システムバス１００
からのアクセス要求１１２，２１２ を自装置へのアク
セス要求と判断し、アンドゲート１４，２４を介して起
動信号１１９，２１９ を出力することによってタイミ
ング回路１５，２５を起動する。タイミング回路１５，
２５が起動されると、タイミング回路１５，２５からの
信号１２０，２２０ によってメモリアレイ１７，２７
への書込みまたは読出しが行われる。
【００１３】このとき、システムバス１００ からのデ
ータ１１３，２１３ がデータ回路１６，２６に格納さ
れれば、データ回路１６，２６からのデータ１２１，２
２１ がメモリアレイ１７，２７に書込まれる。また、
メモリアレイ１７，２７からデータ１２１，２２１ が
読出されれば、その読出しデータがデータ回路１６，２
６からデータ１１３，２１３ としてシステムバス１０
０ に送出される。この場合、装置番号レジスタ１２，
２２には夫々異なる値が格納されているため、記憶装置
１，２のうちどちらか一方に対して書込みまたは読出し
が行われる。
ータ１１３，２１３ がデータ回路１６，２６に格納さ
れれば、データ回路１６，２６からのデータ１２１，２
２１ がメモリアレイ１７，２７に書込まれる。また、
メモリアレイ１７，２７からデータ１２１，２２１ が
読出されれば、その読出しデータがデータ回路１６，２
６からデータ１１３，２１３ としてシステムバス１０
０ に送出される。この場合、装置番号レジスタ１２，
２２には夫々異なる値が格納されているため、記憶装置
１，２のうちどちらか一方に対して書込みまたは読出し
が行われる。
【００１４】一般に、データ回路１６，２６は信頼度改
善のために誤り訂正機能を有しているが、電源投入直後
のメモリアレイ１７，２７の記憶内容が不定であるため
、メモリアレイ１７，２７に対してデータビットと検査
ビットとの関係を初期化するメモリクリア動作が必要で
ある。
善のために誤り訂正機能を有しているが、電源投入直後
のメモリアレイ１７，２７の記憶内容が不定であるため
、メモリアレイ１７，２７に対してデータビットと検査
ビットとの関係を初期化するメモリクリア動作が必要で
ある。
【００１５】次に、この図１を用いて本発明の一実施例
によるメモリクリア動作について説明する。まず、メモ
リアレイ１７，２７に対するメモリクリア動作を行う前
に、診断バス１０１ からの設定値１１４，２１４ に
よって装置番号レジスタ１２，２２に同一値を設定する
。この後、システムバス１００上にメモリ書込み要求を
出力してメモリクリア動作を開始する。
によるメモリクリア動作について説明する。まず、メモ
リアレイ１７，２７に対するメモリクリア動作を行う前
に、診断バス１０１ からの設定値１１４，２１４ に
よって装置番号レジスタ１２，２２に同一値を設定する
。この後、システムバス１００上にメモリ書込み要求を
出力してメモリクリア動作を開始する。
【００１６】このとき、装置番号レジスタ１２，２２に
設定した値と同一の値を装置アドレスとしてシステムバ
ス１００ 上に出力する。これにより、比較回路１３，
２３はともに一致信号１１８，２１８ を出力するので
、アンドゲート１４，２４からタイミング回路１５，２
５に起動信号１１９，２１９ が出力される。よって、
メモリアレイ１７，２７ではタイミング回路１５，２５
からの信号１２０，２２０ によってデータ回路１６，
２６からのデータ１２１，２２１ が書込まれる。つま
り、メモリアレイ１７，２７に対する書込み動作が同時
に実行される。
設定した値と同一の値を装置アドレスとしてシステムバ
ス１００ 上に出力する。これにより、比較回路１３，
２３はともに一致信号１１８，２１８ を出力するので
、アンドゲート１４，２４からタイミング回路１５，２
５に起動信号１１９，２１９ が出力される。よって、
メモリアレイ１７，２７ではタイミング回路１５，２５
からの信号１２０，２２０ によってデータ回路１６，
２６からのデータ１２１，２２１ が書込まれる。つま
り、メモリアレイ１７，２７に対する書込み動作が同時
に実行される。
【００１７】この結果、メモリアレイ１７，２７が夫々
Ｎ番地のアドレスを持っていたとすると、従来２Ｎ回の
メモリアクセス要求を要していたメモリクリア動作が、
Ｎ回のメモリアクセス要求で済むことになる。
Ｎ番地のアドレスを持っていたとすると、従来２Ｎ回の
メモリアクセス要求を要していたメモリクリア動作が、
Ｎ回のメモリアクセス要求で済むことになる。
【００１８】このように、複数の記憶装置１，２を有す
る情報処理システムにおいて、診断バス１０１ を介し
て装置番号の設定が可能な装置番号レジスタ１２，２２
を記憶装置１，２各々に設け、メモリクリア動作を開始
する前に装置番号レジスタ１２，２２に同一の装置番号
を設定してからメモリ書込み要求を出力するようにする
ことによって、すべての記憶装置１，２への書込みが同
時に行えるので、メモリクリア動作に要する時間を大幅
に短縮することができる。
る情報処理システムにおいて、診断バス１０１ を介し
て装置番号の設定が可能な装置番号レジスタ１２，２２
を記憶装置１，２各々に設け、メモリクリア動作を開始
する前に装置番号レジスタ１２，２２に同一の装置番号
を設定してからメモリ書込み要求を出力するようにする
ことによって、すべての記憶装置１，２への書込みが同
時に行えるので、メモリクリア動作に要する時間を大幅
に短縮することができる。
【００１９】
【発明の効果】以上説明したように本発明によれば、識
別情報の設定変更が自在な保持手段を複数の記憶装置各
々に設け、それら保持手段に同一の識別情報を設定して
からメモリの初期化を行うようにすることによって、メ
モリクリア動作に要する時間を大幅に短縮することがで
きるという効果がある。
別情報の設定変更が自在な保持手段を複数の記憶装置各
々に設け、それら保持手段に同一の識別情報を設定して
からメモリの初期化を行うようにすることによって、メ
モリクリア動作に要する時間を大幅に短縮することがで
きるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
１，２ 記憶装置
１２，２２ 装置番号レジスタ
１３，２３ 比較回路
１５，２５ タイミング回路
１７，２７ メモリアレイ
１００ システムバス
１０１ 診断バス
Claims (1)
- 【請求項１】 上位装置からの識別情報と自装置の識
別情報とを比較する比較手段と、前記比較手段により一
致が検出されたときに書込み読出しを行うよう制御する
制御手段とを各々有する複数の記憶装置を含む情報処理
システムのメモリ初期化方式であって、前記自装置の識
別情報を保持し、該識別情報を前記比較手段に出力する
前記識別情報の設定変更が自在な保持手段を前記複数の
記憶装置各々に設け、メモリ初期化時に前記複数の記憶
装置各々の前記保持手段に同一識別情報を設定するよう
にしたことを特徴とするメモリ初期化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013821A JPH04241296A (ja) | 1991-01-10 | 1991-01-10 | メモリ初期化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3013821A JPH04241296A (ja) | 1991-01-10 | 1991-01-10 | メモリ初期化方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04241296A true JPH04241296A (ja) | 1992-08-28 |
Family
ID=11843944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3013821A Pending JPH04241296A (ja) | 1991-01-10 | 1991-01-10 | メモリ初期化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04241296A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100302939B1 (ko) * | 1997-08-25 | 2001-11-22 | 가네꼬 히사시 | 복수의 뱅크를 구비한 반도체 메모리 장치 |
-
1991
- 1991-01-10 JP JP3013821A patent/JPH04241296A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100302939B1 (ko) * | 1997-08-25 | 2001-11-22 | 가네꼬 히사시 | 복수의 뱅크를 구비한 반도체 메모리 장치 |
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