JPH0935470A - 不揮発性メモリ集積回路 - Google Patents
不揮発性メモリ集積回路Info
- Publication number
- JPH0935470A JPH0935470A JP17725395A JP17725395A JPH0935470A JP H0935470 A JPH0935470 A JP H0935470A JP 17725395 A JP17725395 A JP 17725395A JP 17725395 A JP17725395 A JP 17725395A JP H0935470 A JPH0935470 A JP H0935470A
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- JP
- Japan
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- data
- address
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- nonvolatile memory
- writing
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Abstract
(57)【要約】
【目的】 データ書込み時間を短縮するとともに、部品
点数の増加を抑え、効率的にデータ更新を行うことによ
り、システム性能の向上をはかる。 【構成】 指定した複数のワ−ドデータを消去対象ワー
ドとして一次的に保持し消去信号により一括して当対象
ワードデータを消去する不揮発性メモリ部６と、不揮発
性メモリ部６に対する書込みデータおよび読出しデータ
とを比較し、比較不一致検出時に検出信号を送出する比
較回路４と、検出信号により書込みデータと当該アドレ
スデータ信号を記憶するＦＩＦＯメモリ５と、ＦＩＦＯ
メモリ５に記憶されたデータと外部制御信号により不揮
発性メモリ部６のワードデータの消去，書込みおよび読
出しを制御する制御回路７とを備える。これにより、デ
ータ書込み時はＦＩＦＯメモリ５にデータを一時的に記
憶するとともに、更新データを選択してＦＩＦＯメモリ
５に記憶し、更新データを一括して消去ができる。
点数の増加を抑え、効率的にデータ更新を行うことによ
り、システム性能の向上をはかる。 【構成】 指定した複数のワ−ドデータを消去対象ワー
ドとして一次的に保持し消去信号により一括して当対象
ワードデータを消去する不揮発性メモリ部６と、不揮発
性メモリ部６に対する書込みデータおよび読出しデータ
とを比較し、比較不一致検出時に検出信号を送出する比
較回路４と、検出信号により書込みデータと当該アドレ
スデータ信号を記憶するＦＩＦＯメモリ５と、ＦＩＦＯ
メモリ５に記憶されたデータと外部制御信号により不揮
発性メモリ部６のワードデータの消去，書込みおよび読
出しを制御する制御回路７とを備える。これにより、デ
ータ書込み時はＦＩＦＯメモリ５にデータを一時的に記
憶するとともに、更新データを選択してＦＩＦＯメモリ
５に記憶し、更新データを一括して消去ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に不揮発性メモリ集積回路の書込み制御に関す
るものである。
関し、特に不揮発性メモリ集積回路の書込み制御に関す
るものである。
【０００２】
【従来の技術】不揮発性メモリ集積回路の１つであるフ
ラッシュメモリ集積回路は、電気的に消去，書込みが可
能なフラッシュメモリマトリックスと、それぞれのワー
ドセルを選択するアドレスデコーダと、書込み，読出し
および消去を制御する制御回路とを有している。そし
て、データを書き込む場合、少なくとも該当セクタのデ
ータをすべて消去し、新たに当該セクタにデータを書き
込む必要がある。
ラッシュメモリ集積回路は、電気的に消去，書込みが可
能なフラッシュメモリマトリックスと、それぞれのワー
ドセルを選択するアドレスデコーダと、書込み，読出し
および消去を制御する制御回路とを有している。そし
て、データを書き込む場合、少なくとも該当セクタのデ
ータをすべて消去し、新たに当該セクタにデータを書き
込む必要がある。
【０００３】しかしながら、データ消去やデータ書込み
に要する時間は、データ読出し時間に比較して１桁以上
多くかかり、データ書込み・読出しを制御するホストシ
ステムを拘束する時間が長くなるため、システム全体の
性能が低下する。
に要する時間は、データ読出し時間に比較して１桁以上
多くかかり、データ書込み・読出しを制御するホストシ
ステムを拘束する時間が長くなるため、システム全体の
性能が低下する。
【０００４】このため、上述したようなシステム全体の
性能低下を改善した不揮発性メモリ集積回路の一例とし
て、例えば、特開昭６１−５１６９７号公報に開示され
ている。
性能低下を改善した不揮発性メモリ集積回路の一例とし
て、例えば、特開昭６１−５１６９７号公報に開示され
ている。
【０００５】これは、不揮発性メモリと制御部とを含む
回路に不揮発性メモリと同一記憶容量のＲＡＭ(Random
Access Memory)を備えており、このＲＡＭへのアクセス
は、書込みサイクルとは無関係に行い、また、ＲＡＭに
書き込まれたデータを不揮発性メモリに転送する際は、
ＲＡＭと不揮発性メモリの両エリアの先頭より内容を比
較し、不一致アドレスのワードデータを検出するごと
に、不揮発性メモリの該当アドレスを消去するとともに
更新データを書き込むことにより、システム性能の低下
を抑えるというものである。
回路に不揮発性メモリと同一記憶容量のＲＡＭ(Random
Access Memory)を備えており、このＲＡＭへのアクセス
は、書込みサイクルとは無関係に行い、また、ＲＡＭに
書き込まれたデータを不揮発性メモリに転送する際は、
ＲＡＭと不揮発性メモリの両エリアの先頭より内容を比
較し、不一致アドレスのワードデータを検出するごと
に、不揮発性メモリの該当アドレスを消去するとともに
更新データを書き込むことにより、システム性能の低下
を抑えるというものである。
【０００６】
【発明が解決しようとする課題】この従来の不揮発性メ
モリ集積回路では、不揮発部へのデータ書込みに係わる
時間を抑える効果は有るが、不揮発性メモリと同一記憶
容量のＲＡＭエリアを要し、不揮発性メモリの記憶容量
が増加した場合には、同一記憶容量のＲＡＭを備える必
要が生じるため、部品点数が増加するという欠点があ
る。
モリ集積回路では、不揮発部へのデータ書込みに係わる
時間を抑える効果は有るが、不揮発性メモリと同一記憶
容量のＲＡＭエリアを要し、不揮発性メモリの記憶容量
が増加した場合には、同一記憶容量のＲＡＭを備える必
要が生じるため、部品点数が増加するという欠点があ
る。
【０００７】また、不一致アドレスを検出すると、該当
ワードごとに消去，書込みを行っている。データの書込
み動作は各アドレスごとに固有と考えられるが、データ
の消去動作に関しては各アドレス共通であるため、更新
アドレスが増えた場合には、消去動作が重複して非効率
的になるという欠点がある。
ワードごとに消去，書込みを行っている。データの書込
み動作は各アドレスごとに固有と考えられるが、データ
の消去動作に関しては各アドレス共通であるため、更新
アドレスが増えた場合には、消去動作が重複して非効率
的になるという欠点がある。
【０００８】
【課題を解決するための手段】本発明の不揮発性メモリ
集積回路は、指定した複数のワ−ドデータを消去対象ワ
ードとして一次的に保持し消去信号により一括して当対
象ワードデータの消去を行う不揮発性メモリ部と、前記
不揮発性メモリ部への書込みデータおよび前記不揮発性
メモリ部からの読出しデータとを比較し比較不一致検出
時には検出信号を送出する比較回路と、前記検出信号に
より書込みデータと当該アドレスデータ信号を記憶する
ＦＩＦＯメモリと、このＦＩＦＯメモリに記憶されたデ
ータと外部制御信号により前記不揮発性メモリ部のワー
ドデータの消去，書込みおよび読出しを制御する制御回
路とを備えることを特徴とする。
集積回路は、指定した複数のワ−ドデータを消去対象ワ
ードとして一次的に保持し消去信号により一括して当対
象ワードデータの消去を行う不揮発性メモリ部と、前記
不揮発性メモリ部への書込みデータおよび前記不揮発性
メモリ部からの読出しデータとを比較し比較不一致検出
時には検出信号を送出する比較回路と、前記検出信号に
より書込みデータと当該アドレスデータ信号を記憶する
ＦＩＦＯメモリと、このＦＩＦＯメモリに記憶されたデ
ータと外部制御信号により前記不揮発性メモリ部のワー
ドデータの消去，書込みおよび読出しを制御する制御回
路とを備えることを特徴とする。
【０００９】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１０】図１は、本発明の一実施の形態を示すブロ
ック図である。図１を参照すると、本発明の不揮発性メ
モリ集積回路は、複数のワ−ドデータを一次的に保持し
消去信号により対象ワードデータの消去を行う不揮発性
メモリ部６と、不揮発性メモリ部６に対する書込みおよ
び読出しデータを比較し比較不一致検出時に検出信号を
送出する比較回路４と、この検出信号により書込みデー
タとこのアドレスデータ信号を記憶するＦＩＦＯメモリ
５と、データおよびアドレスデータを一時的に記憶する
データＩ／Ｏバッファ１，アドレスバッファ２およびデ
ータバッファ３と、データおよびアドレスデータの伝送
路であるアドレスバス８，データバス９および内部デー
タバス１０と、外部制御信号により不揮発性メモリ部６
のワードデータの消去，書込みおよび読出しを制御する
制御回路７とを含んで構成される。
ック図である。図１を参照すると、本発明の不揮発性メ
モリ集積回路は、複数のワ−ドデータを一次的に保持し
消去信号により対象ワードデータの消去を行う不揮発性
メモリ部６と、不揮発性メモリ部６に対する書込みおよ
び読出しデータを比較し比較不一致検出時に検出信号を
送出する比較回路４と、この検出信号により書込みデー
タとこのアドレスデータ信号を記憶するＦＩＦＯメモリ
５と、データおよびアドレスデータを一時的に記憶する
データＩ／Ｏバッファ１，アドレスバッファ２およびデ
ータバッファ３と、データおよびアドレスデータの伝送
路であるアドレスバス８，データバス９および内部デー
タバス１０と、外部制御信号により不揮発性メモリ部６
のワードデータの消去，書込みおよび読出しを制御する
制御回路７とを含んで構成される。
【００１１】続いて、このように構成された本発明の不
揮発性メモリ集積回路の動作について説明する。
揮発性メモリ集積回路の動作について説明する。
【００１２】(1) データ読出し時、 まず、読み出すデータのアドレスをアドレスバッファ８
のアドレス入力端子Ａｎ〜Ａ０に設定し、制御回路７の
ＣＥ端子およびＲ／Ｗ端子を読出し状態に設定する。Ｃ
Ｅ端子は、本不揮発性メモリ集積回路を外部から制御可
能に設定する機能を制御する端子である。また、Ｒ／Ｗ
端子は、不揮発性メモリ集積回路をデータ書込み、もし
くは読出し状態に制御する外部制御端子である。
のアドレス入力端子Ａｎ〜Ａ０に設定し、制御回路７の
ＣＥ端子およびＲ／Ｗ端子を読出し状態に設定する。Ｃ
Ｅ端子は、本不揮発性メモリ集積回路を外部から制御可
能に設定する機能を制御する端子である。また、Ｒ／Ｗ
端子は、不揮発性メモリ集積回路をデータ書込み、もし
くは読出し状態に制御する外部制御端子である。
【００１３】読出しアドレスデータＡｎ〜Ａ０は、アド
レスバッファ２からアドレスバス８を介して不揮発性メ
モリ部６へ入力され、当アドレス信号により選択された
特定ワードデータは、内部データバス１０，データバフ
ァ３およびデータバス９を介してデータＩ／Ｏバッファ
１の端子Ｄ０〜Ｄ７に出力される。この端子Ｄ０〜Ｄ７
は、不揮発性メモリ集積回路へのデータ入出力端子であ
る。
レスバッファ２からアドレスバス８を介して不揮発性メ
モリ部６へ入力され、当アドレス信号により選択された
特定ワードデータは、内部データバス１０，データバフ
ァ３およびデータバス９を介してデータＩ／Ｏバッファ
１の端子Ｄ０〜Ｄ７に出力される。この端子Ｄ０〜Ｄ７
は、不揮発性メモリ集積回路へのデータ入出力端子であ
る。
【００１４】(2) データ書込み時 まず、書込みデータのアドレスをアドレスバッファ２の
Ａｎ〜Ａ０に、書込みデータをデータＩ／Ｏバッファ１
のデータ入力端子のＤ０〜Ｄ７に設定するとともに、制
御回路７のＣＥ端子およびＲ／Ｗ端子を書込み状態に設
定する。書込みアドレスデータは、アドレスバッファ２
からアドレスバス８を介して不揮発性メモリ部６とＦＩ
ＦＯメモリ（Fast In Fast Outメモリ）５のデータ入力
端子とにそれぞれ入力される。
Ａｎ〜Ａ０に、書込みデータをデータＩ／Ｏバッファ１
のデータ入力端子のＤ０〜Ｄ７に設定するとともに、制
御回路７のＣＥ端子およびＲ／Ｗ端子を書込み状態に設
定する。書込みアドレスデータは、アドレスバッファ２
からアドレスバス８を介して不揮発性メモリ部６とＦＩ
ＦＯメモリ（Fast In Fast Outメモリ）５のデータ入力
端子とにそれぞれ入力される。
【００１５】そして、書込みアドレスにより選択された
不揮発性メモリ部６の特定ワードデータと、データＩ／
Ｏバッファ１から入力された書込みデータとは、内部デ
ータバス１０およびデータバス９を介して比較回路４に
入力される。このとき、データバッファ３は制御回路７
より非能動状態に設定されており、読出しデータはデー
タＩ／Ｏバッファ１へは供給されない。
不揮発性メモリ部６の特定ワードデータと、データＩ／
Ｏバッファ１から入力された書込みデータとは、内部デ
ータバス１０およびデータバス９を介して比較回路４に
入力される。このとき、データバッファ３は制御回路７
より非能動状態に設定されており、読出しデータはデー
タＩ／Ｏバッファ１へは供給されない。
【００１６】比較回路４は、当不揮発性メモリ部６の特
定ワードデータと当データＩ／Ｏバッファ１から入力さ
れた書込みデータを比較し、不一致の場合のみ検出信号
を送出する。そして、ＦＩＦＯメモリ５は当不一致検出
信号により、予め入力されていた書込みデータＤ０〜Ｄ
７とアドレスデータＡｎ〜Ａ０とを記憶する。したがっ
て、書込みデータと書込み該当アドレスの不揮発性メモ
リ部６のデータがと等しい場合は、書込み動作は行われ
ない。また、この動作は、書込み動作中は継続して動作
し、不揮発性メモリ部６のデータと、不一致となった書
込みデータおよびそのアドレスデータとは順次ＦＩＦＯ
メモリ５へ記憶される。
定ワードデータと当データＩ／Ｏバッファ１から入力さ
れた書込みデータを比較し、不一致の場合のみ検出信号
を送出する。そして、ＦＩＦＯメモリ５は当不一致検出
信号により、予め入力されていた書込みデータＤ０〜Ｄ
７とアドレスデータＡｎ〜Ａ０とを記憶する。したがっ
て、書込みデータと書込み該当アドレスの不揮発性メモ
リ部６のデータがと等しい場合は、書込み動作は行われ
ない。また、この動作は、書込み動作中は継続して動作
し、不揮発性メモリ部６のデータと、不一致となった書
込みデータおよびそのアドレスデータとは順次ＦＩＦＯ
メモリ５へ記憶される。
【００１７】そして、ＦＩＦＯメモリ５の全領域にデー
タが記憶されたとき、および外部からの書込み動作が完
了し、ＣＥ端子が非能動状態に設定されたときに、制御
回路７は、ＢＳＹ端子を能動状態に設定することによ
り、当不揮発性メモリ集積回路がデータ更新状態に入っ
たことを外部に示し、データバッファ３およびアドレス
バッファ２を非能動状態に設定する。
タが記憶されたとき、および外部からの書込み動作が完
了し、ＣＥ端子が非能動状態に設定されたときに、制御
回路７は、ＢＳＹ端子を能動状態に設定することによ
り、当不揮発性メモリ集積回路がデータ更新状態に入っ
たことを外部に示し、データバッファ３およびアドレス
バッファ２を非能動状態に設定する。
【００１８】また、制御回路７は、ＦＩＦＯメモリ５よ
り更新の必要とされるアドレスを読出し、不揮発性メモ
リ部６の更新が必要とされる全ワードアドレスを消去対
象として設定し、データ消去信号を不揮発性メモリ部６
へ送出する。この信号により不揮発性メモリ部６の各デ
ータ更新対象ワードは、一括して消去される。
り更新の必要とされるアドレスを読出し、不揮発性メモ
リ部６の更新が必要とされる全ワードアドレスを消去対
象として設定し、データ消去信号を不揮発性メモリ部６
へ送出する。この信号により不揮発性メモリ部６の各デ
ータ更新対象ワードは、一括して消去される。
【００１９】データ消去完了後、制御回路７はＦＩＦＯ
メモリ５より更新アドレスデータと更新データを読出
し、順次、不揮発性メモリ部６へ送出することにより、
データ書込みを行う。データ更新終了後、制御回路７は
ＦＩＦＯメモリを初期状態に戻すとともにＢＳＹ端子を
非能動状態に設定する。
メモリ５より更新アドレスデータと更新データを読出
し、順次、不揮発性メモリ部６へ送出することにより、
データ書込みを行う。データ更新終了後、制御回路７は
ＦＩＦＯメモリを初期状態に戻すとともにＢＳＹ端子を
非能動状態に設定する。
【００２０】
【発明の効果】以上説明したように本発明は、データ書
込み時はＦＩＦＯメモリにデータを一時的に記憶するた
め、不揮発性メモリ部に直接書き込む場合と比較して著
しく書込み時間を短縮することができる。
込み時はＦＩＦＯメモリにデータを一時的に記憶するた
め、不揮発性メモリ部に直接書き込む場合と比較して著
しく書込み時間を短縮することができる。
【００２１】また、更新データのみを選択してＦＩＦＯ
メモリに記憶するため、不揮発性メモリ部および同容量
のＲＡＭを必要とせず、不揮発性メモリ部の容量が増加
しても、部品点数の増加を抑えることができる。
メモリに記憶するため、不揮発性メモリ部および同容量
のＲＡＭを必要とせず、不揮発性メモリ部の容量が増加
しても、部品点数の増加を抑えることができる。
【００２２】さらに、更新データを一括して消去するた
め、更新データ数が増加してもデータ消去動作が重複す
ることはなく、効率的にデータ更新がはかれるという効
果がある。
め、更新データ数が増加してもデータ消去動作が重複す
ることはなく、効率的にデータ更新がはかれるという効
果がある。
【図１】本発明の一実施の形態を示すブロック図であ
る。
る。
１ データＩ／Ｏバッファ ２ アドレスバッファ ３ データバッファ ４ 比較回路 ５ ＦＩＦＯメモリ ６ 不揮発性メモリ部 ７ 制御回路 ８ アドレスバス ９ データバス １０ 内部データバス
Claims (1)
- 【請求項１】 指定した複数のワ−ドデータを消去対象
ワードとして一次的に保持し消去信号により一括して当
対象ワードデータの消去を行う不揮発性メモリ部と、前
記不揮発性メモリ部への書込みデータおよび前記不揮発
性メモリ部からの読出しデータとを比較し比較不一致検
出時には検出信号を送出する比較回路と、前記検出信号
により書込みデータと当該アドレスデータ信号を記憶す
るＦＩＦＯメモリと、このＦＩＦＯメモリに記憶された
データと外部制御信号により前記不揮発性メモリ部のワ
ードデータの消去，書込みおよび読出しを制御する制御
回路とを備えることを特徴とする不揮発性メモリ集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17725395A JPH0935470A (ja) | 1995-07-13 | 1995-07-13 | 不揮発性メモリ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17725395A JPH0935470A (ja) | 1995-07-13 | 1995-07-13 | 不揮発性メモリ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0935470A true JPH0935470A (ja) | 1997-02-07 |
Family
ID=16027849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17725395A Pending JPH0935470A (ja) | 1995-07-13 | 1995-07-13 | 不揮発性メモリ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0935470A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6223399A (ja) * | 1985-07-23 | 1987-01-31 | Mitsubishi Electric Corp | 車両用発電機の制御装置 |
| JPH03283093A (ja) * | 1990-03-29 | 1991-12-13 | Nec Corp | Ｅ↑２ｐｒ０ｍへの書込み回路 |
| JPH04105299A (ja) * | 1990-08-24 | 1992-04-07 | Nec Corp | マイクロ・コンピュータ |
-
1995
- 1995-07-13 JP JP17725395A patent/JPH0935470A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6223399A (ja) * | 1985-07-23 | 1987-01-31 | Mitsubishi Electric Corp | 車両用発電機の制御装置 |
| JPH03283093A (ja) * | 1990-03-29 | 1991-12-13 | Nec Corp | Ｅ↑２ｐｒ０ｍへの書込み回路 |
| JPH04105299A (ja) * | 1990-08-24 | 1992-04-07 | Nec Corp | マイクロ・コンピュータ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971118 |