JPS61123950A - メモリアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理システムのメモリ装置を初期設定等す
る場合のメモリアクセス制御方式に関する。

情報処理システムにおける、比較的小型の処理装置には
、処理単位を２バイト（１６ビツト）又はそれ以下にし
た構成が、しばしば用いられる。このような処理装置の
入出力データ単位も、通常は処理単位と同じ幅で構成さ
れる。

他方、処理装置等がアクセスするメモリ装置は、多数の
入出力装置のデータ転送にも対応できるだけの入出力速
度要求を満足させる等のために、ある程度広いデータ幅
をアクセス単位とする場合が。

あり、例えば４バイト以上をアクセス単位の１語とする
ものがしばしば見られる。

このような、例えば４バイト／語のメモリ装置を、上記
のような例えば２バイトを処理単位とする処理装置の、
いわゆる主記憶とする構成をとる場合には、両者の単位
デー１幅の相違から制御上に特別の考慮を要する。

〔従来の技術と発明が解決しようとする問題点〕第２図
は情報処理システムの構成の一例を示すブロック図であ
る。

メモリ装置１には、メモリバス２によって、処理装置３
及びメモリアクセス制御装置（以下においてＤＭＡＣと
いう）４が接続される。

メモリ装置ｌはデータ４バイトをアクセス単位として読
み／書きする構成とし、それに対応してメモリバス２も
４バイトのデータ及び誤り訂正符号情報を並列に転送す
るバス幅を有する。

第４図は処理装置３の一構成例を示すブロック図である
。

処理装置３の本体部４０の入出力データ幅が２バイトで
あるので、本体部４０はメモリアクセス制御回路５を介
してメモリ装置１にアクセスするように構成される。

処理装置３のデータ読み出しアクセス要求において、メ
モリアクセス制御回路５は転送制御回路５６から記憶ア
ドレス及び読み出し要求をメモリバス２の制御線１２に
送出して、メモリ装置１から１語の４バイトデータを読
み出す。

読み出した４バイトのデータをメモリバス２から受信し
てバッファ５１に保持し、本体部４０の要求する半語（
２バイト）を選択回路５３によって選択して本体部４０
に転送する。

データ書き込みアクセスの要求においては、まずバッフ
ァ５１にメモリ装置１から４バイトデータを読み出して
保持し、本体部４０から出力する２バイトと、バッファ
５１に保持している４バイトデータのうちの更新されな
い半語とを、選択回路５４によって結合して１語を構成
し、メモリ装置１へ書き込む。

又、メモリアクセス制御回路５は上記処理の過程におい
て、誤り訂正／検出回路５２及び誤り訂正符号発生回路
５５によって、メモリ装置１に読み／書きするデータに
ついて誤り訂正符号による誤り検出／訂正及び符号発生
処理を行う。

もし訂正できない誤りが検出された場合には、処理を中
断し、そのデータを保存して適当な障害処理にまかせる
。

ＤＭＡＣ４は２バイト幅のデータバス６１及びアドレス
制御線６．２からなる制御バス６によって処理装置３か
ら受信する指令情報に従って、■０バス７により接続さ
れる入出力装置８．９等とメモリ装置１との間のデータ
転送を処理する。

入出力装置８．９等とＤＭＡＣ４との間の１転送のデー
タ幅は、各入出力装置の構成により、例えばｌ、２又は
４バイトの何れかを選択する。

第３図はＤＭＡＣ４の構成の詳細を示すブロック図であ
る。

ＤＭＡＣ４は、制御バス６による処理装置３からの要求
又は要求線１０による入出力装置８．９等からの要求を
要求受付回路１１に受信する。

処理装置３の要求を受信すると、制御バス６で転送され
る情報を指令として受信し、メモリ装置１の記憶アドレ
ス、転送バイト数、読み／書き種別、入出力装置との転
送バイト幅等を指令レジスタ２５に格納し、それらの情
報に従って転送処理を開始する。

入出力装置８．９等へメモリ装置１からデータを転送す
る処理（読み出し処理）の場合には、読み出し要求及び
指令レジスタ２５に保持する記憶アドレスをメモリバス
２の制御線１２により記憶装置１へ転送することにより
、読み出したデータ及び誤り訂正符号を、メモリバス２
のデータ線１３を経て、バッファ１４に受は取る。

バッファ１４の情報は誤り検出／訂正回路１５によって
検査され、要すれば訂正されて、正常データがバッファ
１６に設定され、指令レジスタ２５の指定に従って、選
択回路１７によって１．２又は４バイトづつ選択して、
転送制御回路２４の制御のもとに１０バスのデータ線１
８へ送出される。

もし誤り検出／訂正回路１５で訂正不能の誤りが検出さ
れた場合には、処理を中断して適当な障害処理が開始さ
れる。

入出力装置８．９等からメモリ装置ｌへのデータ転送（
書き込み）処理の場合には、該入出力装置から要求線１
０に要求信号を送出し、この信号を要求受付回路１１で
受は付けると、転送制御回路２４から応答線１９に受は
付けたことを表示するので、その入出力装置８．９等か
らデータ線１日にデータを送出する。

その場合の１転送データは指令レジスタ２５に保持する
指令情報に指定されている１、２又は４バイトであるの
で、転送制御回路２４の制御のもとに、これを選択回路
２０を通して、バッファ２１の該当するバイト位置に格
納する。　゛ データ転送単位が４バイトの場合には、バッファ２１の
データを、選択回路２２を経てそのま〜誤り訂正符号発
生回路２３に通し、誤り訂正符号を付加したデータをメ
モリバス２のデータ！１３に送出する。同時に制ｍｍ１
２に書き込み要求及び記憶アドレスを送出することによ
り、メモリ装置１でデータの書き込みが実行される。指
令レジスタ２５に保持する記憶アドレスは、その後火の
アドレスに更新される。

データ転送単位が１又は２バイトの入出力装置の場合に
は、バッファ２１の適当するバイト位置にデータを受信
すると共に、バッファ１４にメモリ装置１からデータを
読み出して、誤り検出／訂正回路１５を通した後、バッ
ファ２１の受信データと、誤り検出／訂正回路１５の出
力のうち、更新されないバイトとを、選択回路２２を通
して結合して４バイトの１語を構成し、このデータを前
記のようにしてメモリ装置１へ書き込む。

前記の構成において、電源投入直後等のメモリ装置１の
初期設定を処理装置３から初期設定用データを書き込む
方式で行う場合には、通常の書き込み手段によると、メ
モリ装置１からデータを読み出し、それと書き込みデー
タとを結合することになるので、そのための読み出しデ
ータの誤り検出／訂正処理において、しばしば訂正不能
の誤りを検出することが起こる。

これは、メモリ装置１の記憶内容が、電源投入直後にお
いては未制御の状態にあり、正常な誤り訂正符号を構成
することが保証されていないからである。

この対策として、例えばメモリアクセス制御回路５にお
いて４バイトの書き込みデータを構成し、メモリ装置１
に書き込みのみ行うようにする方式等が考えられるが、
メモリアクセス制御回路５に書き込み用バッファの追加
を要し、あるいは制御の複雑化を招くという問題があっ
た。

〔問題点を解決するための手段〕

前記の問題点は、一定語長のアクセス単位のメモリ装置
、該メモリ装置に接続され、該メモリ装置のアクセス単
位語長より短い語長で転送処理を行う処理装置、及び該
メモリ装置及び該処理装置に接続され、該処理装置の指
令によって、該メモリ装置と入出力装置との間のデータ
転送を制御するメモリアクセス制御装置を有する情報処
理システムにおいて、該メモリアクセス制御装置は上記
処理装置の特定の指令を受信した場合には、該処理装置
からデータを複数回受信し、該受信データを上記アクセ
ス単位に組み立ててから、上記メモリ装置へ書き込むよ
うにした本発明のメモリアクセス制御方式によって解決
される。

〔作用〕

前記説明のように、ＤＭＡＣ４にはデータ書き込み用の
バッファ２１を持っているので、この機能を初期設定に
利用するものとする。

即ち、特定の書き込み指令では、データを処理装置３か
ら２回受信してバッファ２１に４バイトを設定するよう
に構成する。その他の制御は４バイト転送の場合の書き
込みと同様の制御でよい。

以上により経済的に初期設定機能を構成することができ
る。

〔実施例〕

第１図は本発明一実施例ＤＭＡＣの構成を示すブロック
図である０図において、第３図の従来構成と同じ部分は
同一の符号で示す。

本発明により、ＤＭＡＣ４にはモードラッチ３０を設け
、特定の指令（これを初期設定指令とする）を処理装置
３から受信すると、例えば１ビツトのモードランチ３０
を初期設定モードに設定する。モードランチ３０が初期
設定モードに設定されていない状態（これを通常モード
とする）では、ＤＭＡＣ４の動作は従来と全（同じであ
る。

初期設定指令で指令レジスタ２５には、通常の書き込み
指令の場合と同様に、記憶アドレス、書き込みバイト数
、書き込み指定等が設定され、通常の書き込み処理と同
様にメモリ装置ｌへのデータ書き込みの制御に使用され
る。

処理装置３からの初期設定指令を要求受付回路１１が受
信すると、モードラッチ３０を初期設定モードに設定す
る。モードラッチ３０の初期設定モード出力は、切換回
路３１を切り換えて、制御バス６からの人力を切換回路
３１、選択回路２０を経てバッファ２１へ設定する経路
を構成する。

前記の通り、初期設定指令に伴う制御情報は、通常の書
き込み指令と同様に指令レジスタ２５に保持される。

続いて、処理装置３からは、メモリ装置１の初期設定デ
ータを制御バス６によって、２バイトづつ転送するので
、転送制御回路２４はこのデータをバッファ２１の上半
語部分と下半語部分とに交互に設定するように制御し、
バッファ２１の１語が満たされるごとに、入出力装置が
４バイト転送の場合の書き込みと同様に、バッファ２１
のデータをそのま＼誤り訂正符号発生回路２３に渡し、
誤り訂正符号を付加してメモリ装置１に書き込む。

このようにして、指令レジスタ２５に保持する指定の転
送バイト数の書き込みを終わると、モードラッチ３０を
通常モードにリセットして、初期設定指令の実行を終了
する。

なお、バッファ２１に設定された値は、初期設定時は常
に°０′なので、一度満たされたバッファ２１の内容を
、毎回新たに満たされたように制御して繰り返し使用す
るようにすれば、何度も転送する必要はなく、処理効率
を高めることができる。

以上の書き込み処理では、メモリ装置１からのデータ読
み出しは全く行わないので、書き込み前のメモリ装置ｌ
の内容の如何にかかわらず、処理を正常に進めることが
できる。

〔発明の効果〕

以上の説明から明らかなように本発明によれば、情報処
理システムのメモリ装置の初期設定を、処理単位データ
長がメモリ装置のアクセス単位より短い処理装置からデ
ータを書き込んで実行する場合に、そのための制御機能
を経済的に構成できるという著しい工業的効果がある。

更に、このような構成にすれば、特定の値を処理装置か
らＤＭＡＣ経由でメモリ装置に格納し、それを処理装置
が読み出して比較することによる、メモリ装置及びバス
等の試験も可能になる。

【図面の簡単な説明】

第１図は本発明一実施例構成のブロック図、第２図は情
報処理システムの一構成例を示す図、第３図は従来のＤ
ＭＡＣの一構成例ブロック図、第４図は処理装置の一構
成例ブロック図である。 図において、 ｌはメモリ装置　　　　２はメモリバス、３は処理装置
、　　　　４はＤＭＡＣ。 ５は、メモリアクセス制御回路、 ６は制御バス、　　　　　７はＩＯババス８．９は入出
力装置、　１１は要求受付回路、１４．１６．２１．２
３はバッファ、 １５は誤り検出／訂正回路、 １７．２０．２２は選択回路、 ２３は誤り訂正符号発生回路、 ２５は指令レジスタ、　　３０はモードラッチ、３１は
切換回路を示す。 代理人　弁理士　　検問　宏四部 第　１　図 −一一一−７−一一一ノ 第２　口 築３図 第　４　図

Claims (1)

【特許請求の範囲】
1. 一定語長のアクセス単位のメモリ装置、該メモリ装置に
   接続され、該メモリ装置のアクセス単位語長より短い語
   長で転送処理を行う処理装置、及び該メモリ装置及び該
   処理装置に接続され、該処理装置の指令によって、該メ
   モリ装置と入出力装置との間のデータ転送を制御するメ
   モリアクセス制御装置を有する情報処理システムにおい
   て、該メモリアクセス制御装置は上記処理装置の特定の
   指令を受信した場合には、該処理装置からデータを複数
   回受信し、該受信データを上記アクセス単位に組み立て
   てから、上記メモリ装置へ書き込むことを特徴とするメ
   モリアクセス制御方式。