JPH01185753A - 記憶装置 - Google Patents
記憶装置Info
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- JPH01185753A JPH01185753A JP63009498A JP949888A JPH01185753A JP H01185753 A JPH01185753 A JP H01185753A JP 63009498 A JP63009498 A JP 63009498A JP 949888 A JP949888 A JP 949888A JP H01185753 A JPH01185753 A JP H01185753A
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- 238000001514 detection method Methods 0.000 claims abstract description 5
- 239000011159 matrix material Substances 0.000 claims description 12
- 238000003745 diagnosis Methods 0.000 claims description 3
- 208000011580 syndromic disease Diseases 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、記憶装置に係わり、特に１ビットエラー訂正
／２ビットエラー検出機能を有し、診断時に誤り訂正コ
ードを用いて部分書込動作を可能とする記憶装置に関す
る。
／２ビットエラー検出機能を有し、診断時に誤り訂正コ
ードを用いて部分書込動作を可能とする記憶装置に関す
る。
この種の記憶装置は、誤り検出訂正（以下ＥＣＣと呼ぶ
。）機構により、１ビットエラーを訂正し、２ビブトエ
ラーを検出する能力を有している。
。）機構により、１ビットエラーを訂正し、２ビブトエ
ラーを検出する能力を有している。
すなわち、演算処理装置や入出力処理装置などの要求装
置からのデータの書き込み、読み出しおよび部分書き込
みは、メモリセルからデータとチェックビットを読み出
し、１ビットエラーがあるときは誤り訂正回路でこれを
訂正することにより実施していた。しかしながら、要求
装置から部分書き込みを行う場合、例え、ば必要なバイ
トだけを記憶装置に書き込もうとするときは、次のよう
な問題があった。すなわち、全バイトの書込動作以”前
に部分書き込みを行うと、データが部分的なので、２ビ
ットエラーが検出される。このように２ビットエラーが
検出されると、従来の記憶装置では以後の書込動作が禁
止され、したがって部分書込動作は実行されなかった。
置からのデータの書き込み、読み出しおよび部分書き込
みは、メモリセルからデータとチェックビットを読み出
し、１ビットエラーがあるときは誤り訂正回路でこれを
訂正することにより実施していた。しかしながら、要求
装置から部分書き込みを行う場合、例え、ば必要なバイ
トだけを記憶装置に書き込もうとするときは、次のよう
な問題があった。すなわち、全バイトの書込動作以”前
に部分書き込みを行うと、データが部分的なので、２ビ
ットエラーが検出される。このように２ビットエラーが
検出されると、従来の記憶装置では以後の書込動作が禁
止され、したがって部分書込動作は実行されなかった。
このように、従来の記憶装置では部分書込動作をいきな
り実施することができず、１度全バイトを書き込んだ後
でなけらばならないという問題があった。このため、シ
ステム立ち上げ時に余分な時間がかかるという欠点が生
じた。
り実施することができず、１度全バイトを書き込んだ後
でなけらばならないという問題があった。このため、シ
ステム立ち上げ時に余分な時間がかかるという欠点が生
じた。
そこで本発明の目的は、全バイトの書き込みを予め行わ
なくても部分書き込みが可能な記憶装置を提供すること
にある。
なくても部分書き込みが可能な記憶装置を提供すること
にある。
本発明の記憶装置は、要求装置からの書き込み、読み出
しおよび部分書き込み命令によりデータを書き込むメモ
リマトリックス回路と、このメモリマトリックス回路か
ら、上記命令の実行に際して読み出されたデータおよび
チェックビットに対し、１ビットエラーか２ビットエラ
ーかを検出し、訂正するエラー検出訂正回路と、診断時
の読出動作または部分書込動作に、際して、論理レベル
「１」にセットされて、誤り訂正コードに合わせた論理
レベル「０」またはＮＪのデータおよびチェックビット
を選択するモードレジスタと、上記メモリマトリックス
回路からのデータおよびチェックビットか上記モードレ
ジスタからの誤り訂正コードに合わせたデータ右よびチ
ェックビットかを選択するセレクタとを具備するもので
ある。
しおよび部分書き込み命令によりデータを書き込むメモ
リマトリックス回路と、このメモリマトリックス回路か
ら、上記命令の実行に際して読み出されたデータおよび
チェックビットに対し、１ビットエラーか２ビットエラ
ーかを検出し、訂正するエラー検出訂正回路と、診断時
の読出動作または部分書込動作に、際して、論理レベル
「１」にセットされて、誤り訂正コードに合わせた論理
レベル「０」またはＮＪのデータおよびチェックビット
を選択するモードレジスタと、上記メモリマトリックス
回路からのデータおよびチェックビットか上記モードレ
ジスタからの誤り訂正コードに合わせたデータ右よびチ
ェックビットかを選択するセレクタとを具備するもので
ある。
従って、本発明による記憶装置を用いると、ＥＣＣコー
ドに合わせたデータおよびチェックビットを選択するこ
とができ、全バイトの書込動作を行わずに、部分書込動
作をにきなり実行することができる。
ドに合わせたデータおよびチェックビットを選択するこ
とができ、全バイトの書込動作を行わずに、部分書込動
作をにきなり実行することができる。
以下実施例につき本発明の詳細な説明する。
第１図は本実施例の記°憶装置を示すブロック図である
。
。
入出力装置などの図示しない要求装置から書込命令があ
ると、メモリマトリックス回路１１からデータおよびチ
ェックビット１２が読み出される。
ると、メモリマトリックス回路１１からデータおよびチ
ェックビット１２が読み出される。
読み出されたデータおよびチェックビット１２は、セレ
クタ１３およびレジスタ１４を介し、続出データ１５と
してシンドローム生成回路１６に送出される。ここで、
１ビプトエラーまたは２ビットエラーが検出される。１
ビフトエラーのときは、デコーダ１８、訂正回路１９に
より訂正されて訂正データ２０になる。このようにして
、読み出されたデータおよびチェックビット１２に誤り
がないか、または訂正されると、レジスタ２２を介して
、再書込データ２６としてセレクタ２７に転送される。
クタ１３およびレジスタ１４を介し、続出データ１５と
してシンドローム生成回路１６に送出される。ここで、
１ビプトエラーまたは２ビットエラーが検出される。１
ビフトエラーのときは、デコーダ１８、訂正回路１９に
より訂正されて訂正データ２０になる。このようにして
、読み出されたデータおよびチェックビット１２に誤り
がないか、または訂正されると、レジスタ２２を介して
、再書込データ２６としてセレクタ２７に転送される。
セレクタ２７は、この再書込データ２６を、図示しない
要求装置から書込データ３０としてレジスタ３１を介し
て与えられた要求装置からのデータ３３とマージする。
要求装置から書込データ３０としてレジスタ３１を介し
て与えられた要求装置からのデータ３３とマージする。
このようにしてマージされたデータ３５はチェックビッ
ト発生回路３６で発生されたチェックビット３７と共に
書込データとしてメモリマトリックス回路１１に書き込
まれる。一方、２ビフトエラーのときは、上記とは異な
り、以後の動作は禁止され、その旨が禁止信号４０とし
て図示しない要求装置に報告される。このように、部分
書込動作が、全バイト書込動作以前に実施されると、２
ビットエラーが検出され、その動作は実行されない。
ト発生回路３６で発生されたチェックビット３７と共に
書込データとしてメモリマトリックス回路１１に書き込
まれる。一方、２ビフトエラーのときは、上記とは異な
り、以後の動作は禁止され、その旨が禁止信号４０とし
て図示しない要求装置に報告される。このように、部分
書込動作が、全バイト書込動作以前に実施されると、２
ビットエラーが検出され、その動作は実行されない。
そこで、部分書込動作を全バイト書込動作以前でも実行
できるようにするため、次のように工夫する。すなわち
、モードレジスタ４３を設けてセレクタ１３に接続する
。モードレジスタ４３を論理「１」にセットすると、こ
れは、信号線４５から後述するＥＣＣコードに合わせた
データとチェックビットを選択する。セレクタ１３は、
メモリマトリックス回路１１からのデータおよびチェッ
クビット１２か、またはモードレジスタ４３からの上記
ＥＣＣコードに合わせたデータおよびチェックビット４
６かを選択するように作用するが、現在の場合は後者を
選択する。このように、部分書込に際しては、そ−、ド
レジスタ４３とセレクタ１３を用いて、ＥＣＣコードに
合わせたデータおよびチェックビット４６をシンドロー
ム生成回路１６に送出するようにすれば、ハード障害が
ない限りエラーは検出されず、部分書込動作が可能にな
る。その後、このデータおよびチェックビット４６は、
レジスタ２２を介して再書込データ４８としてセレクタ
２７に送出される。そして、セレクタ２７は、図示しな
い要求装置からの書込データ３３とこのレジスタ２２か
らの再書込データ４８とをマージする。マージされたデ
ータ４９はチェックビット発生回路３からのチェックビ
ットと共にメモリマトリックス回路１１に書き込まれる
。
できるようにするため、次のように工夫する。すなわち
、モードレジスタ４３を設けてセレクタ１３に接続する
。モードレジスタ４３を論理「１」にセットすると、こ
れは、信号線４５から後述するＥＣＣコードに合わせた
データとチェックビットを選択する。セレクタ１３は、
メモリマトリックス回路１１からのデータおよびチェッ
クビット１２か、またはモードレジスタ４３からの上記
ＥＣＣコードに合わせたデータおよびチェックビット４
６かを選択するように作用するが、現在の場合は後者を
選択する。このように、部分書込に際しては、そ−、ド
レジスタ４３とセレクタ１３を用いて、ＥＣＣコードに
合わせたデータおよびチェックビット４６をシンドロー
ム生成回路１６に送出するようにすれば、ハード障害が
ない限りエラーは検出されず、部分書込動作が可能にな
る。その後、このデータおよびチェックビット４６は、
レジスタ２２を介して再書込データ４８としてセレクタ
２７に送出される。そして、セレクタ２７は、図示しな
い要求装置からの書込データ３３とこのレジスタ２２か
らの再書込データ４８とをマージする。マージされたデ
ータ４９はチェックビット発生回路３からのチェックビ
ットと共にメモリマトリックス回路１１に書き込まれる
。
ここで、第２図をみると、上記のセレクタ１３にＥＣＣ
コードに合わせたデータおよびチエツクヒツト４６を送
るときに用いられるＥＣＣコードの一例が示しである。
コードに合わせたデータおよびチエツクヒツト４６を送
るときに用いられるＥＣＣコードの一例が示しである。
この例では、データ４９はｄｌ ・・・・・・ｄ３２の
配列で構成される。このデータ４９は、第１バイト５２
（データｄ１・・・・・・ｄ・ ）、第２バイト５３（
データｄ、・・・・・・ｄｌ）、第３バイト５４（デー
タａ＋ｔ・・・・・・ｄ２４）、第４バイト５５（ｄｚ
ｓ・・・・・・ｄ３りの４バイトからなる。また、それ
ぞれのバイトはす、・・・・・・ｂｓ のビット５７で
構成される。本実施例で用いるシンドローム６０はｓ＋
”−ｓ＠で構成され、図示のような１，０のパターンを
有する（Ｏは略しである）。チェックビット６２はＣ３
〜ｃ１ で構成され、シンドローム６０のＳ＋ ”％Ｓ
、にそれぞれ対応している。このように、シンドローム
６０が与えられ、データ４９のｄｌ・・・・・・ｄ３２
が与えられれば、チエツクヒツト６２のＣ３〜ｃ７ を
具体的に求めることができる。例えば、簡単のため、デ
ータ４９（ｄ。
配列で構成される。このデータ４９は、第１バイト５２
（データｄ１・・・・・・ｄ・ ）、第２バイト５３（
データｄ、・・・・・・ｄｌ）、第３バイト５４（デー
タａ＋ｔ・・・・・・ｄ２４）、第４バイト５５（ｄｚ
ｓ・・・・・・ｄ３りの４バイトからなる。また、それ
ぞれのバイトはす、・・・・・・ｂｓ のビット５７で
構成される。本実施例で用いるシンドローム６０はｓ＋
”−ｓ＠で構成され、図示のような１，０のパターンを
有する（Ｏは略しである）。チェックビット６２はＣ３
〜ｃ１ で構成され、シンドローム６０のＳ＋ ”％Ｓ
、にそれぞれ対応している。このように、シンドローム
６０が与えられ、データ４９のｄｌ・・・・・・ｄ３２
が与えられれば、チエツクヒツト６２のＣ３〜ｃ７ を
具体的に求めることができる。例えば、簡単のため、デ
ータ４９（ｄ。
・・・・・・ｄ３２）を全て論理Ｏとすると、次に説明
するようにチェックビット６２（ｃ、 〜Ｃｔ ）も論
理Ｏとなる。つまり、すでに与えた説明でモードレジス
タ４３はＥＣＣコードに合わせたデータおよびチェック
ビットとして、全て論理０のデータ４９（ｄｌ・・・・
・・ｄ３２）と、同様に全て論理０のチエツクヒツト６
２ （ｃ、 −ｃ、 ）を選択することになる。
するようにチェックビット６２（ｃ、 〜Ｃｔ ）も論
理Ｏとなる。つまり、すでに与えた説明でモードレジス
タ４３はＥＣＣコードに合わせたデータおよびチェック
ビットとして、全て論理０のデータ４９（ｄｌ・・・・
・・ｄ３２）と、同様に全て論理０のチエツクヒツト６
２ （ｃ、 −ｃ、 ）を選択することになる。
ここで、ＥＣＣコードのシンドロームが与えられたとき
のチェックビットの求め方を簡単に説明しておく。
のチェックビットの求め方を簡単に説明しておく。
一般に、パリティチエツクにおいて、データ（情報）ビ
ット数に１チエツクビツト数をｍとする。データビット
とチェックビットを含む符号語ｌｕ ＝ （ｘ＋、 ｘ
、＋・・・＋＋） （ｋ、 ） （ｋ＋＋、−−）
（ｎ ）（但し、ｎ＝に＋ｍ）の満たすべきパリティチ
エツク方程式は ・・・・・・（１） となる。係数ｈｉｊ（ｉ＝ｌ、・・・・・・、ｍ、ｊ＝
ｌ、・・・・・・、ｎ）は全て０か１で、行列の形で表
わした・・・・・・ （２） はパリティチエツク行列と呼ばれる、初めの方式を行列
で書き直すと、 ｗｌＨ” ＝ （０、０、”・・０ ） ＝ ０・・・
・・・（３） となる（ＩＨ” はＩＨの転置行列）。ここで、第１要
素だけｌであるような誤りベクトルｃ１に対するシンド
ロームｓ′１は Ｓ′ｌ” （ｈｌｌ＋ ｈ２１．・・・・・・、ｈ、
）・・・・・・（４） として与えられる。ここでｌを１から３９まで変えれば
、現在の場合のシンドロームパターンが得られる。すな
わち、（１）式で、ｋ＝３２、ｍ＝７とすると ・・・・・・ （５） となる。（５）式のそれぞれの方程式のｈの配列に第２
図のシンドローム６０のＳ、 ４Ｓ、のそれぞれの１．
０の値を対応させると、 Ｘｌ ＋−−＋ Ｘ＋＠＋ Ｘ３３＝ Ｏｘ１ ＋
・・・・・・＋Ｘ３４＋ Ｘ３２＝ ０Ｘｌｆｆ＋・・
・・・・ Ｘｆｆ２＋Ｘ３！＝０・・・・・・（６） となる。
ット数に１チエツクビツト数をｍとする。データビット
とチェックビットを含む符号語ｌｕ ＝ （ｘ＋、 ｘ
、＋・・・＋＋） （ｋ、 ） （ｋ＋＋、−−）
（ｎ ）（但し、ｎ＝に＋ｍ）の満たすべきパリティチ
エツク方程式は ・・・・・・（１） となる。係数ｈｉｊ（ｉ＝ｌ、・・・・・・、ｍ、ｊ＝
ｌ、・・・・・・、ｎ）は全て０か１で、行列の形で表
わした・・・・・・ （２） はパリティチエツク行列と呼ばれる、初めの方式を行列
で書き直すと、 ｗｌＨ” ＝ （０、０、”・・０ ） ＝ ０・・・
・・・（３） となる（ＩＨ” はＩＨの転置行列）。ここで、第１要
素だけｌであるような誤りベクトルｃ１に対するシンド
ロームｓ′１は Ｓ′ｌ” （ｈｌｌ＋ ｈ２１．・・・・・・、ｈ、
）・・・・・・（４） として与えられる。ここでｌを１から３９まで変えれば
、現在の場合のシンドロームパターンが得られる。すな
わち、（１）式で、ｋ＝３２、ｍ＝７とすると ・・・・・・ （５） となる。（５）式のそれぞれの方程式のｈの配列に第２
図のシンドローム６０のＳ、 ４Ｓ、のそれぞれの１．
０の値を対応させると、 Ｘｌ ＋−−＋ Ｘ＋＠＋ Ｘ３３＝ Ｏｘ１ ＋
・・・・・・＋Ｘ３４＋ Ｘ３２＝ ０Ｘｌｆｆ＋・・
・・・・ Ｘｆｆ２＋Ｘ３！＝０・・・・・・（６） となる。
ＸＩ”””Ｘ３２データ４９のａｔ−ｄｓｓに、Ｘ３３
〜ＸＳＳはチェックビット６２０Ｃ，％Ｔ（ｔ に対応
している。これからデータ値を具体的に代入すればチェ
ックビットが求まる。部分バイトに対しても、同様にチ
ェックビットが求まるのはもちろんである。
〜ＸＳＳはチェックビット６２０Ｃ，％Ｔ（ｔ に対応
している。これからデータ値を具体的に代入すればチェ
ックビットが求まる。部分バイトに対しても、同様にチ
ェックビットが求まるのはもちろんである。
このように、本発明の記憶装置は、モードレジスタをセ
ットして、ＥＣＣコードに合わせたデータおよびチェッ
クビットを選択することにより、全バイトの書込動作を
行わずに、初めから部分書込動作を実施することができ
る。このため、システム立ち上げ時などにおける実行時
間を短縮できる効果がある。また、読出動作時にも、モ
ードレジスタをセットすることにより、シンドローム生
成回路のチエツクができる効果がある。
ットして、ＥＣＣコードに合わせたデータおよびチェッ
クビットを選択することにより、全バイトの書込動作を
行わずに、初めから部分書込動作を実施することができ
る。このため、システム立ち上げ時などにおける実行時
間を短縮できる効果がある。また、読出動作時にも、モ
ードレジスタをセットすることにより、シンドローム生
成回路のチエツクができる効果がある。
第１図は本発明による記憶装置の一実施例を示すブロッ
ク図、第２図はこの実施例に用いられるＥＣＣコードの
一例を示す図である。 １１・・・・・・メモリマトリックス回路、１３・・・
・・・セレクタ、 １９・・・・・・訂正回路、 ４３・・・・・・モードレジスタ。 出願人 日本電気株式会社 代理人 弁理士 山内梅雄
ク図、第２図はこの実施例に用いられるＥＣＣコードの
一例を示す図である。 １１・・・・・・メモリマトリックス回路、１３・・・
・・・セレクタ、 １９・・・・・・訂正回路、 ４３・・・・・・モードレジスタ。 出願人 日本電気株式会社 代理人 弁理士 山内梅雄
Claims (1)
- 【特許請求の範囲】 要求装置からの書き込み、読み出しおよび部分書込命
令によりデータを書き込み、読み出すメモリマトリック
ス回路と、 このメモリマトリックス回路から、前記命令の実行に際
して読み出されたデータおよびチェックビットに対し、
１ビットエラーか２ビットエラーかを検出し、訂正する
エラー検出訂正回路と、診断時の読出動作または部分書
込動作に際して、論理レベル「１」にセットされて、誤
り訂正コードに合わせた論理レベル「０」または「１」
のデータおよびチェックビットを選択するモードレジス
タと、 前記メモリマトリックス回路からのデータおよびチェッ
クビットが、前記モードレジスタからの誤り訂正コード
に合わせたデータおよびチェックビットかを選択するセ
レクタ とを具備することを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63009498A JP2518333B2 (ja) | 1988-01-21 | 1988-01-21 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63009498A JP2518333B2 (ja) | 1988-01-21 | 1988-01-21 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01185753A true JPH01185753A (ja) | 1989-07-25 |
| JP2518333B2 JP2518333B2 (ja) | 1996-07-24 |
Family
ID=11721900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63009498A Expired - Fee Related JP2518333B2 (ja) | 1988-01-21 | 1988-01-21 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2518333B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008155850A1 (ja) | 2007-06-20 | 2008-12-24 | Fujitsu Limited | キャッシュ制御装置、キャッシュ制御方法およびキャッシュ制御プログラム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6190241A (ja) * | 1984-10-08 | 1986-05-08 | Nec Corp | 読出し制御回路 |
| JPS61123950A (ja) * | 1984-11-07 | 1986-06-11 | Fujitsu Ltd | メモリアクセス制御方式 |
| JPS62187350U (ja) * | 1986-05-16 | 1987-11-28 |
-
1988
- 1988-01-21 JP JP63009498A patent/JP2518333B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6190241A (ja) * | 1984-10-08 | 1986-05-08 | Nec Corp | 読出し制御回路 |
| JPS61123950A (ja) * | 1984-11-07 | 1986-06-11 | Fujitsu Ltd | メモリアクセス制御方式 |
| JPS62187350U (ja) * | 1986-05-16 | 1987-11-28 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008155850A1 (ja) | 2007-06-20 | 2008-12-24 | Fujitsu Limited | キャッシュ制御装置、キャッシュ制御方法およびキャッシュ制御プログラム |
| US8533565B2 (en) | 2007-06-20 | 2013-09-10 | Fujitsu Limited | Cache controller and cache controlling method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2518333B2 (ja) | 1996-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |