JPS60231248A

JPS60231248A - 共有メモリ装置

Info

Publication number: JPS60231248A
Application number: JP59088972A
Authority: JP
Inventors: Susumu Yoshino; 進吉野
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1984-05-02
Filing date: 1984-05-02
Publication date: 1985-11-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は情報処理装置に関連し、特に複数の情報処理装
置が共有する共有メモリ装置に関する。

〔従来技術〕

従来、複数個の情報処理装置のそれぞれが共有するメモ
リ装置と結合されたときの構成は次のようである。すな
わち、第１図に示すごとく第１および第２の情報処理装
置１０および２０は、それぞれ中央処理装置１１と記憶
装置１２とが信号線１４によ多結合されるか、中央処理
装置２１と記憶装置２２とが信号線２４によ多結合され
て構成されている。それぞれの情報処理装置１０および
２０はそれぞれ共有メモリ装置１３および２３に各記憶
装置１２および２２に記憶された内容の写しを信号線１
５および２５を介して記憶する。一方の情報処理装置１
０または２０が故障した場合には、他方の情報処理装置
が共有メモリ装置１３または２３から信号線２６または
１６を介してその記憶内容を読出して情報処理装置１０
または２０の他方において情報処理を行なっている。

ところが、このような共有メモリ装置だと、情報処理装
置１０または２０から共有メモリ装置１３または２３へ
の情報転送中に一方の情報処理装置が故障すると、当該
情報処理装置だけでなく、共有メモリ装置内の記憶内容
も不良となってしま方の情報処理装置を動作させること
ができなくなるという欠点がある。

〔発明の目的〕

本発明の目的は、上述の欠点を解決することができる共
有メモリ装置を提供することにある。

〔発明の構成〕

本発明に係る共有メモリ装置は、一連のブロックワード
単位でアドレスおよび書込み情報を記憶するバッファメ
モリと、バッファメモリ出力でおるアドレスヘバッファ
メモリ出力である書込み情報を記憶する記憶装置と、前
記バッファメモリのアドレスを順に発生させて一連のブ
ロックワード単位でバッファメモリにアドレスおよび書
込み情報を書込み、ブロックワード単位でのバッファメ
モリへの書込み終了後、バックアメモリからこのブロッ
クワードのアドレスおよび書込み情報を読出し、当該記
憶装置のアドレスに書込み、かつ前記記憶装置の指定さ
れたアドレスから読出す書込み読出し制御手段と、前記
書込み読出し制御手段によシバラフアメモリへブロック
ワードの書込みまたはバックアメモリから読出しを行水
う際に誤りが発生すると前記記憶装置への書込みを禁止
する誤り検出手段と、任意のアドレスを設定できる診断
モードアドレス保持手段と、診断モード時、該診断モー
ドアドレス保持手段の内容と記憶装置への書込みアドレ
ス情報を比較し、比較結果を出力する比較手段と、比較
結果に応じて書込みアドレス情報の任意のビットを反転
させうる反転手段とを備えて構成したものである。

（実施例〕まず、本発明の原理について、第２図を参照して説明す
る。第２図を参照すると情報処理装置１０および２０は
、それぞれ中央処理装置１１と記憶装置１２とが信号線
１４で接続されるか、中＋Ｉ＋Ｉ＋＋１つ壮偲０１　し
備−嬉此魯りつｔ慇層品幼−２Ａず接続されるかして構
成され、情報処理装置１０および２０はそれぞれ信号線
１５および２５を介してバックアメモリ１３′および２
３′に接続されている。各情報処理装置の当該記憶装置
の記憶内容は、信号線１５および２５、バッファメモリ
１３′および２３′を介して共有メモリ装置１３および
２３に記憶され、共有メモリ装置１３および２３の出力
情報はそれぞれ信号線２６および１６を介して情報処理
装置２０および１０に与えられる。

すなわち、情報処理装置１０および２０のそれぞれの記
憶装置１１および２２の記憶内容は、それぞれ信号線１
５および２５を介してバッファメモリ１３′および２３
′に一旦ブロックワード単位で一時的に記憶されたあと
で、それぞれ共有メモリ装置１３および２３に写しが記
憶される。したがって、ブロックワード転送中の不良情
報は共有メモリ装置１３および２３に写しの記憶がなさ
れ力いよう圧することが可能であり、ブロックワード転
送中のこの種障害に対しては、他方の情報処理装置１０
または２０から共有メモリ装置２３または１３を信号線
１６または２６から読出して、処理を行なえばよく、ブ
ロックアドレス転送中の情報処理装置１０または２０の
故障を他の情報処理装置が代って処理することができる
。

次にバックアメモリ１３′と共有メモリ装置１３または
バッファメモリ２３′と共有メモリ装置２３からなる共
有メモリ装置についてよシ詳細に第３図を用いて説明す
る。

第３図を参照すると、本発明の一実施例は、第１の起動
信号１１０、第２の起動信号１１１、終了信号１１２、
診断モード信号１４０、一致信号１２６および誤シ検出
信号１３０を入力とし第１のカウンタ制御信号１２０第
２のカウンタ制御信号１２１１第１の制御信号１２２、
第２の制御信号１２３、応答信号１１７、誤り信号１１
８、診断制御信号１４１を出力とする制御回路１０１、
第１のカウンタ制御信号１２０を入力としｉｆのカウン
タ出力１２４を出方とする第１のカウンタ１ｏ２、第２
のカウンタ制御信号１２１を入力とし第２のカウンタ出
力１２５を出力とする＠２のカウンタ１０３、第１のカ
ウンタ出力１２４および第２のカウンタ出力１２５を入
力とし一致信号１２６を出力とする比較回路１ｏ４、パ
リティビットを含む第１のアドレス１１３、診断制御信
号１４１およびアドレス１１３を入力とし診断アドレス
１４５を出力する診断アドレス保持手段１４２、診断ア
ドレス１４５及びアドレス１１３を入力とし第２の一致
信号を出力する第２の比較手段１４３、第２の一致信号
１４６、アドレス１１３を入力とし、反転したアドレス
１４７を出力する反転手段１４４、書込み情報１１４、
第１の制御信号１２２および第１のカウンタ出力１２４
を入力としパリティを含む第１のアドレス１２７および
書込み情報１２８を出力とするバッファメモリ１０５、
第２の制御信号１２３、第１のアドレス１２７および第
２のアドレス１１５を入力とし記憶装置アドレス１２９
を出方する切替え回路１０６、パリティを含む竺ｌのア
ドレス１１３の反転したアドレス１４７および１２７、
およびパリティを含む書込み情報１１４および１２８を
入力としこれらのいずれかにパリティの誤シがあると誤
シ検出信号１３０を出力する誤シ検出回路１ｏ７、第２
の制御信号１２３、記憶装置アドレス１２９および書込
み情報１２８を入力とし、読出し情報１１６を出力とす
る記憶装置１０８から構成されている。ここで、バッフ
ァメモリ１０５は、例えば１ｏ２４ワードのアドレスを
有し、第１のカウンタ出力１２４である１０ビツトによ
りそれらのアドレスは指定でき、アドレス１１３および
１２７は２４ビツト構成で１６メガワードまで指定でき
、１バイト、８ビツト毎にパリティビットを有し、書込
み情報１１４および１２８は３２ビツト構成で１バイト
、すなわち８ビツト毎にパリティビットを有する。した
がって、書込み情報は１ワード毎に合計で６３ピツト記
憶可能でらる。一方、記憶装置１０８は、例えば書込み
情報１２８を記憶するためにパリティビットを含み４バ
イト１ワード毎に３６ビツトの記憶が可能であシ、第２
のアドレス１１５にょ）最大２４ピツト、すなわち１６
メガワードまで記憶可能と考えてもよい。

次に本発明の一実施例につき、第３図を用いて次の動作
を説明す匂。

先ず第１の起動信号１１０％第１のアドレス１１３、お
よび書込み情報１１４が与えられると、制御回路１０１
　＃ま先ず第１および第２のカウンタ制御信号１２０お
よび１２１並びに第１の制御信号１２２を発し、信号１
２０および１２１は第１および第２のカウンタ１２４お
よび１．２５に与えられ、信号１２２は第１のカウンタ
出力１２４の指定するバッファメモリ１０５に与えられ
る。反転手段１４４を通過したパリティビットを含む第
ｊのアドレス１１３および書込み情報１１４は誤シ検出
回路１０７　において誤シ検出信号１３０によりパリテ
ィチェック誤シ検出がなされなければメモリ１０５に書
込まれる。同様にして、第１の起動信号１１０、第１の
アドレス１１３および書込み情報１１４が連続して与え
られると、第１および第２のカウンタ１０２および１０
３の値が１ずつ増加されて、第１のカウンタ出力１２４
がバッファメモリ１０５のアドレスとして与えられる。

第１アドレス１１３および書込み情報１１４にパリティ
誤シが検出されなければ、最大１０２４　ワードのブロ
ックまで、バッファメモリ１０５に記憶される。次いで
終了信号１１２が与えられると、第１のカウンタ制御信
号１２０によシ第１のカウンタ１０２の値は初期値に戻
る。一方第２のカウンタ１０３の値はその最大値を保持
したままとなる。さらに第１の制御信号１２０に応答し
てバックアメモリ１０５に対スる第１のカウンタ出力１
２４が出力される。この出力で指定されたアドレスから
パリティを含む第１のアドレス１２７および書込み情報
１２８が読出され、誤り検出回路１０７でこれらのパリ
ティチェック検査れば、第２の制御信号１２３が切替え
回路１０６および記憶装置１０８に寿えられる。この第
２の制御信号１２３に応答して、第１のアドレス１２７
が記憶装置アドレス１２９として出力され、記憶装置の
当該アドレスに書込み情報１２８が書込まれる。さらＫ
。

第１のカウンタ制御信号１２０は第１のカウンタ１０２
を１つ増加させ、上述の動作と同様にしてバッファメモ
ＩＪ　１０５の記憶内容を読出して誤り検出回路１０７
でパリティ誤シが検出されなければ、順次記憶装置１０
８の該当するアドレスに書込む。もし第１のカウンタ出
力１２４と第２のカウンタ出力１２５とが一致すると、
比較回路１０４から一致信号１２６が出力されて、バッ
ファメモリ１０５から記憶装置１０８への一連のワード
ブロック転送が終了する。ところで、バッファメモリ１
０５またはバッファメモリ１０５から記憶装置１０８へ
の書込み時に、誤り検出回路１０７において、第１のア
ドレス１１３および１２７、書込み情報１１４および１
２８に誤シが検出されると、誤り検出信号１３０が誤シ
を報告し、制御回路１０１は誤り信号１１８を出力し、
記憶装置１０８への書込み動作を抑止する。

さらに、第２の起動信号１１１とともに供給された第２
のアドレス１１５に応答して、第２の制御信号１２３が
切替回路１０６に与えられ、第２のアドレス１１５が記
憶装置アドレス１２９として切替え回路１０６から出力
される。出力された第２のアドレス１１５によシ指定さ
れた記憶装置１０８のアドレスから記憶内容が読出され
情報１１６として出力されるときに、この読出し情報を
出力することを示す、応答信号１１７が制御回路１０１
から出力される。この動作を順次くりかえすことによシ
、共有メモリ装置内の正しい記憶内容を読出すことがで
きる。

さて、前記誤り検出信号１３０が誤シを報告すれば記憶
装置１０８への書込み動作を抑止するが、この動作を確
認するための診断動作の詳細な説明を行う。

１ず、診断モード信号１４０及び第１のアドレス１１３
が与えられると、制御回路１０１より診断制御信号１４
１が出力され、診断アドレス保持手段１４２に診断用の
アドレスとして、第１のアドレス１１３が保持される。

次に、先程説明したように第１の起動信号１１０、第１
のアドレス１１３および書込み情報１１４が与えられる
と、もし終了信号１１２が与えられるまで、即ちブロッ
クワード中に第１のアドレス１１３が１度も診断アドレ
ス１４５と一致しなければ、第２の一致信号１４６は出
力されずよって、反転手段１４４においても、第１のア
ドレス１１３は反転されずそして、誤シ検出信号１３０
も出力されず、従って反転手段１４４に至るまでに、第
１のアドレス１１３に誤シが発生していない限り、書込
み情報１１４はバッファメモリ１０５に書込捷れ更に記
憶装置１０８　Ｋも書込まれる。

本し、ブロックワード中に、第１のアドレス１１３が診
断アドレス１４５と一致すれば、第２の一致信号１４６
が出力され、反転手段１４４において、第１のアドレス
１１３は反転される。反転されたアドレス信号１４７は
誤り検出回路１０７でチェックされる。今反転させるピ
ットをパリティピットとすれば誤り検出回路１０７では
誤υ検出信号１３０を出力し、記憶装置１０８への書込
みを抑止する。

そこで、次に第２の起動信号１１１および１ブロツクワ
ード中に少なくとも１つ前記診断アドレス１４５と一致
する第２のアドレス信号１１５を与えると正しく前記書
込み抑止機能が働いていれば、第２のアドレス１１５よ
り指定された記憶装置１０８のアドレスからは診断動作
での書込み情報と異なる情報が読み出されるはずである
。このことを利用して前記各手段を用いてアドレスに誤
りがあるときの記憶装置１０８への書込み抑止機能を確
認することができる。

以上の説明では、バッファメモリ５へ書込ム第アメモリ
から読出される第１のアドレス１２７および書込み情報
１２８にはいずれもパリティが付加されているとしたが
、誤シ訂正符号を用いて、誤り訂正不可能な場合にのみ
記憶装置１０８へ書込まないようにしてもよい。なお、
バッファメモリ１０５への書込み時に第１のアドレス１
１３または書込み情報１１４に誤りがある場合には、記
憶装置１０８への当該ブロックワードの転送が行なわれ
ないので、記憶装置１０８の記憶内容は正しい内容であ
シ、またバッファメモリ１０５から読出し時において第
１のアドレス１２７又は書込み情報１２８に誤シがある
場合には、当該共有メモリ装置が不良であるとみなし、
この共有メモリ装置の修復を行なった後に使用する。ま
たは、さらに共有メモリ装置の２重化を行なって、正常
な共有メモリ装置を使用するようにしてもよい。

（発明の効果）本発明にａｂバッファメモリと記憶装置とを含む共有メ
モリ装置において（Ｊ一連のワードブロックに対しアド
レス及び書込み情報を記憶するバッファメモリへの書込
み時に誤シ検出を行ない、１誤シがあれば、記憶装置へ
の書込みを抑止することによシ、記憶されている内容の
信頼度の非當に高い共有メモリ装置を提供できる効果が
ある。

【図面の簡単な説明】

第１図は従来技術を示す図、第２図は本発明の原理を示
す図、第３図は本発明の一実施例を示す回路図である。第１図から第３図において、１０．２０・・・情報処理装置　１１．２１・・・中央
処理装置１２．２２・・・記憶装置　１３．２３・・・
共有メモリ装置１４．２４，１５，２５，１６．２６・
・・信号線１３’、２３’・・・バッファメモリ　１０
１・・・制御回路１０２・・・第１のカウンタ　１０３
・・・第２のカウンタ１凸Ａ　、、、　１４／助Ｈ鯰　
１０ζ　０．・）（・ソファＪ革１１０６・・・切替え
回路　１０７・・・誤シ検出回路１０８・・・記憶装置
　１１０・・・第１の起動信号１１１・・・第２の起動
信号　１１２・・・終了信号１１３．１２７・・・第１
のアドレス１１４．１２８・・・書込み情報　１１５山第２のアド
レス１１６・・・読出し情報　１１７・・・応答信号１
１８・・・誤り信号　１２０・・・第１のカウンタ制ｍ
信号１２１・・・第２のカウンタ制御信号１２２・・・第１の制御信号　１２３・・・第２の制御
信号１２４・・・第１のカウンタ出力１２５・・・第２
のカウンタ出力１２６・・・一致信号　１２９・・・記
憶装置アドレス１３０・・・誤り検出信号　１４０・・
・診断モード信号１４１・・・診断制御信号　１４２・
・・診断アドレス保持手段１４３・・・第２の比較手段
　１４４・・・反転手段１４５・・・診断アドレス　１
４６・・・第２の一致信号１４７・・・反転アドレス信
号出願人　日本電気株式会社；−、、，１図箇３図

Claims

【特許請求の範囲】

一連のブロックワード単位でアドレス情報および書込み
情報を記憶するバックアメモリと、このバッファメモリ
から出力されたアドレス情報の示すアドレスに前記バッ
フアメセリから出力された書込み情報を記憶する記憶装
置と、前記バッファメモリのアドレスを順に発生させて
一連のブロックワード単位でバッファメモリにアドレス
情報および書込み情報を書込みこの書込み終了後、前記
バッファメモリから、このブロックワードのアドレス情
報および書込み情報を読出し、前記記憶装置のアドレス
に書込み、かつ前記記憶装置の指定されたアドレスから
読出すように制御する書込み読出し制御手段と、この書
込み読出し制御手段により、前記バッファメモリにブロ
ックワードの書込みまたはバックアメモリから読出しを
行なう際に誤りが発生すると、前記記憶装置への書込み
を禁止する誤シ検出手段と、任意のアドレスを設定でき
る診断モードアドレス保持手段と、診断モード時に、該
診断モードアドレス保持手段の内容と記憶装置への書込
みアドレス情報を比較して比較結果を出力する比較手段
と、該比較手段忙よる比較結果忙応じて書込みアドレス
情報の任意のビットを反転させうる反転手段とを備える
ことを特徴とする共有メモリ装置。