JPH05210588A - キャッシュ・メモリ・システム - Google Patents
キャッシュ・メモリ・システムInfo
- Publication number
- JPH05210588A JPH05210588A JP4008882A JP888292A JPH05210588A JP H05210588 A JPH05210588 A JP H05210588A JP 4008882 A JP4008882 A JP 4008882A JP 888292 A JP888292 A JP 888292A JP H05210588 A JPH05210588 A JP H05210588A
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- JP
- Japan
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- cache memory
- data
- cache
- line
- instruction
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】キャッシュ・メモリ初期化のプログラムを作成
しなくて済むようにし、ライトスルー方式での初期化所
要時間を短縮する。 【構成】キャッシュ・メモリ・コントローラ１の制御部
１１に、２つのキャッシュ・メモリ（２，３）の各キャ
ッシュ・ラインＣＬの有効ビットＶを初期化する機能を
もたせる。
しなくて済むようにし、ライトスルー方式での初期化所
要時間を短縮する。 【構成】キャッシュ・メモリ・コントローラ１の制御部
１１に、２つのキャッシュ・メモリ（２，３）の各キャ
ッシュ・ラインＣＬの有効ビットＶを初期化する機能を
もたせる。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュ・メモリ・シ
ステムに関し、特にキャッシュ・メモリのデータを初期
化して使用する構成のキャッシュ・メモリ・システムに
関する。
ステムに関し、特にキャッシュ・メモリのデータを初期
化して使用する構成のキャッシュ・メモリ・システムに
関する。
【０００２】
【従来の技術】従来のこの種のキャッシュ・メモリ・シ
ステムの第１の例を図５に示す。
ステムの第１の例を図５に示す。
【０００３】このキャッシュ・メモリ・システムは、１
単位の命令ＩＲ及びデータＤＴ、これら命令ＩＲ及びデ
ータＤＴと対応するタグＴＧ、命令ＩＲ，データＤＴ及
びタグＴＧに対するパリティビットＩＲＰ，ＤＴＰ，Ｔ
ＧＰ、並びにこれらに対する有効ビットＶを含むライン
データを格納するキャッシュ・ラインＣＬをそれぞれ複
数備えた命令キャッシュ・メモリ２及びデータキャッシ
ュ・メモリ３と、メイン・メモリ４と、リセット信号Ｒ
ＳＴ入力時、内部状態を初期化して命令キャッシュ・メ
モリ２，データキャッシュ・メモリ３，及びメイン・メ
モリ４を制御するキャッシュ・メモリ・コントローラ１
ｘとを有する構成となっていた。
単位の命令ＩＲ及びデータＤＴ、これら命令ＩＲ及びデ
ータＤＴと対応するタグＴＧ、命令ＩＲ，データＤＴ及
びタグＴＧに対するパリティビットＩＲＰ，ＤＴＰ，Ｔ
ＧＰ、並びにこれらに対する有効ビットＶを含むライン
データを格納するキャッシュ・ラインＣＬをそれぞれ複
数備えた命令キャッシュ・メモリ２及びデータキャッシ
ュ・メモリ３と、メイン・メモリ４と、リセット信号Ｒ
ＳＴ入力時、内部状態を初期化して命令キャッシュ・メ
モリ２，データキャッシュ・メモリ３，及びメイン・メ
モリ４を制御するキャッシュ・メモリ・コントローラ１
ｘとを有する構成となっていた。
【０００４】この例のキャッシュ・メモリ・コントロー
ラ１ｘの制御部１１ｘによる内部初期化の具体的な動作
の流れを示すフローチャートを図６に示す。
ラ１ｘの制御部１１ｘによる内部初期化の具体的な動作
の流れを示すフローチャートを図６に示す。
【０００５】この内部初期化は、 （１）リセット信号入力。初期化シーケンス開始（Ｓ−
１）。 （２）コントロール・レジスタ、ステータス・レジスタ
の初期化（Ｓ−２）。 （３）内部動作モードをレジスタの初期値に従いイニシ
ャライズする（Ｓ−３）。 のステップで行なわれ、命令キャッシュ・メモリ２及び
データキャッシュ・メモリ３の各キャッシュ・ラインＣ
Ｌのラインデータの初期化はキャッシュ・メモリ・コン
トローラ１ｘでは行なわず、この内部初期化の後にマイ
クロプロセッサのプログラミングで行っていた。
１）。 （２）コントロール・レジスタ、ステータス・レジスタ
の初期化（Ｓ−２）。 （３）内部動作モードをレジスタの初期値に従いイニシ
ャライズする（Ｓ−３）。 のステップで行なわれ、命令キャッシュ・メモリ２及び
データキャッシュ・メモリ３の各キャッシュ・ラインＣ
Ｌのラインデータの初期化はキャッシュ・メモリ・コン
トローラ１ｘでは行なわず、この内部初期化の後にマイ
クロプロセッサのプログラミングで行っていた。
【０００６】図７は従来のキャッシュ・メモリ・システ
ムの第２の例を示すブロック図である。
ムの第２の例を示すブロック図である。
【０００７】この例は、命令キャッシュ・メモリ２ａ，
データキャッシュ・メモリ３ａに有効ビットを持たない
ものである。この場合も第１の例と同様、キャッシュ・
ラインＣＬａの内容のラインデータの初期化は、マイク
ロプロセッサのプログラミングで行っていた。
データキャッシュ・メモリ３ａに有効ビットを持たない
ものである。この場合も第１の例と同様、キャッシュ・
ラインＣＬａの内容のラインデータの初期化は、マイク
ロプロセッサのプログラミングで行っていた。
【０００８】
【発明が解決しようとする課題】上述した従来のキャッ
シュ・メモリ・システムでは、キャッシュ・メモリ・コ
ントローラ１ｘ，１ａｘの内部初期化を行った後、マイ
クロプロセッサのプログラミングにより命令キャッシュ
・メモリ２，２ａ、データキャッシュ・メモリ３，３ａ
の各キャッシュ・ラインＣＬ，ＣＬａの内容を初期化す
る構成となっているので、初期化プログラムが必要とな
るという欠点があり、また、キャッシングの方式がライ
トスルーの場合、キャッシュ・メモリに連続して書込む
場合のキャッシュ・メモリの書込みのスピードは、ＤＲ
ＡＭ等で構成されているアクセス時間の長いメイン・メ
モリへの書込みスピードと同一になり、大容量のキャッ
シュ・メモリの初期化を行うには非常に時間がかかると
いう問題点があった。
シュ・メモリ・システムでは、キャッシュ・メモリ・コ
ントローラ１ｘ，１ａｘの内部初期化を行った後、マイ
クロプロセッサのプログラミングにより命令キャッシュ
・メモリ２，２ａ、データキャッシュ・メモリ３，３ａ
の各キャッシュ・ラインＣＬ，ＣＬａの内容を初期化す
る構成となっているので、初期化プログラムが必要とな
るという欠点があり、また、キャッシングの方式がライ
トスルーの場合、キャッシュ・メモリに連続して書込む
場合のキャッシュ・メモリの書込みのスピードは、ＤＲ
ＡＭ等で構成されているアクセス時間の長いメイン・メ
モリへの書込みスピードと同一になり、大容量のキャッ
シュ・メモリの初期化を行うには非常に時間がかかると
いう問題点があった。
【０００９】
【課題を解決するための手段】第１の発明のキャッシュ
・メモリ・システムは、１単位のデータ及び命令、これ
らデータ及び命令に対するパリティビット、並びに前記
１単位のデータ及びパリティビットに対する有効ビット
を含むラインデータを格納するキャッシュ・ラインを複
数備えたキャッシュ・メモリと、リセット信号入力時、
内部レジスタの初期化、この内部レジスタの内容による
モードの初期化、及び前記キャッシュ・メモリの各キャ
ッシュ・ラインの有効ビットの初期化を行う制御部を備
えたキャッシュ・メモリ・コントローラとを有してい
る。
・メモリ・システムは、１単位のデータ及び命令、これ
らデータ及び命令に対するパリティビット、並びに前記
１単位のデータ及びパリティビットに対する有効ビット
を含むラインデータを格納するキャッシュ・ラインを複
数備えたキャッシュ・メモリと、リセット信号入力時、
内部レジスタの初期化、この内部レジスタの内容による
モードの初期化、及び前記キャッシュ・メモリの各キャ
ッシュ・ラインの有効ビットの初期化を行う制御部を備
えたキャッシュ・メモリ・コントローラとを有してい
る。
【００１０】第２の発明のキャッシュ・メモリ・システ
ムは、１単位のデータ及び命令、並びにこれらデータ及
び命令に対するパリティビットを含むラインデータを格
納するキャッシュ・ラインを複数備えたキャッシュ・メ
モリと、リセット信号入力時、内部レジスタの初期化、
この内部レジスタによるモードの初期化、及び前記キャ
ッシュ・メモリの各ラインデータの初期化を行う制御部
を備えたキャッシュ・メモリ・コントローラとを有して
いる。
ムは、１単位のデータ及び命令、並びにこれらデータ及
び命令に対するパリティビットを含むラインデータを格
納するキャッシュ・ラインを複数備えたキャッシュ・メ
モリと、リセット信号入力時、内部レジスタの初期化、
この内部レジスタによるモードの初期化、及び前記キャ
ッシュ・メモリの各ラインデータの初期化を行う制御部
を備えたキャッシュ・メモリ・コントローラとを有して
いる。
【００１１】
【実施例】次に本発明は実施例について図面を参照して
説明する。
説明する。
【００１２】図１及び図２は本発明の第１の実施例を示
すブロック図及びそのキャッシュ・メモリ・コントロー
ラの動作の流れを示すフローチャートである。
すブロック図及びそのキャッシュ・メモリ・コントロー
ラの動作の流れを示すフローチャートである。
【００１３】この実施例が図５及び図６に示された従来
のキャッシュ・メモリ・システムと相違する点は、キャ
ッシュ・メモリ・コントローラ１の制御部１１に、命令
キャッシュ・メモリ２及びデータキャッシュ・メモリ３
の各キャッシュ・ラインの有効ビットＶを初期化する機
能を付加した点にある。
のキャッシュ・メモリ・システムと相違する点は、キャ
ッシュ・メモリ・コントローラ１の制御部１１に、命令
キャッシュ・メモリ２及びデータキャッシュ・メモリ３
の各キャッシュ・ラインの有効ビットＶを初期化する機
能を付加した点にある。
【００１４】次にこの実施例の動作について説明する。
【００１５】キャッシュ・メモリ・コントローラ１の内
部初期化が済み、各キャッシュ・ラインＣＬの有効ビッ
トＶをクリアする段（Ｓ−４）になると、有効ビットＶ
が“０”のデータをアドレス信号ＡＤが“０Ｈ”を示す
キャッシュ・ラインＣＬに転送する。キャッシュ・ライ
ンＣＬの他のビット（データＤＴ，命令ＩＲ，タグＴ
Ｇ，データパリティビットＤＴＰ，命令パリティビット
ＩＲＰ，タグパリティビットＴＧＰ）はどのようなデー
タを転送してもかまわない。命令キャッシュ選択信号Ｉ
ＣＥ＝１、データキャッシュ選択信号ＤＣＥ＝１、キャ
ッシュ・メモリ選択信号ＣＡ＝１、メイン・メモリ選択
信号ＭＭＥ＝０、１リード／ライト選択信号Ｒ／Ｗ＝０
とする事により、命令キャッシュ・メモリ２，データキ
ャッシュ・メモリ３への同時書込みを行なう。メイン・
メモリ選択信号ＭＭＥ＝０なので、メイン・メモリ４へ
の書込みは行なわない。
部初期化が済み、各キャッシュ・ラインＣＬの有効ビッ
トＶをクリアする段（Ｓ−４）になると、有効ビットＶ
が“０”のデータをアドレス信号ＡＤが“０Ｈ”を示す
キャッシュ・ラインＣＬに転送する。キャッシュ・ライ
ンＣＬの他のビット（データＤＴ，命令ＩＲ，タグＴ
Ｇ，データパリティビットＤＴＰ，命令パリティビット
ＩＲＰ，タグパリティビットＴＧＰ）はどのようなデー
タを転送してもかまわない。命令キャッシュ選択信号Ｉ
ＣＥ＝１、データキャッシュ選択信号ＤＣＥ＝１、キャ
ッシュ・メモリ選択信号ＣＡ＝１、メイン・メモリ選択
信号ＭＭＥ＝０、１リード／ライト選択信号Ｒ／Ｗ＝０
とする事により、命令キャッシュ・メモリ２，データキ
ャッシュ・メモリ３への同時書込みを行なう。メイン・
メモリ選択信号ＭＭＥ＝０なので、メイン・メモリ４へ
の書込みは行なわない。
【００１６】次のサイクルではアドレス信号ＡＤを１イ
ンクリメントし、他の端子の状態は変更しないで同じデ
ータを書込む。この動作をアドレス信号ＡＤが“０Ｈ”
から“７ＦＦＦＨ”まで行ない、各キャッシュ・ライン
ＣＬの有効ビットＶの値を“０”に設定する事により、
命令キャッシュ・メモリ２及びデータキャッシュ・メモ
リ３の初期化を行う。
ンクリメントし、他の端子の状態は変更しないで同じデ
ータを書込む。この動作をアドレス信号ＡＤが“０Ｈ”
から“７ＦＦＦＨ”まで行ない、各キャッシュ・ライン
ＣＬの有効ビットＶの値を“０”に設定する事により、
命令キャッシュ・メモリ２及びデータキャッシュ・メモ
リ３の初期化を行う。
【００１７】このような構成とすることにより、ユーザ
で作成しなければならないキャッシュ・メモリの初期化
プログラムが不要になる。とくにこの実施例のように、
命令キャッシュ・メモリとデータキャッシュ・メモリと
が分離している構成の場合、命令キャッシュ・メモリは
書込みが出来ないため、初期化プログラムに特別な対策
が必要とされ（命令キャッシュ・メモリに書込みを行う
専用端子を操作する、もしくはコマンドを発行する
等）、プログラムが複雑になるため、本発明の効果は大
きい。
で作成しなければならないキャッシュ・メモリの初期化
プログラムが不要になる。とくにこの実施例のように、
命令キャッシュ・メモリとデータキャッシュ・メモリと
が分離している構成の場合、命令キャッシュ・メモリは
書込みが出来ないため、初期化プログラムに特別な対策
が必要とされ（命令キャッシュ・メモリに書込みを行う
専用端子を操作する、もしくはコマンドを発行する
等）、プログラムが複雑になるため、本発明の効果は大
きい。
【００１８】またライトスルー方式のキャッシュ・メモ
リ・コントローラの場合、従来ユーザのプログラムで行
なっていたキャッシュ・メモリの初期化時間に比べ、大
幅に削減する事が出来る。例として、キャッシュ・メモ
リ容量６４ＫＢｙｔｅ（命令キャッシュ・メモリ，デー
タキャッシュ・メモリとも）、命令キャッシュ・メモ
リ，データキャッシュ・メモリ分離型、３２ビットデー
タバス、キャッシュ・メモリのサイクルタイム：４０ｎ
ｓｅｃ、メイン・メモリのサイクルタイム：１５０ｎｓ
ｅｃの場合、従来のキャッシュ・メモリ・システムでの
初期化所要時間は、 （１ワード当りの書込みサイクル時間）×（メモリ容量
（バイト））÷（１ワード当りのバイト数） ＝１５０×１０-9×（１２８×１０3 ）／４＝４．８ｍ
ｓｅｃ 一方本発明では、 ４０×１０-9×（６４×１０3 ）／４＝０．６４ｍｓｅ
ｃ と、従来の約１／７になる。
リ・コントローラの場合、従来ユーザのプログラムで行
なっていたキャッシュ・メモリの初期化時間に比べ、大
幅に削減する事が出来る。例として、キャッシュ・メモ
リ容量６４ＫＢｙｔｅ（命令キャッシュ・メモリ，デー
タキャッシュ・メモリとも）、命令キャッシュ・メモ
リ，データキャッシュ・メモリ分離型、３２ビットデー
タバス、キャッシュ・メモリのサイクルタイム：４０ｎ
ｓｅｃ、メイン・メモリのサイクルタイム：１５０ｎｓ
ｅｃの場合、従来のキャッシュ・メモリ・システムでの
初期化所要時間は、 （１ワード当りの書込みサイクル時間）×（メモリ容量
（バイト））÷（１ワード当りのバイト数） ＝１５０×１０-9×（１２８×１０3 ）／４＝４．８ｍ
ｓｅｃ 一方本発明では、 ４０×１０-9×（６４×１０3 ）／４＝０．６４ｍｓｅ
ｃ と、従来の約１／７になる。
【００１９】図３及び図４は本発明の第２の実施例を示
すブロック図及びそのキャッシュ・メモリ・コントロー
ラの動作の流れを示すフローチャートである。
すブロック図及びそのキャッシュ・メモリ・コントロー
ラの動作の流れを示すフローチャートである。
【００２０】この実施例が図７に示された従来のキャッ
シュ・メモリ・システムと相違する点は、キャッシュ・
メモリ・コントローラ１ａの動作部１１に、命令キャッ
シュ・メモリ２ａ及びデータキャッシュ・メモリ３ａの
各キャッシュ・ラインＣＬａのラインデータを初期化す
る機能を付加した点にある。
シュ・メモリ・システムと相違する点は、キャッシュ・
メモリ・コントローラ１ａの動作部１１に、命令キャッ
シュ・メモリ２ａ及びデータキャッシュ・メモリ３ａの
各キャッシュ・ラインＣＬａのラインデータを初期化す
る機能を付加した点にある。
【００２１】次にこの実施例の動作について説明する。
【００２２】キャッシュ・メモリ・コントローラ１ａの
内部初期化が済み、各キャッシュ・ラインＣＬａの内容
を初期化する段になると（Ｓ−４）、２つのキャッシュ
・メモリに書込む各データ命令ＩＲ，データＤＴ，タグ
ＴＧ，命令パリティビットＩＲＰ，データパリティビッ
トＤＴＰ，タグパリティビットＴＧＰを一定の初期値
（例えばすべて“０”又はすべて“１”）に設定し、ア
ドレス信号ＡＤが“０Ｈ”の示すキャッシュ・ラインＬ
Ｃａに転送する。命令キャッシュ選択信号ＣＡ＝１、デ
ータ・キャッシュ選択信号ＤＣＥ＝１、データ・キャッ
シュ選択信号ＤＣＥ＝１、キャッシュ・メモリ選択信号
ＣＡ＝１、メイン・メモリ選択信号ＭＭＥ＝０、リード
／ライト選択信号Ｒ／Ｗ＝０とする事により、命令キャ
ッシュ・メモリ２ａ及びデータキャッシュ・メモリ３ａ
への同時書込みを行なう。メイン・メモリ選択信号ＭＭ
Ｅ＝０なので、メイン・メモリ４への書込みは行なわな
い。
内部初期化が済み、各キャッシュ・ラインＣＬａの内容
を初期化する段になると（Ｓ−４）、２つのキャッシュ
・メモリに書込む各データ命令ＩＲ，データＤＴ，タグ
ＴＧ，命令パリティビットＩＲＰ，データパリティビッ
トＤＴＰ，タグパリティビットＴＧＰを一定の初期値
（例えばすべて“０”又はすべて“１”）に設定し、ア
ドレス信号ＡＤが“０Ｈ”の示すキャッシュ・ラインＬ
Ｃａに転送する。命令キャッシュ選択信号ＣＡ＝１、デ
ータ・キャッシュ選択信号ＤＣＥ＝１、データ・キャッ
シュ選択信号ＤＣＥ＝１、キャッシュ・メモリ選択信号
ＣＡ＝１、メイン・メモリ選択信号ＭＭＥ＝０、リード
／ライト選択信号Ｒ／Ｗ＝０とする事により、命令キャ
ッシュ・メモリ２ａ及びデータキャッシュ・メモリ３ａ
への同時書込みを行なう。メイン・メモリ選択信号ＭＭ
Ｅ＝０なので、メイン・メモリ４への書込みは行なわな
い。
【００２３】次のサイクルではアドレス信号ＡＤを１イ
ンクリメントし、他の端子の状態は変更しないで同じデ
ータを書込む。この動作をアドレス信号ＡＤが“０Ｈ”
から“７ＦＦＦＨ”まで行ない、命令キャッシュ・メモ
リ２ａ及びデータキャッシュ・メモリ３ａの初期化を行
う。
ンクリメントし、他の端子の状態は変更しないで同じデ
ータを書込む。この動作をアドレス信号ＡＤが“０Ｈ”
から“７ＦＦＦＨ”まで行ない、命令キャッシュ・メモ
リ２ａ及びデータキャッシュ・メモリ３ａの初期化を行
う。
【００２４】この実施例においても第１の実施例と同様
の効果がある。
の効果がある。
【００２５】
【発明の効果】以上説明したように本発明は、キャッシ
ュ・メモリ・コントローラの制御部にキャッシュ・メモ
リの各キャッシュ・ラインの有効ビット又は全ラインデ
ータを初期化する機能を付加する構成とすることによ
り、従来ユーザで作成していたキャッシュ・メモリの初
期化が不要となるという効果があり、ライトスルー方式
の場合、初期化所要時間を大幅に短縮することができる
効果がある。
ュ・メモリ・コントローラの制御部にキャッシュ・メモ
リの各キャッシュ・ラインの有効ビット又は全ラインデ
ータを初期化する機能を付加する構成とすることによ
り、従来ユーザで作成していたキャッシュ・メモリの初
期化が不要となるという効果があり、ライトスルー方式
の場合、初期化所要時間を大幅に短縮することができる
効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】図１に示された実施例のキャッシュ・メモリ・
コントローラの制御部の動作の流れを示すフローチャー
トである。
コントローラの制御部の動作の流れを示すフローチャー
トである。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】図３に示された実施例のキャッシュ・メモリ・
コントローラの制御部の動作の流れを示すフローチャー
トである。
コントローラの制御部の動作の流れを示すフローチャー
トである。
【図５】従来のキャッシュ・メモリ・システムの第１の
例を示すブロック図である。
例を示すブロック図である。
【図６】図５に示されたキャッシュ・メモリ・システム
のキャッシュ・メモリ・コントローラの制御部の動作の
流れを示すフローチャートである。
のキャッシュ・メモリ・コントローラの制御部の動作の
流れを示すフローチャートである。
【図７】従来のキャッシュ・メモリ・システムの第２の
例を示すブロック図である。
例を示すブロック図である。
１，１ａ，１ｘ，１ａｘ キャッシュ・メモリ・コン
トローラ ２，２ａ 命令キャッシュ・メモリ ３，３ａ データキャッシュ・メモリ ４ メイン・メモリ ＣＬ，ＣＬａ キャッシュ・ライン Ｓ−１〜Ｓ−４ ステップ
トローラ ２，２ａ 命令キャッシュ・メモリ ３，３ａ データキャッシュ・メモリ ４ メイン・メモリ ＣＬ，ＣＬａ キャッシュ・ライン Ｓ−１〜Ｓ−４ ステップ
Claims (2)
- 【請求項１】 １単位のデータ及び命令、これらデータ
及び命令に対するパリティビット、並びに前記１単位の
データ及びパリティビットに対する有効ビットを含むラ
インデータを格納するキャッシュ・ラインを複数備えた
キャッシュ・メモリと、リセット信号入力時、内部レジ
スタの初期化、この内部レジスタの内容によるモードの
初期化、及び前記キャッシュ・メモリの各キャッシュ・
ラインの有効ビットの初期化を行う制御部を備えたキャ
ッシュ・メモリ・コントローラとを有することを特徴と
するキャッシュ・メモリ・システム。 - 【請求項２】 １単位のデータ及び命令、並びにこれら
データ及び命令に対するパリティビットを含むラインデ
ータを格納するキャッシュ・ラインを複数備えたキャッ
シュ・メモリと、リセット信号入力時、内部レジスタの
初期化、この内部レジスタによるモードの初期化、及び
前記キャッシュ・メモリの各ラインデータの初期化を行
う制御部を備えたキャッシュ・メモリ・コントローラと
を有することを特徴とするキャッシュ・メモリ・システ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008882A JPH05210588A (ja) | 1992-01-22 | 1992-01-22 | キャッシュ・メモリ・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008882A JPH05210588A (ja) | 1992-01-22 | 1992-01-22 | キャッシュ・メモリ・システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05210588A true JPH05210588A (ja) | 1993-08-20 |
Family
ID=11705050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008882A Withdrawn JPH05210588A (ja) | 1992-01-22 | 1992-01-22 | キャッシュ・メモリ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05210588A (ja) |
-
1992
- 1992-01-22 JP JP4008882A patent/JPH05210588A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |