KR900013402A - 가상메모리 데이타 전송능력을 가진 고속도 버스 - Google Patents

가상메모리 데이타 전송능력을 가진 고속도 버스 Download PDF

Info

Publication number
KR900013402A
KR900013402A KR1019890017119A KR890017119A KR900013402A KR 900013402 A KR900013402 A KR 900013402A KR 1019890017119 A KR1019890017119 A KR 1019890017119A KR 890017119 A KR890017119 A KR 890017119A KR 900013402 A KR900013402 A KR 900013402A
Authority
KR
South Korea
Prior art keywords
bus
agent
line
data
address
Prior art date
Application number
KR1019890017119A
Other languages
English (en)
Other versions
KR930009063B1 (ko
Inventor
벡톨샤임 안드레아스
Original Assignee
원본 미기재
선 마이크로 시스템즈 인코퍼레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 원본 미기재, 선 마이크로 시스템즈 인코퍼레이티드 filed Critical 원본 미기재
Publication of KR900013402A publication Critical patent/KR900013402A/ko
Application granted granted Critical
Publication of KR930009063B1 publication Critical patent/KR930009063B1/ko

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/08Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/42Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4208Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
    • G06F13/4217Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/36Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/364Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Abstract

내용 없음

Description

가상메모리 데이타 전송능력을 가진 고속도 버스
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본발명의 바람직한 실시예를 채택한 컴퓨터 시스템을 개략도로 나타낸 것,
제2a도는 본발명의 고속도 버스를 구성하는 다양한 서브 버스(sub-bus)구조를 도시한 다이아그램,
제2b도는 본발명에 있어서 수신확인 선의 구조를 도시한 것.

Claims (18)

  1. 컴퓨터시스템에서 버스에 선별적으로 결합된 데이타 처리장치(“에이전트(agent)”)간에서의 전송방법에 있어서, 액세스하는 에이전트로부터 제어기 에이전트에게로 버스그랜트신호를 송신하고; 제어기 에이전트로부터 상기 액세스하는 에이전트에게로 버스그랜트신호를 송신하고, 가상주소를 제1의 복수개의 선에 인가하고; 상기 가상주소를 대응하는 실효주소로 번역하고; 상기 실효주소를 제2의 복수개의 선에 인가하고; 주소 유효신호를 제3의 복수개의 선에 인가하고; 데이타 전송신호를 제4의 복수개의 선에 인가하는 단계로 구성되고, 데이타는 상기 액세스하는 에이전트와 상기 실효주소에 해당하는 기억장치 위치사이에서 제1의 복수개의 선을 통해 전송되는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 버스는 더욱이 각 에이전트에 연결된 클록신호선을 포함하는 것을 특징으로 하는 방법.
  3. 제2항에 있어서, 상기 버스상의 신호는 상기 클록신호선에 어서트된 클록신호의 상승부에 동기되어 변환하는 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 더욱이 상기 데이타를 상기 데이타선에 인가하기 전에 상기 버스의 수신확인선을 통해 상기 액세스하는 에이전트에게로 수신확인 신호를 송신하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 컴퓨터시스템에서 버스구조에 선별적으로 결합된 제어기 에이전트를 포함하는 데이타 처리장치(“에이전트”)간에서의 데이타 전송방법에 있어서, 요청하는 버스요청신호를 송신하고; 버스가 인액티브일때 상기 제어기 에이전트로부터 상기 액세스하는 에이전트에게로 버스 그랜트선을 통해 버스 그랜트신호를 송신하고; 상기 요청하는 에이전트는 상기 버스의 데이타선에 가상 주소를 인가하고; 가상주소 래치(VAL)에이전트에 상기 가상주소를 래치하고; 상기 VAL로부터 기억장치관리유니트(MMU)에게로 상기 가상주소를 송신하고; 상기 MMU에 기억된 번역데이타를 이용하여 상기 가상주소를 실효주소로 번역하고; 상기 실효주소를 상기 버스의 주소선에 인가하고; 상기 액세스된 에이전트에게 주소 유효신호를 인가하고; 상기 버스의 수신확인선을 통하여 상기 액세스하는 에이전트에게 수신확인 신호를 송신하고; 상기 데이타선에 상기 데이타를 인가하는 단계로 구성되며, 상기 데이타는 상기 액세스하는 에이전트와 상기 실효주소에 해당하는 기억장치 위치 사이에서 고속으로 전송되는 것을 특징으로 하는 방법.
  6. 제5항에 있어서, 상기 버스는 더욱이 클록신호를 포함하고 상기 버스상의 상기 신호는 상기 클록신호선을 통해 어서트된 클록신호의 상승부에 동기되어 상태를 변화시키는 것을 특징으로 하는 방법.
  7. 제5항에 있어서, 상기 제어기 에이전트는 라운드 로빈 우선순위방식(round-robin priority basis)으로 상기 버스에의 액세스를 허락하는 방법.
  8. 제6항에 있어서, 32개의 주소선이 있고 28개의 데이타선이 있는 방법.
  9. 데이타 처리유니트(“에이전트(agent)”)간에 신호를 운반할 복수개의 선을 포함하며, 제1디지탈상태에 대응하는 제1전압레벨과 제2디지탈 상태에 대응하는 제2전압레벨로 상기 선을 구동하기 위해 각 에이전트마다에 결합된 구동수단과, 상기 선이 상기 구동수단에 의해 상기 제2전압레벨로 구동된 후에 상기 선을 상기 제2전압레벨로 유지하기 위해 상기 복수개의 선에 결합된 바이아스(biasing)수단으로 구성되는 것을 특징으로 하는 데이타 전송용 고속도 버스.
  10. 제9항에 있어서, 상기 바이아스 수단은 적어도 한개의 저항기를 포함하는 것을 특징으로 하는 버스.
  11. 제10항에 있어서, 상기 저항기는 상기 선의 전압레벨을 상기 제2전압레벨까지 끌어올리는 풀업 저항기인 것을 특징으로 하는 버스.
  12. 제11항에 있어서, 더욱이 상기 에이전트 및 매스터클록에 결합된 클록신호선을 포함하여, 상기 전압레벨 변화가 상기 매스터클록에 의해 상기 클록선을 통해 어서트된 클록신호의 상승부와 동기되어 발생하는 것을 특징으로 하는 버스.
  13. 제12항에 있어서, 더욱이 상기 에이전트와 버스제어기 사이에 결합된 버스요청선을 포함하여 에이전트는 상기 버스 요청선을 통해 상기 제어기에게로 버스요청신호를 송신하고 상기 제어기는 소정의 우선순위방식에 의거하여 상기 버스에의 액세스를 허락하는 것을 특징으로 하는 버스.
  14. 제13항에 있어서, 상기 소정의 우선순위 방식은 라운드 로빈 우선순위 프로토콜(round robin priority protocol)로써 구성되는 것을 특징으로 하는 버스.
  15. 버스에 선별적으로 결합된 에이전트를 가지는 컴퓨터 버스에서, 이러한 에이전트간에 데이타를 전송하는 방법에 있어서, 액세스하는 에이전트로부터, 상기 버스에 결합되어 있고 상기 가상주소를 실제의 주소로 번역하기 위한 번역데이타를 기억할 기억수단을 포함하는 기억장치 관리유니트(MMU)에게로 가상주소를 송신하고; 상기MMU가 상기 기억수단에 기억된 상기 가상주소를 위한 번역테이타를 가지고 있지 않은 경우에 상기 MMU로 부터 상기 액세스하는 에이전트에게로 재실행 신호를 송신하고; 상기 MMU에 상기 버스의 제어권을 허락하고; 상기 가상주소를 위한 번역데이타를 외부주변장치로부터 상기 MMU에게로 전송하고; 상기 액세스하는 에이전트로부터 상기 MMU에게로 상기 가상주소를 재송신하고; 상기 가상주소를 실효주소로 번역하고; 상기 데이타를 상기 액세스하는 에이전트와, 상기 실효주소에 해당하는 기억장치위치 사이에서 전송하는 단계로 구성되는 것을 특징으로 하는 방법.
  16. 제15항에 있어서, 상기 버스는 상기 에이전트 각각에 결합된 데이타선과 주소선을 포함하는 복수개의 선으로 구성되는 것을 특징으로하는 방법.
  17. 제15항에 있어서, 상기 가상주소는 상기 데이타선을 통해 상기 MMU로 송신되고 상기 실효주소는 상기 MMU에 의해 상기 주소선상에 어서트되는 것을 특징으로 하는 방법.
  18. 제17항에 있어서, 상기 버스는 더욱이 상기 에이전트 각각과 버스클록에 결합된 클록신호선을 포함하고, 상기 버스의 상기 선상의 모든 신호는 상기 버스클록에 의해 상기 클록선상에 공급된 클록신호의 상승부에 동기되어 변화하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890017119A 1989-02-21 1989-11-24 가상메모리 데이타 전송능력을 가진 고속도 버스 및 데이타 전송방법 KR930009063B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/313,250 US5121487A (en) 1989-02-21 1989-02-21 High speed bus with virtual memory data transfer capability using virtual address/data lines
US313,250 1989-02-21

Publications (2)

Publication Number Publication Date
KR900013402A true KR900013402A (ko) 1990-09-05
KR930009063B1 KR930009063B1 (ko) 1993-09-22

Family

ID=23214975

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890017119A KR930009063B1 (ko) 1989-02-21 1989-11-24 가상메모리 데이타 전송능력을 가진 고속도 버스 및 데이타 전송방법

Country Status (9)

Country Link
US (1) US5121487A (ko)
JP (1) JPH0661075B2 (ko)
KR (1) KR930009063B1 (ko)
AU (1) AU628407B2 (ko)
CA (1) CA2007690C (ko)
DE (1) DE4003759C2 (ko)
FR (1) FR2643476B1 (ko)
GB (3) GB2228349B (ko)
HK (1) HK72094A (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930002316B1 (ko) * 1989-05-10 1993-03-29 미쯔비시덴끼 가부시끼가이샤 버스제어방법 및 화상처리 장치
US5461723A (en) * 1990-04-05 1995-10-24 Mit Technology Corp. Dual channel data block transfer bus
US5253348A (en) * 1990-12-28 1993-10-12 Apple Computer, Inc. Method of arbitration for buses operating at different speeds
US5386566A (en) * 1991-03-20 1995-01-31 Hitachi, Ltd. Inter-processor communication method for transmitting data and processor dependent information predetermined for a receiving process of another processor
US5280591A (en) * 1991-07-22 1994-01-18 International Business Machines, Corporation Centralized backplane bus arbiter for multiprocessor systems
GB2258069B (en) * 1991-07-25 1995-03-29 Intel Corp High speed computer graphics bus
US5355455A (en) * 1991-11-19 1994-10-11 International Business Machines Corporation Method and apparatus for avoiding deadlock in a computer system with two or more protocol-controlled buses interconnected by a bus adaptor
GB2283596B (en) * 1993-11-01 1998-07-01 Ericsson Ge Mobile Communicat Multiprocessor data memory sharing
US5526496A (en) * 1994-04-22 1996-06-11 The University Of British Columbia Method and apparatus for priority arbitration among devices in a computer system
US5689660A (en) * 1995-02-28 1997-11-18 Hewlett-Packard Co. Enhanced peripheral component interconnect bus protocol
US5797018A (en) * 1995-12-07 1998-08-18 Compaq Computer Corporation Apparatus and method of preventing a deadlock condition in a computer system
US6141769A (en) 1996-05-16 2000-10-31 Resilience Corporation Triple modular redundant computer system and associated method
US5928346A (en) * 1996-09-11 1999-07-27 Hewlett-Packard Company Method for enhanced peripheral component interconnect bus split data transfer
US6069638A (en) * 1997-06-25 2000-05-30 Micron Electronics, Inc. System for accelerated graphics port address remapping interface to main memory
US6249853B1 (en) 1997-06-25 2001-06-19 Micron Electronics, Inc. GART and PTES defined by configuration registers
US6282625B1 (en) 1997-06-25 2001-08-28 Micron Electronics, Inc. GART and PTES defined by configuration registers
US6112316A (en) * 1997-12-03 2000-08-29 Micron Electronics, Inc. System for use of bus parking states to communicate diagnostic information
US6092219A (en) * 1997-12-03 2000-07-18 Micron Technology, Inc. Method for use of bus parking states to communicate diagnostic information
US6157398A (en) * 1997-12-30 2000-12-05 Micron Technology, Inc. Method of implementing an accelerated graphics port for a multiple memory controller computer system
US6252612B1 (en) 1997-12-30 2001-06-26 Micron Electronics, Inc. Accelerated graphics port for multiple memory controller computer system
US7071946B2 (en) * 1997-12-30 2006-07-04 Micron Technology, Inc. Accelerated graphics port for a multiple memory controller computer system
US6378013B1 (en) * 1998-09-17 2002-04-23 Micron Technology, Inc. System for assessing performance of computer systems
US6366969B1 (en) * 1998-09-17 2002-04-02 Micron Technology, Inc. Method of determining data transfer rate of a device by measuring the transfer rate of data between a virtual drive and the device
US7159128B2 (en) * 2003-04-16 2007-01-02 Seiko Epson Corporation Method and apparatus for selectively reducing the depth of digital data
US8406076B2 (en) 2010-06-28 2013-03-26 Sandisk Technologies Inc. FRDY pull-up resistor activation
US8416905B2 (en) * 2010-09-24 2013-04-09 Intel Corporation Digital NRZI signal for serial interconnect communications between the link layer and physical layer

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3938098A (en) * 1973-12-26 1976-02-10 Xerox Corporation Input/output connection arrangement for microprogrammable computer
JPS5676654A (en) * 1979-11-29 1981-06-24 Fujitsu Ltd Bus transmission system
JPH0119185B2 (ko) * 1980-02-28 1989-04-10 Intel Corp
JPS5786180A (en) * 1980-11-17 1982-05-29 Hitachi Ltd Memory device having address converting mechanism
US4550368A (en) * 1982-07-02 1985-10-29 Sun Microsystems, Inc. High-speed memory and memory management system
US4494193A (en) * 1982-09-30 1985-01-15 At&T Bell Laboratories Deadlock detection and resolution scheme
US4628480A (en) * 1983-10-07 1986-12-09 United Technologies Automotive, Inc. Arrangement for optimized utilization of I/O pins
GB8405491D0 (en) * 1984-03-02 1984-04-04 Hemdal G Computers
US4933835A (en) * 1985-02-22 1990-06-12 Intergraph Corporation Apparatus for maintaining consistency of a cache memory with a primary memory
US5067071A (en) * 1985-02-27 1991-11-19 Encore Computer Corporation Multiprocessor computer system employing a plurality of tightly coupled processors with interrupt vector bus
US4910655A (en) * 1985-08-14 1990-03-20 Apple Computer, Inc. Apparatus for transferring signals and data under the control of a host computer
US4694395A (en) * 1985-11-25 1987-09-15 Ncr Corporation System for performing virtual look-ahead memory operations
US4763244A (en) * 1986-01-15 1988-08-09 Motorola, Inc. Paged memory management unit capable of selectively supporting multiple address spaces
US4766334A (en) * 1986-03-07 1988-08-23 The Singer Company Level clamp for Tri-state CMOS bus structure
US4774659A (en) * 1986-04-16 1988-09-27 Astronautics Corporation Of America Computer system employing virtual memory
US4803621A (en) * 1986-07-24 1989-02-07 Sun Microsystems, Inc. Memory access system
US4713827A (en) * 1986-11-10 1987-12-15 Ncr Corporation Terminator for a cmos transceiver device
JPS63163648A (ja) * 1986-12-26 1988-07-07 Hitachi Ltd メモリ管理装置
KR910007646B1 (ko) * 1987-05-01 1991-09-28 디지탈 이큅먼트 코오포레이숀 백플레인 버스

Also Published As

Publication number Publication date
GB8924639D0 (en) 1989-12-20
AU628407B2 (en) 1992-09-17
FR2643476B1 (fr) 1994-11-04
CA2007690A1 (en) 1990-08-21
GB2263378A (en) 1993-07-21
GB2263378B (en) 1993-10-06
DE4003759A1 (de) 1990-08-23
AU4379389A (en) 1990-08-30
GB9304140D0 (en) 1993-04-14
US5121487A (en) 1992-06-09
JPH0661075B2 (ja) 1994-08-10
HK72094A (en) 1994-08-05
GB2263349B (en) 1993-10-06
CA2007690C (en) 1998-04-28
GB2263349A (en) 1993-07-21
GB2228349B (en) 1993-10-27
JPH02289017A (ja) 1990-11-29
FR2643476A1 (fr) 1990-08-24
GB9304139D0 (en) 1993-04-14
KR930009063B1 (ko) 1993-09-22
DE4003759C2 (de) 1997-01-09
GB2228349A (en) 1990-08-22

Similar Documents

Publication Publication Date Title
KR900013402A (ko) 가상메모리 데이타 전송능력을 가진 고속도 버스
EP0392657B1 (en) System providing cache coherent direct memory access between dissimilar bus systems
US4843542A (en) Virtual memory cache for use in multi-processing systems
KR920704222A (ko) 고속, 플렉시블 소오스/종착 데이타 버스트 직접 메모리 억세스 제어기
US6189062B1 (en) Apparatus and method for address translation in bus bridge devices
JPH05507374A (ja) 半導体メモリ装置
KR930016888A (ko) 컴퓨터 시스템 및 시스템 메모리 액세스 제어방법
KR880010365A (ko) 디지탈 데이타 프로세서용 버스 인터페이스 회로
KR850007129A (ko) 버스제어수단을 갖춘 마이크로 컴퓨터 시스템
KR930023805A (ko) 다중처리기 컴퓨터시스템에서 캐시태그 메모리의 단일 카피를 사용하는 캐시 일관성 개량장치 및 방법
KR980004055A (ko) 이중 포트 메모리와 이것을 이용한 시스템 및 방법
US5088028A (en) Lock converting bus-to-bus interface system
KR890007173A (ko) 애드레스 버스 제어장치
KR900005287A (ko) 데이타 제어 장치 및 그것을 사용하는 시스템
GB2366029A (en) Arbitration method to allow multiple translation lookaside buffers to access a common hardware page walker
KR940018763A (ko) 데이타 처리 장치에서 메모리로부터 다중 프로세서의 데이타전송 효율을 향상시키기 위한 방법 및 장치.
KR100575608B1 (ko) 버스 제어회로
KR940022284A (ko) 공유메모리의 액세스 제어 방법
KR960008563Y1 (ko) 병렬버스의 제어장치
KR100328630B1 (ko) 선버스와 브이엠버스의 데이타 전송방법 및 전송채널장치
JPS6468868A (en) Buffer control system for bus adapter
KR880004382A (ko) 마이크로 컴퓨터 시스템 및 그 제어방법
KR970002687A (ko) 통신 방법 및 통신 장치
KR930002949A (ko) 고속 scsi호스트 어댑터
SE9103450L (sv) Anordning foer oeverfoering av data mellan datasaendande och datamottagande enheter anslutna till en gemensam databuss.

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030124

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee