JP2000224224A

JP2000224224A - 電子回路

Info

Publication number: JP2000224224A
Application number: JP2352999A
Authority: JP
Inventors: Tadao Mizoguchi; 督生溝口
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-02-01
Filing date: 1999-02-01
Publication date: 2000-08-11
Anticipated expiration: 2019-02-01
Also published as: JP3666285B2

Abstract

(57)【要約】【課題】ＩＴＵ勧告の「Ｈ．２２３」において規格さ
れている通信種別を満たす電子回路を構成した場合、そ
のままでは回路規模が増大し、消費電力などの面でも不
利である。【解決手段】送信すべきデータを一時的にストックす
るファーストイン・ファーストアウト（ＦＩＦＯ）メモ
リ１０２と、「Ｈ．２２３」規格に規定された送信方式
種別を切り替える種別切り替え手段１０３と、種別切り
替え手段１０３を用いて送信種別に応じた送信をする送
信処理回路１０４と、送信処理回路１０４において処理
されたデータを一時的に貯えるバッファメモリ１０５と
を有する電子回路とし、「Ｈ．２２３」規格に規定され
る複数の送信種別のすべてを満足する電子回路を、回路
規模を削減して構成できるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＩＴＵ（Internatio
nal Telecommunication Union）勧告に規定される
「Ｈ．２２３」を実現する電子回路に関する。

【０００２】

【従来の技術】ＩＴＵ勧告の通信に関する規格「Ｈ．２
２３」においては、データ通信のエラー耐性に関して規
格されている。

【０００３】「Ｈ．２２３」では、通信時のエラー耐性
に柔軟に対応するために複数の種別（level）が用意さ
れており、その種別に応じて処理する方法が異なる。

【０００４】実際の「Ｈ．２２３」に規定されている通
信処理は、送信側では相手端末との種別をすりあわせる
ためのネゴシエーション（種別毎に決められたビットパ
ターンのネゴシエーションフラグを出力する）動作、ネ
ゴシエーション成立後に実際のデータを送信するデータ
送信、通信中に一度成立した種別を変更するための種別
変更処理（変更処理フラグを出力する）の３つから成り
立っている。

【０００５】一方、受信側では相手端末から送られてく
るネゴシエーションフラグを検査して相手端末の種別を
判別する種別検出、検出後にデータを受信するデータ受
信、相手からの変更処理フラグを検出する変更処理フラ
グ検出の３つから主に成り立っている。

【０００６】これらは更に種別毎に動作が異なってお
り、状況に応じてユーザーがその種別を選択することに
なる。

【０００７】Level0と呼ばれる種別では、ネゴシエーシ
ョンフラグが「01111110」のビットパターンを持つ８ビ
ットのフラグとなっており、送信側はこれを連続的に送
信し、受信側はこれを受信して相手端末の種別を検出す
る。データ通信時にはハイレベルデータリンク（ＨＤＬ
Ｃ）と呼ばれる方式での通信方式になっている。具体的
には、送信時にはデータをビット順で見た場合に「1」
が５個続いたら「0」を挿入し、受信時にはその挿入され
ている余分な0を削除する。さらにデータをパケットに
分割して、その前後に「01111110」のビットパターンの
フラグで挟むことで、データ通信時におけるビット混入
などに対する耐性を高める方式である。また種別を別の
種別に変更する場合には、ネゴシエーションに用いたフ
ラグをビット反転させた「10000001」のフラグを連続的
に通信する。なお、データを挟むフラグはバイト境界を
守っている。

【０００８】Level1と呼ばれる種別では、ネゴシエーシ
ョンフラグが「1110000101001011」のビットパターンを
持つ１６ビットのフラグとなっており、送信側、受信側
の動作はLevel0の場合と同じである。データ通信時には
データに対しての特別の加工は行われず、パケットをネ
ゴシエーションフラグと同じフラグにより挟んで出力す
る。受信側もデータ加工せず、受信したデータをそのま
ま取り込む。種別変更時には、ネゴシエーションフラグ
のビット反転を用いてLevel0と同様の処理をする。ただ
し、Level1では、ダブルフラグモードと称して上記フラ
グの２の倍数個のフラグを出力することで、よりエラー
耐性を高めることも行われる。なお、パケットデータを
挟むフラグには、バイト境界を条件として追加すること
が可能である。

【０００９】Level2では、ネゴシエーション時には「11
10000101001011000000000000000000000000」のビットパ
ターンでのフラグ出力になっている。送信側、受信側の
動作は他のLevelと同じである。データ通信時にはデー
タ加工はしないが、パケットを挟むフラグと、種別変更
時に出力する変更フラグはLevel1の場合と同じである。

【００１０】以上が「Ｈ．２２３」において規定された
内容の説明である。

【００１１】

【発明が解決しようとする課題】この「Ｈ．２２３」規
格の手順を処理するための電子回路を構築する場合を考
えると、Level0はＨＤＬＣの規格に従った0挿入を考慮
して、ビットシフトや0挿入の特別の回路が必要である
のに対し、Level1,2では、その必要は無い。あるいは
「Ｈ．２２３」で規定されているネゴシエーション等で
は、Level毎に出力するビットパターンは全て異なり、
同一の回路をそのまま流用はできない。

【００１２】ＨＤＬＣに関しては多数の公知例でその電
子回路の実現例があるが、それらのハードウェアでは上
記Level1,2は処理できない。Level1やLevel2のみを処理
するハードウェアでもその他のLevelを処理することは
できず、結果的にこれら全てをサポートするシステムを
電子回路で構成する場合には、種別毎に別個の回路をも
ち、これでは回路面積、消費電力、処理手順の面で大き
な無駄が生じてしまう。

【００１３】しかしながら、種別に応じて処理が異なる
とはいえ、各Levelは当然のことながら同時に起こるこ
とは無く、時系列的に排他的にしか動作せず、その処理
に必要な資源もデータ蓄積部、パラシリを中心としたデ
ータ処理部であり、個別に回路を持つ必要性は無い。

【００１４】前記のことから、本発明はLevel毎に処理
の共通点に共通の回路を適用し、全Levelに対応する回
路を最小構成で作ることを目的とする。また、Levelに
またがった回路の共通化だけでなく、ネゴシエーショ
ン、種別検出、データ通信、種別変更といった規定され
ている動作毎の共通点をも共通の回路で適用することで
最小構成の回路を作ることを目的とする。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に本発明は、送信すべきデータを一時的にストックする
ファーストイン・ファーストアウト（ＦＩＦＯ）メモリ
と、「Ｈ．２２３」規格に規定された送信方式種別を切
り替える送信種別切り替え手段と、前記送信種別切り替
え手段を用いて送信種別に応じた送信処理を行う送信処
理回路と、前記送信処理回路において処理されたデータ
を一時的に貯えるバッファメモリとを持つ電子回路とす
る。

【００１６】本発明によれば、「Ｈ．２２３」に規定さ
れる複数の送信種別の全てを満足する電子回路を、回路
規模を削減して構成することを実現する。

【００１７】

【発明の実施の形態】本発明の請求項１に記載の発明
は、ＩＴＵ勧告の「Ｈ．２２３」の規格を満たした送信
を実現する電子回路であって、送信すべきデータを一時
的にストックするＦＩＦＯメモリと、「Ｈ．２２３」規
格に規定された送信方式種別を切り替える送信種別切り
替え手段と、前記送信種別切り替え手段を用いて送信種
別に応じた送信処理を行う送信処理回路と、前記送信処
理回路において処理されたデータを一時的に貯えるバッ
ファメモリとを備えた電子回路であり、「Ｈ．２２３」
に規定される複数の送信種別の全てを満足する電子回路
を、回路規模を削減して構成することができるという作
用を有する。

【００１８】本発明の請求項２に記載の発明は、請求項
１に記載の電子回路において、設定された送信種別に応
じてネゴシエーション動作を切り替える種別設定手段
と、切り替えられた送信種別毎に異なるビット長のネゴ
シエーションフラグを生成する種別ネゴシエーションフ
ラグ生成回路と、異なるビット長の生成を正確に制御す
る異種ビット長制御手段と、ネゴシエーションフラグ生
成回路を種別に関わらず共通化する回路共通化手段とを
備え、「Ｈ．２２３」規格で規定されている相手端末と
のネゴシエーション動作を行うようにしたものであり、
より少ない回路資源で種別毎に異なるネゴシエーション
フラグの生成動作を可能とするという作用を有する。

【００１９】本発明の請求項３に記載の発明は、請求項
１に記載の電子回路において、ＣＰＵ等を用いてＦＩＦ
Ｏメモリに書き込まれたデータを送信処理回路に取り出
すデータ取り出し手段と、前記取り出したデータを切り
替えられた送信種別に応じてデータ加工を施す種別デー
タ加工回路と、前記データ加工回路を種別に関わらず共
通化する回路共通化手段を備え、「Ｈ．２２３」規格で
規定されている相手端末に対する種別毎に異なるデータ
送信動作を行うようにしたものであり、より少ない回路
資源で種別毎に異なるデータ送信動作を可能とするとい
う作用を有する。

【００２０】本発明の請求項４に記載の発明は、請求項
１に記載の電子回路において、種別切り替え手段により
設定された送信種別に応じた種別変更動作を行う種別変
更動作回路と、前記種別変更動作回路を種別に関わらず
共通化する回路共通化手段を備え、「Ｈ．２２３」規格
で規定されている相手端末との種別毎に異なる送信種別
変更動作を行うようにしたものであり、より少ない回路
資源で種別毎に異なる種別変更動作を可能にするという
作用を有する。

【００２１】本発明の請求項５に記載の発明は、請求項
２、３、４のいずれかに記載の電子回路において、ネゴ
シエーションフラグ生成手段、データ加工手段、種別変
更動作手段を実現する回路を共通化し、「Ｈ．２２３」
規格を満足するデータ送信を行うようにしたものであ
り、回路規模を大幅に削減できるという作用を有する。

【００２２】本発明の請求項６に記載の発明は、請求項
２、３、４のいずれかに記載の電子回路において、ネゴ
シエーション時にはネゴシエーションフラグをパラレル
にバッファメモリに転送し、データ通信時にはシリアル
変換によりビットシフトでバッファメモリに転送するバ
ッファ転送方式の切り替えるようにしたものであり、
「Ｈ．２２３」規格に規定される送信処理時間を短縮す
るという作用を有する。

【００２３】本発明の請求項７に記載の発明は、ＩＴＵ
勧告の「Ｈ．２２３」の規格を満たした受信を実現する
電子回路であって、受信したネゴシエーションフラグの
種別を検出する種別検出手段と、検出した種別に応じて
データ受信方式を切り替える受信方式切り替え手段と、
前記受信方式切り替え手段の結果に応じて受信したデー
タを「Ｈ．２２３」に規定される種別毎の受信方式で処
理するデータ処理回路と、前記処理したデータを一時的
にストックするファーストアウトメモリとを備え、種別
毎に関わらず前記回路を共用したものであり、より少な
い回路資源で「Ｈ．２２３」に規定される電子回路を構
成できるという作用を有する。

【００２４】本発明の請求項８に記載の発明は、請求項
１から請求項７に記載の発明を統合し、「Ｈ．２２３」
に規定される一連の動作を行うようにした電子回路であ
り、「Ｈ．２２３」に規定される一連の動作をより少な
い回路資源で実現できるという作用を有する。

【００２５】以下、本発明の実施の形態について、図面
を参照して説明する。

【００２６】（実施の形態１）図１は、本発明の実施の
形態１の電子回路のブロック図である。

【００２７】図において、１０１はＣＰＵであり、設定
されたプログラムを解析し、種別の切り替え命令の発
行、実際のデータをＦＩＦＯメモリに書き込むなどの処
理を行う。図中の１０６、１０７は命令制御信号であ
る。

【００２８】１０２は、送信するデータを一時的に貯え
るＦＩＦＯメモリであり、その大きさは任意である。な
お、本実施の形態１では、ＣＰＵ１０１によりＣＰＵ１
０１の持つデータバスを通じてデータがＦＩＦＯメモリ
１０２中に書き込まれているが、実際にはＤＭＡ転送な
どでＤＲＡＭの別のメモリからデータがＦＩＦＯメモリ
１０２に転送されることもありうる。

【００２９】１０３はＣＰＵ１０１からの送信種別の切
り替え命令を受けて種別切り替えを実行する種別切り替
え手段であり、たとえば、内部に制御レジスタを持ち、
ＣＰＵ１０１からの命令を受けてどの種別での送信を実
行するかを切り替える。ここで処理された内容は切り替
え信号１０９として送信処理回路１０４に伝達され、実
際の送信処理をいずれの種別で実行するかを決定し、そ
の処理を行うこととなる。

【００３０】送信処理回路１０４では「Ｈ．２２３」に
規定されている送信に関わる処理を実行することになる
が、データ通信時にはＦＩＦＯメモリ１０２に貯えられ
たデータがＦＩＦＯ出力１０８として転送される。ま
た、送信処理回路１０４で処理されたデータは送信出力
１１０としてバッファメモリ１０５に転送され、バッフ
ァメモリ１０５に蓄えられたデータが相手端末に対して
出力されることとなる。

【００３１】以上の構成をもつことで、「Ｈ．２２３」
に規定される複数の種別の送信処理を満足し、ＦＩＦＯ
メモリ、バッファメモリを共用し、種別切り替え手段１
０３により実際の送信処理に必要とされる回路を削減す
ることを可能とする。

【００３２】（実施の形態２）図２は、本発明の実施の
形態２の電子回路のブロック図である。なお、実施の形
態１で説明した内容と重複するものの説明は割愛する。

【００３３】図において、１０４は、実施の形態１で説
明した送信処理回路を拡大したものである。

【００３４】種別切り替え手段１０３からの切り替え信
号１０９は、送信処理回路１０４内部にあるパターンテ
ーブル２０１に入力する。パターンテーブル２０１には
Levelで説明される種別毎に応じたネゴシエーションフ
ラグがテーブルとして存在しており、Level0のときには
８ビットのフラグ「01111110」が、Level1の場合には１
６ビットの「1110000101001011」が、Level2の場合には
４０ビットのフラグである「111000010100101100000000
0000000000000000」が定義されており、「Ｈ．２２３」
の規格の変更に対応できるようにテーブルの中身は書き
換え可能な状態となっている。

【００３５】パターンテーブル２０１の各種別毎のフラ
グは、種別切り替え手段１０３からの切り替え信号１０
９に応じてそれぞれ８bitレジスタ２０３に書き込まれ
る。種別に応じて１バイト、２バイト、４バイト、５バ
イトのフラグを出力する必要があるので、カウンタ２０
２が、これらのビット長の異なるフラグの８bitレジス
タへの書き込みを制御している。８bitレジスタ２０３
は、書き込まれたフラグをバッファメモリ１０５に出力
２０５として転送し、「Ｈ．２２３」で規定されるネゴ
シエーション動作を完了する。図中の２０４はフラグセ
ットである。

【００３６】以上の流れを図３のチャートを用いてタイ
ミングの面から説明する。

【００３７】チャート上には、上から回路に入力するク
ロックである「ＣＬＫ」、「種別切り替え信号」、「８
bitレジスタ」、「カウンタ」、および「出力」が表わ
されている。

【００３８】ここで、ＣＰＵ１０１からの命令により種
別切り替え信号はLevel0，１，2と変化する。この種別
切り替え信号に従ってパターンテーブルからネゴシエー
ションフラグの値が８bitレジスタに設定される。チャ
ートに示すように、Level0のときには８bitレジスタは
「01111110」のビットパターンがネゴシエーションフラ
グとしてセットされる。

【００３９】これに対してLevel1の場合には、チャート
に示すように１６ビットのフラグがセットされることに
なるが、レジスタのビット長の削減、バッファメモリへ
の転送時に８ビット単位で統一をした方が回路構成が単
純になることを考えて、１６ビットのフラグを一度にセ
ットする方式は取らず、８bitレジスタに８ビットずつ
に分割してセットする方式とした。そのため、Level1の
場合には、まず「11100001」を８bitレジスタにセット
して、次いで「01001101」をセットして一個のネゴシエ
ーションフラグの生成を実現している。この場合に、こ
の分割生成方式を制御するためにチャートに示すカウン
タを用いている。すなわちカウンタを「０〜１」で回す
ことにより、カウンタが0のときには前半８ビットを、
１のときには後半８ビットをセットして、かならず１６
ビットを一単位としたネゴシエーションフラグの生成を
実現している。また、種別切り替え信号が別のLevelに
変化しても、カウンタ制御によって変化時にフラグが１
６ビット分担保されるようにしてある。

【００４０】Level2の場合も同じく、４０ビットを一単
位としたネゴシエーションフラグを８ビット単位、５回
に分けてセットしてカウンタを「０〜４」まで動作させ
ることで生成している。この場合も、種別信号の切り替
え時に４０ビット単位を守るために、カウンタが4にな
るまでLevel2のネゴシエーションフラグの生成は終了し
ないこととして、ネゴシエーションフラグの生成が４０
ビットを一単位として担保されるようにしてある。これ
ら種別の違いに関わりなく、同一の８bitレジスタを用
いてネゴシエーションフラグを生成させ、出力してバッ
ファメモリに書き込む。

【００４１】以上の回路構成により、種別毎に別個の回
路を持つことなく、異なるネゴシエーションフラグを生
成することを可能とする。

【００４２】（実施の形態３）図４は、本発明の実施の
形態３の電子回路のブロック図、図５は、同電子回路に
おけるタイミングチャートである。なお、実施の形態１
で説明した内容と重複するものの説明は割愛する。

【００４３】ここでは送信処理回路１０４を拡大し、種
別データ加工手段を説明する。

【００４４】「Ｈ．２２３」の規格におけるデータ送信
においては、Level0と呼ばれる種別ではいわゆるＨＤＬ
Ｃとよばれる方式でのデータ処理がなされる。すなわ
ち、データのビット並びで1が５個続いたら0を挿入する
方式である。Level1と2においては特別なデータ加工は
無く、そのまま出力する。

【００４５】送信に用いるデータはＦＩＦＯメモリ１０
２中にバイト単位で書き込まれ（システムによってはワ
ード単位となることもある）、これをfifo_out３０７と
してレジスタ（Ａ）３０２に取り込む。レジスタ（Ａ）
３０２はＦＩＦＯメモリ１０２の幅と同じく８ビット幅
となっており、カウンタ（１）３０４により生成される
ＦＩＦＯ１０２へのリードイネーブル信号（fifo_rea
d）３０６によりＦＩＦＯ１０fifo_out３０７としてレ
ジスタ（Ａ）３０２にＦＩＦＯの出力値が書き込まれ
る。これは図５のチャートで示すところのT201のタイミ
ングである。レジスタ（Ａ）３０２でのビットシフトが
８ビット分終了した時点で、次のバイトデータを取り込
む必要があるので、カウンタ（１）３０４においてビッ
トシフトをカウントし、８ビット分のシフトが終了した
時点で、再びＦＩＦＯ１０２へのリードイネーブル３０
６が出力し、ＦＩＦＯメモリ１０２からの値がレジスタ
（Ａ）３０２に書き込まれる。これは図５のチャートの
T202のタイミングである。

【００４６】Level0においては、ＨＤＬＣ手順に従った
0挿入を実行しなくてはならないので、レジスタ（Ａ）
３０２に取り込んだ８ビットデータは、ビットシフトを
実行して次のレジスタ（Ｂ）３０３へとビット単位で転
送される。このビットシフト３０９はシリアル転送であ
る。

【００４７】Level1、2においてはデータ加工は不要な
ので、ビットシフトも不要なのであるが、「Ｈ．２２
３」のデータ送信においては、当初Level0で実行してい
たものでも、途中で種別変更が起こってLevel1、2へ変
更されることがあり、その場合にはLevel0状態で0挿入
がされていることもあるので、ビットずれを吸収するた
めに、Level1、2でもレジスタ（Ａ）３０２からレジス
タ（Ｂ）３０３へのビットシフト動作を実行する。

【００４８】このビットシフトが終了し、ＦＩＦＯメモ
リ１０２から取り出したデータがレジスタ（Ｂ）３０３
にたまったら、その出力３１０はバッファメモリ１０５
へ書き込まれる。

【００４９】ビットシフトが終了した時点を確認して、
バッファメモリ１０５へのライトイネーブルであるwrit
e_en３１２を出力するのにカウンタ（２）３１１を使用
する。これは図５のチャートで示すT203のタイミングで
write_en３１２を生成して、その時点でレジスタ（Ｂ）
３０３の値をバッファメモリに書き込んでいる。

【００５０】次に、Level0での0挿入について説明す
る。

【００５１】図４の種別切り替え手段１０３でLevel0に
よる送信を設定された場合には、切り替え認識部３０１
においてLevel0での送信方式を認識する。

【００５２】Level0の場合には0挿入を行わなくてはな
らないので、0挿入回路３０５で0挿入を実行するため
に、切り替え信号３０８で0挿入回路３０５を動作状態
とする。レジスタ（Ａ）３０２をビットシフトして出力
された値は、この0挿入回路３０５においてその値がチ
ェックされ、レジスタ（Ｂ）３０３に入力する。このと
き0挿入回路３０５が動作状態であれば、ビットシフト
３０９の転送される値を１ビットずつ検査して「1」の個
数を計測する。「1」が５個計測された時点で0を挿入す
る。挿入するのはレジスタB[0]に対してである。この0
が挿入されることに伴い、ビットシフトを停止してビッ
ト落ちが出ないようにする。

【００５３】以上の流れを、図６のタイミングチャート
を用いて説明する。

【００５４】図６のチャートで表示されている信号は、
上から入力クロック（ＣＬＫ）、カウンタ（１）、fifo
_read、レジスタ（Ａ）、レジスタＡ[7]、0挿入回路で
計測するレジスタＡ[7]の１の個数を示すカウンタｃｏ
ｕｎｔ＿１、レジスタ（Ｂ）[0]、カウンタ（２）、wri
te_en、バッファメモリへの書き込み、である。各々の
信号名は図４と対応している。

【００５５】カウンタ（１）の値により生成されるfifo
_readにより、レジスタ（Ａ）にＦＩＦＯからの出力が
取り込まれる。T301のタイミングではDATA1=01111101が
取り込まれている（T302）。0挿入回路でレジスタ
（Ａ）[7]が1であるかを計測し、1であるときにはｃｏ
ｕｎｔ＿１がインクリメントする（T304）。ここで1が
５個続いた所、すなわちｃｏｕｎｔ＿１が5となった所
で0挿入を行うのだが、実際にはまずｃｏｕｎｔ＿１が5
の時点でレジスタ（Ａ）のビットシフトを停止し（T30
6）、レジスタ（Ａ）のビットシフトを監視するカウン
タであるカウンタ（１）のインクリメントも停止する
（T307）。0挿入が行われる1クロックを担保するため
と、ビットの挿入時にこれらの調整期間を取らないと、
レジスタ（Ａ）[7]にある本来のデータが上書きされて
ビット落ちが発生してしまうからである。ビットシフト
とカウンタ（１）の停止により0挿入に関わらず、レジ
スタ（Ａ）に積まれた８ビット分のデータは全てレジス
タ（Ｂ）に転送され、次のバイトデータがレジスタ
（Ａ）に書き込まれる。これはT311のタイミングであ
る。

【００５６】一方、レジスタ（Ｂ）[0]にはレジスタ
（Ａ）[7]がそのまま入力するのではなく、0が入力する
（T308）。これで0挿入が完了する。レジスタ（Ｂ）の
ビットシフトは停止の必要がなく、それを監視してバッ
ファメモリへのライトイネーブルを出力するカウンタ
（２）も停止の必要はない。ビットシフトに必要なデー
タはそろっているからである。このような方式で0挿入
が実行され、当初01111101だったデータは、バッファメ
モリに書き込まれる時点で01111100と変化している。

【００５７】Level1,2の場合にも、同じレジスタ
（Ａ）、（Ｂ）、カウンタ（１）、（２）を用いてＦＩ
ＦＯから取り出したデータをビットシフトし、0挿入回
路を用いないでバッファメモリに書き込む。

【００５８】以上のような回路構成により，方式の異な
る種別毎のデータ加工を、同一の回路を用いて実現する
ことが可能となる。

【００５９】（実施の形態４）図７は、本発明の実施の
形態４の電子回路のブロック図、図８は同電子回路にお
けるタイミングを模式化したチャートである。なお、実
施の形態１で説明した内容と重複するものの説明は割愛
する。

【００６０】「Ｈ．２２３」の規格では、データ通信中
に相手端末からの要求により一度確定した送信種別を変
更することがある。このときに必要な動作は、各々の種
別毎に決められているフラグを一定期間以上送信するこ
とである。

【００６１】図７の４０１はＣＰＵ１０１からの種別変
更の命令をデコードする変更命令認識回路である。ここ
でデコードされた結果を受け、変更用のフラグをテーブ
ルとして持つパターンテーブル４０３に変更命令信号４
０２を与える。パターンテーブル４０３には他に種別切
り替えの信号１０９が入力しており、この切り替え信号
１０９により設定されている現在の種別に応じて、変更
命令信号４０２を併せて変更用のフラグセット２０４を
パターンテーブル４０３から８bitレジスタ２０３に設
定する。

【００６２】変更用のフラグは各種別で用いたネゴシエ
ーションフラグのビット反転をしたものが基本であり、
Leve10では「10000001」、Level1と2では「00011110101
10010」である。

【００６３】Level0では８ビット、Level1と2では１６
ビットであるから、ネゴシエーションフラグ生成のとき
と同じくカウンタ２０２を用い、そのビット長の違いを
制御して８bitレジスタ２０３にセットする。

【００６４】以上の回路構成により、同一の８bitレジ
スタ２０３とパターンテーブル４０３で種別毎に異なる
変更動作時のフラグ出力を可能とする。

【００６５】（実施の形態５）図９は、本発明の実施の
形態５の電子回路のブロック図である。

【００６６】この実施の形態５は、共通化できる回路を
全て共用した結果の回路構成となっている。

【００６７】前記の実施の形態２ではネゴシエーション
動作、実施の形態３ではデータ加工動作、実施の形態４
では変更動作と「Ｈ．２２３」に規定される送信に関わ
る個別の動作の中で、種別の違いに関係無く共通する動
作を回路の共用によって回路規模の削減を実現した。さ
らに、３つの動作から成り立つ一連の動作をまたいで共
通する動作を回路の共用によって回路規模を削減できる
ようにしている。

【００６８】すなわち、実施の形態２から４までの説明
において、ネゴシエーションフラグの生成に用いたパタ
ーンテーブルと、変更動作時のフラグ生成に用いるパタ
ーンテーブルは共用できる。またフラグをセットするレ
ジスタと、データ加工時に使うレジスタも共用化でき
る。

【００６９】ところで、レジスタ（Ａ）とレジスタ
（Ｂ）だけでネゴシエーションフラグの設定、変更時の
反転フラグの設定、ＦＩＦＯからのデータに対するデー
タ加工処理を実行できる。また、パターンテーブルを一
つだけ持つことで、ネゴシエーション時と種別変更時の
フラグ出力の両方に対応が可能である。

【００７０】本実施の形態５について、図９における５
０１のから５１５で指し示す部分を説明する。各々の動
作に関しては実施の形態２から４までで説明してあるの
で割愛する。

【００７１】５０１は切り替え認識部であり、５０２は
パターンテーブル、５０３はフラグのビット長の違いを
制御するカウンタである。５０４はレジスタ（Ａ）であ
り、フラグのセット、ＦＩＦＯメモリ１０２から取り出
したデータの加工に用いられる。５０５はレジスタ
（Ｂ）で、５０７はＦＩＦＯメモリ１０２へのリードイ
ネーブルを作るためのカウンタ（１）である。５１２は
そのリードイネーブル（fifo_read）であり、５１３が
ＦＩＦＯメモリ１０２からの出力（fifo_out）である。
５０９は0挿入回路であり、切り替え信号５１０を受け
て0挿入回路５０９を動作状態にするかを切り替える。

【００７２】５０８はバッファメモリ１０５へのライト
イネーブルを生成するためのカウンタ（２）であり、生
成されたライトイネーブル（write_en）５１５をバッフ
ァメモリへ到達させる。５１４はレジスタ（Ｂ）５０５
からバッファメモリ１０５へ転送される出力である。

【００７３】以上の各構成部をもつ送信処理回路１０４
は、種別毎だけの回路共用化のみでなく、動作毎の回路
共用化を実現し、「Ｈ．２２３」に規定する送信動作を
満足する回路の回路規模を大幅に削減することを可能と
する。

【００７４】（実施の形態６）図１０は、本発明の実施
の形態６の電子回路のブロック図である。

【００７５】図において、６０１はネゴシエーションフ
ラグ等のフラグをレジスタ（Ａ）６０２にセットするた
めのパターンテーブルであり、フラグセット６０５がレ
ジスタ（Ａ）６０２に書き込まれる。一方、ＦＩＦＯか
らのデータ（fifo_out）は、レジスタ（Ａ）６０２に書
き込まれる。

【００７６】ここでＦＩＦＯからのデータは、実施の形
態３に説明したとおりデータ加工のためのビットシフト
が必要なのに対し、フラグにはその必要はない。ビット
シフトを行った場合には、レジスタ（Ａ）６０２に取り
込まれた８ビットのデータがバッファメモリへの出力６
０８となるまでには８クロックを要するのに対して、ビ
ットシフトが不要であれば１クロックで終了する。

【００７７】そこでフラグ出力時かデータ送信時かの切
り替えでレジスタ（Ａ）６０２からレジスタ（Ｂ）６０
３への転送方式を切り替える転送切り替え手段６０９を
からの設定で、フラグ出力時にはレジスタ（Ａ）６０２
にセットされた８ビットの値をそのままパラレルにレジ
スタ（Ｂ）６０３へパラレル転送６０６し、データ出力
時にはビットシフトによりシリアル転送６０７するよう
に切り替えることで、「Ｈ．２２３」に規定される一連
の動作に関わる処理時間を短縮することを可能とする。

【００７８】（実施の形態７）図１１は、本発明の実施
の形態７の電子回路のブロック図である。

【００７９】「Ｈ．２２３」に規定される受信動作は、
相手端末から送信されてくるネゴシエーションフラグを
検索し、相手端末の送信種別を検出し、検出した種別の
方式に従ったデータ受信を行うことである。

【００８０】図において、７０１は受信データを一時的
にストックする受信ＦＩＦＯである。７０２はデータ入
力７０９から種別検出を行い、種別毎の受信処理を行う
受信処理回路である。７０４〜７０８は、その処理を行
うための各々８ビットのレジスタである。

【００８１】説明上の便宜を図るために、受信データは
バッファメモリ７１６に一度蓄えられ、このバッファメ
モリ７１６に対してリードカウンタ７１４が生成するリ
ードイネーブル（buffa_read）７１５が、データ入力７
０９としてレジスタ（１）７０４に転送される（本実施
の形態では便宜上受信は８ビット単位で行われるとして
いる）。次いで、ビットシフト７１０されてレジスタ
（２）７０５からレジスタ（５）７０８へと転送され
る。このレジスタの値を毎クロック検査することで、入
力してくるネゴシエーションフラグを検索し相手端末の
送信種別を検出する。これを検出するのが種別検出部７
０３である。

【００８２】種別検出が成立すると、レジスタ（５）７
０８にためられたデータが受信ＦＩＦＯ７０１にデータ
転送７１１され、相手端末から送信されてきた有効なデ
ータとして蓄積する。この種別検出後のデータの受信に
おいては、Level0の場合には送信端末が実行したＨＤＬ
Ｃの方式に従って挿入されている0を削除して受信ＦＩ
ＦＯ７０１に蓄積する必要がある。Level1,2の場合には
受信したデータはそのまま受信ＦＩＦＯ７０１へ蓄積す
る。

【００８３】レジスタ（５）７０８から受信ＦＩＦＯ７
０１への転送のために、ライトカウンタ７１２が受信Ｆ
ＩＦＯ７０１に対してのライトイネーブル（fifo_writ
e）７１３を生成して、実際の転送を実現している。

【００８４】次に図１２を用いて種別検出を説明する。

【００８５】図１２における８０１は、Level0の場合の
検出である。図１１のレジスタ（１）７０４に入力して
ビットシフト７１０によりレジスタ（２）７０５、
（３）７０６、（４）７０７、（５）７０８にシフトさ
れるので、毎クロック、その時点でのレジスタ（４）７
０７の値を検査する。図１２の８０１に示すように、レ
ジスタ（４）７０７の値が「01111110」である場合に
は、そのネゴシエーションフラグがLevel0のネゴシエー
ションフラグであると判断され、Level0として種別が検
出されたこととする。もちろん、この場合には構成する
システムの要請により更なる条件を追加することが可能
であり、レジスタ（４）７０７における「01111110」の
フラグの検出を一定数以上カウントして、はじめてLeve
l0としての種別検出が完了であるとすることも考えられ
る。

【００８６】図１２における８０２は、Level1の場合の
検出である。前記Level0の場合と同じく、毎クロック、
その時点でのレジスタの値を検査する。レジスタ（４）
７０７、レジスタ（３）７０６を連接した状態で、その
値が「1110000101001101」であることがまず第一条件で
ある。Level1とLevel2はこの１６ビット部分は同一なの
で、これだけを検査しただけではいずれのLevelである
かは判別できない。そこで第二条件としてレジスタ
（２）７０５を検査し、レジスタ（４）７０７、（３）
７０６の連接が上記フラグであるときに、レジスタ
（２）７０５が00hで無ければLevel1と判断し、Level1
を検出したこととする。もちろんこの場合にも一定個数
以上の条件を付加することも可能である。

【００８７】図１２における８０３は、Level2に関する
方式である。Level2は５バイトを一単位としてネゴシエ
ーションフラグを構成するが、種別検出のためにそれに
見合う大きさのレジスタをもつと回路が冗長となる。そ
こで２段階方式でLevel2のネゴシエーションフラグを検
査する。まずレジスタ（４）７０７、（３）７０６、
（２）７０５の連接状態で１６ビットのフラグ＋00hの
状態であれば、Level2のフラグの可能性とする。次いで
それから１６ビットシフト後に同じレジスタ（４）７０
７、（３）７０６、（２）７０５の連接状態が00hが３
バイト分ある状態であれば、先の状態と併せてLevel2の
ネゴシエーションフラグ５バイト分を検出したことにな
る。このような２段階の方式でLevel2のネゴシエーショ
ンフラグを検出し、Level2の種別検出を完了する。もち
ろん一定個数以上の条件の付加も考えられる。

【００８８】次に、種別検出後のデータ受信について説
明する。

【００８９】図１１に示すように受信してビットシフト
したデータがレジスタ（５）７０８にたまったらその値
を受信ＦＩＦＯ７０１へ転送する。

【００９０】ここでLevel0では送信側で挿入されている
0を削除し、Level1,2ではそのまま受信ＦＩＦＯ７０１
へ転送するという処理の違いがある。

【００９１】図１１の種別検出部７０３で種別検出が確
定した後に、受信方式切り替え信号７１８がの0削除回
路７１７に入力する。受信方式切り替え信号７１８によ
りLevel0の場合だけ0削除回路７１７が動作状態とさ
れ、実際の0削除を実行する。

【００９２】ここで、図８のチャートで0削除の方式を
説明する。

【００９３】図８のチャートには、信号として上から順
にクロック（ＣＬＫ）、レジスタ（４）、レジスタ
（４）[7]、レジスタ（４）[7]の値が「1」であるものを
計測するカウンタ（ｃｏｕｎｔ＿１）、レジスタ（５）
[0]、ライトカウンタ、受信ＦＩＦＯへのライトイネー
ブル（write_en）、受信ＦＩＦＯが示されている。

【００９４】レジスタ（４）に取り込まれた値DATA1が
「01111100」とする（T401）。このとき、送信側では１
が５個続いた後に0が挿入されている。これをビットシ
フトしていきながらレジスタ（４）[7]の値を検査し、
１が連続する個数をｃｏｕｎｔ＿１が計測する（T40
2）。１が連続で５個続いたとき（T403）にその次の値
が０であればこれは挿入された「0」であるから、レジ
スタ（５）のビットシフトを停止してレジスタ（４）
[7]の値を書き込まないことで（T404）、次の挿入され
ていた「0」を削除する。ビットシフトを停止したの
で、レジスタ（５）に８ビットのデータがたまったこと
を監視するライトカウンタのインクリメントも停止し
（T405）、その後、ライトカウントが一定の値になった
所で受信ＦＩＦＯに対するライトイネーブルを出力する
（T406）。このライトイネーブルによって受信ＦＩＦＯ
中に０が削除されたデータが転送される。当初受信した
ときには、「011111001_0101111」だったデータが受信
ＦＩＦＯには0が削除されることで「011111101」が書き
込まれている（T407）。

【００９５】以上の構成をもってすれば、種別検出と種
別毎に異なる受信方法でのデータ受信に関して、回路を
共用化することが可能となる。

【００９６】（実施の形態８）本実施の形態８は、前記
実施の形態１から７までをまとめたものであり、「Ｈ．
２２３」に規定されている一連の動作をより少ない回路
資源で実現する。

【００９７】

【発明の効果】以上の説明より明らかなように、本発明
によれば、「Ｈ．２２３」に規定される複数の種別の送
信処理を満足し、ＦＩＦＯメモリ、バッファメモリを共
用し、実際の送信処理に必要とされる回路を削減するこ
とが可能となる効果を有する。

【００９８】また、種別毎に別個の回路を持つこと無
く、異なるネゴシエーションフラグを生成することが可
能であり、方式の異なる種別毎のデータ加工を同一の回
路を用いて実現することも可能であり、同一の８bitレ
ジスタとパターンテーブルで種別毎に異なる変更動作時
のフラグ出力が可能となる効果を有する。

【００９９】さらに、種別毎だけの回路共用化のみでな
く、動作毎の回路共用化を実現し、回路規模を大幅に削
減、処理時間の短縮、種別検出と種別毎に異なる受信方
法でのデータ受信に関して回路を共用化、より少ない回
路資源で実現することが可能となる効果を有する。

【図面の簡単な説明】

【図１】本発明の実施の形態１の電子回路のブロック図

【図２】本発明の実施の形態２の電子回路のブロック図

【図３】同電子回路におけるタイミングチャート

【図４】本発明の実施の形態３の電子回路のブロック図

【図５】同電子回路におけるタイミングチャート

【図６】同電子回路におけるタイミングチャート

【図７】本発明の実施の形態４の電子回路のブロック図

【図８】同電子回路におけるタイミングチャート

【図９】本発明の実施の形態５の電子回路のブロック図

【図１０】本発明の実施の形態６の電子回路のブロック
図

【図１１】本発明の実施の形態７の電子回路のブロック
図

【図１２】同電子回路における種別検出を表わす模式図

【符号の説明】

１０１ＣＰＵ１０２ＦＩＦＯメモリ１０３種別切り替え手段１０４送信処理回路１０５バッファメモリ１０６命令制御信号１０７命令制御信号１０８ＦＩＦＯ出力１０９切り替え信号１１０送信出力２０１パターンテーブル２０２カウンタ２０３８bitレジスタ２０４フラグセット２０５出力３０１切り替え認識部３０２レジスタ（Ａ）３０３レジスタ（Ｂ）３０４カウンタ（１）３０５ 0挿入回路３０６ fifo_read ３０７ fifo_out ３０８切り替え信号３０９ビットシフト３１０出力３１１カウンタ（２）３１２ write_en ４０１変更命令認識回路４０２変更命令信号４０３パターンテーブル５０１切り替え認識部５０２パターンテーブル５０３カウンタ５０４レジスタ（Ａ）５０５レジスタ（Ｂ）５０７カウンタ（１）５０８カウンタ（２）５０９ 0挿入回路５１０切り替え信号５１１ビットシフト５１２ fifo_read ５１３ fifo_out ５１４出力５１５ write_en ６０１パターンテーブル６０２レジスタ（Ａ）６０３レジスタ（Ｂ）６０４ fifo_out ６０５フラグセット６０６パラレル転送６０７シリアル転送６０８出力６０９転送切り替え手段７０１受信ＦＩＦＯ７０２受信処理回路７０３種別検出部７０４レジスタ（１）７０５レジスタ（２）７０６レジスタ（３）７０７レジスタ（４）７０８レジスタ（５）７０９データ入力７１０ビットシフト７１１データ転送７１２ライトカウンタ７１３ fifo_write ７１４リードカウンタ７１５ buffa_read ７１６バッファメモリ７１７ 0削除回路７１８受信方式切り替え信号

Claims

【特許請求の範囲】

【請求項１】ＩＴＵ勧告の「Ｈ．２２３」の規格を満た
した送信を実現する電子回路であって、送信すべきデー
タを一時的にストックするファーストイン・ファースト
アウトメモリと、「Ｈ．２２３」規格に規定された送信
方式種別を切り替える送信種別切り替え手段と、前記送
信種別切り替え手段を用いて送信種別に応じた送信処理
を行う送信処理回路と、前記送信処理回路において処理
されたデータを一時的に貯えるバッファメモリとを備え
たことを特徴とする電子回路。
【請求項２】設定された送信種別に応じてネゴシエーシ
ョン動作を切り替える種別設定手段と、切り替えられた
送信種別毎に異なるビット長のネゴシエーションフラグ
を生成する種別ネゴシエーションフラグ生成回路と、異
なるビット長の生成を正確に制御する異種ビット長制御
手段と、ネゴシエーションフラグ生成回路を種別に関わ
らず共通化する回路共通化手段とを備え、「Ｈ．２２
３」規格で規定されている相手端末とのネゴシエーショ
ン動作を行うようにしたことを特徴とする請求項１記載
の電子回路。
【請求項３】ＣＰＵ等を用いてファーストイン・ファー
ストアウトメモリに書き込まれたデータを送信処理回路
に取り出すデータ取り出し手段と、前記取り出したデー
タを切り替えられた送信種別に応じてデータ加工を施す
種別データ加工回路と、前記データ加工回路を種別に関
わらず共通化する回路共通化手段を備え、「Ｈ．２２
３」規格で規定されている相手端末に対する種別毎に異
なるデータ送信動作を行うようにしたことを特徴とする
請求項１記載の電子回路。
【請求項４】種別切り替え手段により設定された送信種
別に応じた種別変更動作を行う種別変更動作回路と、前
記種別変更動作回路を種別に関わらず共通化する回路共
通化手段を備え、「Ｈ．２２３」規格で規定されている
相手端末との種別毎に異なる送信種別変更動作を行うよ
うにしたことを特徴とする請求項１記載の電子回路。
【請求項５】ネゴシエーションフラグ生成手段、データ
加工手段、種別変更動作手段を実現する回路を共通化
し、「Ｈ．２２３」規格を満足するデータ送信を行うよ
うにしたことを特徴とする請求項２、３、４のいずれか
に記載の電子回路。
【請求項６】ネゴシエーション時にはネゴシエーション
フラグをパラレルにバッファメモリに転送し、データ通
信時にはシリアル変換によりビットシフトでバッファメ
モリに転送するバッファ転送方式の切り替えるようにし
たことを特徴とする請求項２、３、４のいずれかに記載
の電子回路。
【請求項７】ＩＴＵ勧告の「Ｈ．２２３」の規格を満た
した受信を実現する電子回路であって、受信したネゴシ
エーションフラグの種別を検出する種別検出手段と、検
出した種別に応じてデータ受信方式を切り替える受信方
式切り替え手段と、前記受信方式切り替え手段の結果に
応じて受信したデータを「Ｈ．２２３」に規定される種
別毎の受信方式で処理するデータ処理回路と、前記処理
したデータを一時的にストックするファーストアウトメ
モリとを備え、種別毎に関わらず前記回路を共用したこ
とを特徴とする電子回路。
【請求項８】請求項１から７に記載の発明を統合し、
「Ｈ．２２３」に規定される一連の動作を行うようにし
たことを特徴とした電子回路。