JP4012298B2 - インターフェース - Google Patents
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Description
【発明の属する技術分野】
本発明は、送り手と、この送り手が取り扱う複数アドレス分のデータを1語長のデータとして取り扱う受け手との間に介在し、送り手からのデータを受け手側に受け渡しを行うインターフェースに関するものである。
【0002】
【従来の技術】
従来より、インテリジェントビル等では、調光制御回路によって多数の照明装置の点灯状態等を管理する調光システムが広く採用されている。
図5は、上記のような調光制御回路に用いられるインターフェースの概略構成図である。インターフェース90は、図外(左方)の中央処理装置(CPU)からアドレス(A)、チップセレクト(CS)、書込イネーブル(WE)及びデータ(D)を取り込んで、それぞれをシステムクロック(CLK)の立ち上がり時に同期させて送出するDフリップフロップ(DFF)911,912,913,914によって構成される入力部91と、DFF911,912,913の各出力信号を取り込んでデコードに利用して書込条件(セレクタ931用の切替情報で、DFF911で取り込まれたアドレスに対応する1面目レジスタ933を示す情報)を得るデコーダ92と、セレクタ931,932、複数のレジスタ(DFF)933(図5では1ブロックと点線で示されている。)及び複数のレジスタ(DFF)934(図5では1ブロックと点線で示されている。)によって構成され、書込条件、DFF913出力及びシステムクロックに応じて、DFF914からのデータを順次取り込んで保持する書込保持部93とを備えている。
【0003】
図6は、上記構成における各入出力信号のタイミングを示す図である。この図を用いてインターフェース90の概略動作について説明すると、CPUからのアドレス、チップセレクト及び書込イネーブルは、システムクロックに同期し(911,912,913出力)、この後、デコードに利用されて書込条件が得られる(92出力)。
【0004】
一方、CPUからのデータは、システムクロックに同期し(914出力)、この後、複数のレジスタ933のうち、書込条件に応じてセレクタ931によって切り替えられた1面目レジスタ933に渡され、次いで、システムクロックに従って送出され(933出力)、セレクタ932を経て1面目レジスタ933に対応する2面目レジスタ934に取り込まれて保持される。
【0005】
このように、システムクロックとは非同期のCPUからのデータをシステムクロックに同期させた上で使用する場合には、1面レジスタ構成であれば、図6の「933出力」に示される斜線部のように、1面目レジスタの出力に不定値が書き込まれるタイミングが必ず存在する。このような出力が有効データとして使用されると、書き込まれた不定値によって正常なシステム動作が阻害されてしまう不具合が発生する(特開平2−183844号公報参照)。
【0006】
そこで、上記図5の構成では、このような不具合を防止するため、各アドレス毎に、DFF933,934の2面レジスタ構成にし、書込イネーブルをシフトした条件(913出力)を用いて、1面目レジスタに書き込まれる不定値をマスクして有効データとして使用するようにしている。
【0007】
【発明が解決しようとする課題】
しかしながら、上記図5の従来例では、例えば調光制御回路(受け手)側で2バイトのデータが1語長(ワード)として取り扱わる場合に、CPU(送り手)側が1ワード1バイトで動作する8ビットのCPUで構成されたとすると、送り手からの2アドレスに対応する2バイトのデータは、最終的に、2アドレスに対応するレジスタ934に取り込まれることになる。ところが、この場合、これらレジスタ934が、2アドレスのうちの時間的に後に取り込まれるアドレスに対応するデータを取り込む前に、これらレジスタ934のデータが受け手側によって使用されると、この受け手側では、1ワードの全データが未取込であることから正常な動作が得られないこととなる。このため、送り手側の複数アドレス分のデータが受け手側で1ワードのデータとして取り扱われる場合には、上記従来の構成を採用することができなかった。
【0008】
また、上記構成では、各アドレス毎に、レジスタが2面配置されるので、レジスタの全体回路に占める面積の割合が非常に大きくなり、チップのコストアップの要因となっていた。
本発明は、上記事情に鑑みてなされたものであり、送り手側の複数アドレス分のデータが受け手側で1語長のデータとして取り扱われる場合に、完全な状態の書込データを好適なタイミングで使用可能にし得るとともに、不完全な状態の書込データの使用を禁止し得る他、各アドレス毎のデータ受け渡し用の構成を簡素化し得るインターフェースを提供することを目的とする。
【0009】
【課題を解決するための手段】
上記課題を解決するための本発明は、送り手と、この送り手が取り扱う複数アドレス分のデータを1語長のデータとして取り扱う受け手との間に介在し、前記送り手からのデータを前記受け手側へ受け渡しを行うインターフェースであって、前記送り手から、前記1語長のデータに対応する第1位及び第2位アドレスをこの順番に従って個々に取り込むアドレス入力手段と、前記送り手からの書込イネーブルに応じて、前記アドレス入力手段で取り込まれたアドレスに対応するデータを前記受け渡しのために順次取り込んで保持する書込保持手段と、前記アドレス入力手段で取り込まれたアドレスの順位を利用して、取り込まれたアドレスが前記第1位アドレスである場合には、使用不可の制御信号として、前記書込イネーブルの立ち上がり時点で立ち下がる信号を生成する一方、取り込まれたアドレスが前記第2位アドレスである場合には、使用可の制御信号として、前記書込イネーブルの立ち上がり時点で立ち上がる信号を生成し、生成した信号を前記書込保持手段で保持されている書込データに対する使用可否の制御信号として前記受け手側に送出するJKフリップフロップを有する制御手段とを備えたものである。
【0010】
この構成では、第1位アドレスに対応するデータが受け渡しのために書込保持手段に取り込まれて保持される時点から第2位アドレスに対応するデータが不完全な状態になるとともに書込保持手段で保持されている書込データの使用が禁止されるようになる一方、第2位アドレスに対応するデータが受け渡しのために書込保持手段に取り込まれて保持される時点から第1位及び第2位アドレスに対応する両データが完全な状態になるとともに好適なタイミングで書込保持手段で保持されている書込データの使用が許可されるようになる。これにより、送り手側の複数アドレス分のデータが受け手側で1語長のデータとして取り扱われる場合に、完全な状態の書込データを好適なタイミングで使用可能にすることが可能になるとともに、不完全な状態の書込データの使用を禁止することが可能になる。
【0011】
また、制御信号は、受け手側とは非同期の送り手からのデータのデータ変化点に対してマスクを行う作用を有するので、マスク用の別の手段が不要となり、各アドレス毎のデータ受け渡し用の構成が簡素化されるようになる。
【0012】
また、前記制御手段は、前記制御信号を前記受け手側のクロックに同期させるものでもよい。この構成によれば、制御信号が受け手側のクロックに同期していない場合に生じる可能性のある不具合が回避されるようになる。
【0013】
【発明の実施の形態】
図1は、本発明の第1実施形態を示す概略構成図である。
インターフェース10は、入力部11、デコーダ12、書込保持部13及び制御部14によって構成されており、図外(左方)のCPU(送り手)と、この送り手が取り扱う2アドレス分のデータを1ワードのデータとして取り扱う受け手(例えば調光システムの調光制御回路)との間に介在し、送り手からのデータを受け手側に受け渡しを行うものである。
【0014】
入力部11は、CPUから、各ワード毎に受け手側の1ワードのデータに対応する2アドレスを、上位アドレス(ADDRESS1)及び下位アドレス(ADDRESS2)の予め定められた取込順位に従って個々に取り込んで、システムクロック(CLK)の立ち上がり時点に同期させて送出するアドレス入力手段としてのDフリップフロップ(DFF)111を有するとともに、CPUからチップセレクト(CS)、書込イネーブル(WE)及びデータ(D)を取り込んで、それぞれをシステムクロックの立ち上がり時点に同期させて送出するDFF112,113,114を具備している。
【0015】
デコーダ12は、DFF111,112,113の各出力信号を取り込んで、デコードに利用して書込条件を得るものである。この書込条件は、後述のセレクタ131,132で使用される切替情報で、レジスタ133,134のうち、DFF111で取り込まれたアドレスに対応する方を示すものである。
書込保持部13は、セレクタ131,132及びレジスタ(DFF)133,134によって構成され、DFF114からのデータを取り込んで保持するものである。すなわち、DFF114からのデータは、デコーダ12からの書込条件に応じて、セレクタ131,132による切替先のレジスタ(DFF133,134の一方)に取り込まれて保持される。なお、本実施形態では、最終的なデータ書込は、レジスタ133,134に対して、書込イネーブルの立ち上がり時点で実行されるように設計している(図2を参照)。これは、書込イネーブルに対するアドレス、チップセレクト及びデータ等のホールド時間を確保するためである。
【0016】
制御部14は、デコーダ141及びJKフリップフロップ(JKFF)142によって構成され、DFF111からのアドレスの順位を利用して、書込イネーブルのエッジでトグルする信号を生成し、この信号を書込保持部13で保持されている書込データに対する使用可否の制御信号として受け手側に送出するものである。
【0017】
デコーダ141は、後段のJKFF142のK入力に対して、DFF111からのアドレスが上位アドレスであればHIGH信号を送出し、そうでなければLOW信号を送出する一方、J入力に対しては、DFF111からのアドレスが下位アドレスであればHIGH信号を送出し、そうでなければLOW信号を送出するものである(図2を参照)。
【0018】
JKFF142は、K入力がデコーダ141からのHIGH信号によってHIGHになると、すなわちDFF111からのアドレスが上位アドレスである場合には、使用不可の制御信号として、書込イネーブルの立ち上がり時点で立ち下がる信号を生成する一方、J入力がデコーダ141からのHIGH信号によってHIGHになると、すなわちDFF111からのアドレスが下位アドレスである場合には、使用可の制御信号として、書込イネーブルの立ち上がり時点で立ち上がる信号を生成するものである(図2を参照)。
【0019】
これにより、書込保持部13で保持されている2アドレス分の書込データは、上位アドレスに対応するデータが受け渡しのためにDFF133に取り込まれて保持される時点(図2のt1時点)から不完全な状態になるとともに制御信号によって使用が禁止される一方、下位アドレスに対応するデータが受け渡しのためにDFF134に取り込まれて保持される時点(図2のt2時点)から完全な状態になるとともに制御信号によって好適なタイミングで使用が許可されるようになる。すなわち、受け手側に対して、制御信号がLOWであれば書込データの使用が禁止され、HIGHであれば書込データの使用が許可される。
【0020】
また、制御信号は、受け手側とは非同期の送り手からのデータのデータ変化点に対してマスクを行う作用を有するので、各アドレス毎のデータ受け渡し用の構成が簡素化されることとなる。例えば、受け手側で2バイトのデータが1ワードとして取り扱わる場合に、送り手側が1ワード1バイトで動作する8ビットのCPUで構成されたとすると、従来では書込保持部が32ビットのレジスタ構成になるのに対し、本実施形態では、書込保持部13は16ビットのレジスタ構成になる(これにJKFF142を加えた場合でも17ビット)。このように、書込レジスタの全体回路に占める面積の割合が小さくなる効果が得られる。
【0021】
図2は、上記構成における各入出力信号のタイミングを示す図で、この図を参照しながらインターフェース10の動作について説明する。
CPUからのアドレス、チップセレクト、書込イネーブル及びデータは、入力部11に入力すると(A,CS,WE,D)、システムクロックに同期する(111,112,113,114出力)。
【0022】
この後、DFF111,112,113の各出力は、デコードに利用されて、書込条件が得られる(12出力)。次いで、システムクロックに同期したデータ(114出力)は、レジスタ133,134のうち、書込条件に応じてセレクタ131,132によって切り替えられた方に取り込まれて保持される。
一方、制御部14側では、DFF111からのアドレスが上位アドレスであれば(111出力)、JKFF142のK入力がHIGHになり(K入力)、JKFF142で書込イネーブルの立ち上がり時点で立ち下がる信号が生成されて使用不可の制御信号として受け手側に送出される(14出力)。
【0023】
これに対して、DFF111からのアドレスが下位アドレスであれば(111出力)、JKFF142のJ入力がHIGHになり(J入力)、JKFF142で書込イネーブルの立ち上がり時点で立ち上がる信号が生成されて使用可の制御信号として受け手側に送出される(14出力)。
図3は、本発明の第2実施形態を示す概略構成図である。
【0024】
インターフェース20は、第1実施形態と同様に、入力部11、デコーダ12及び書込保持部13を有する他、第1実施形態と構成が異なる制御部24を備えている。そこで、第1実施形態と同様のブロックについての説明は省略し、異なるブロックについて説明すると、制御部24は、デコーダ141及びJKFF142を有する他、JKFF142からの制御信号をシステムクロック(受け手側のクロック)に同期させるDFF243を具備している。
【0025】
なお、レジスタ構成の簡素化については、第1実施形態と同様に従来例と比較すると、書込保持部13では2個のレジスタ133,134(16ビット)が必要となる一方、制御部24ではJKFF142及びDFF243(2ビット)が必要となるので、全体で18ビットの構成となって、図5の従来例よりも約40%の削減効果が得られる。
【0026】
図4は、上記構成における各入出力信号のタイミングを示す図で、この図を用いて制御部24の動作について説明する。
DFF111からのアドレスが上位アドレスであれば(111出力)、JKFF142のK入力がHIGHになり(K入力)、JKFF142で書込イネーブルの立ち上がり時点で立ち下がる信号が生成される(142出力)。次いで、この生成された信号は、システムクロックに同期した後、使用不可の制御信号として受け手側に送出される(24出力)。
【0027】
一方、DFF111からのアドレスが下位アドレスであれば(111出力)、JKFF142のJ入力がHIGHになり(J入力)、JKFF142で書込イネーブルの立ち上がり時点で立ち上がる信号が生成される(142出力)。次いで、この生成された信号は、システムクロックに同期した後、使用可の制御信号として受け手側に送出される(24出力)。
【0028】
これにより、制御信号が受け手側のクロックに同期していない場合に生じる可能性のある不具合が回避されることになる。
以上、上記第1及び第2実施形態によれば、例えば、高機能の調光システムを実現するために、受け手側である調光制御回路に高機能のCPUを搭載する場合でも、このような高機能のCPUを必要としない送り手側に対して、受け手側のCPU(例えば16ビットのCPU)のビット数よりも少ないビット数のCPU(例えば8ビットのCPU)の搭載が可能となり、それぞれの機能に応じたバランスの良い調光システムの構築が可能になる。
【0029】
なお、上記第1及び第2実施形態では、インターフェース10に接続される受け手側は、送り手が取り扱う2アドレス分のデータを1ワードのデータとして取り扱うものであるが、これに限らず、本発明のインターフェースに接続される受け手側は、送り手が取り扱う“2”に限定されない複数アドレス分のデータを1ワードのデータとして取り扱うものでもよい。この場合、本発明の制御手段は、アドレス入力手段で取り込まれたアドレスが1語長のデータに対して最初に取り込まれるべき順位のアドレスである場合には、書込保持手段が当該順位のアドレスに対応するデータを受け渡しのために取り込んで保持する時点から、書込データの使用を禁止する制御信号を生成する一方、アドレス入力手段で取り込まれたアドレスが1語長のデータに対して最後に取り込まれるべき順位のアドレスである場合には、書込保持手段が当該順位のアドレスに対応するデータを受け渡しのために取り込んで保持する時点から、書込データの使用を許可する制御信号を生成する。
【0030】
【発明の効果】
以上のことから明らかなように、請求項1記載の発明によれば、送り手側の複数アドレス分のデータが受け手側で1語長のデータとして取り扱われる場合に、完全な状態の書込データを好適なタイミングで使用可能にし得るとともに、不完全な状態の書込データの使用を禁止し得る他、各アドレス毎のデータ受け渡し用の構成を簡素化することが可能になる。
【0031】
請求項2記載の発明によれば、制御信号が受け手側のクロックに同期していない場合に生じる可能性のある不具合を回避することが可能となる。
【図面の簡単な説明】
【図1】本発明の第1実施形態を示す概略構成図である。
【図2】図1の構成における各入出力信号のタイミングを示す図である。
【図3】本発明の第2実施形態を示す概略構成図である。
【図4】図3の構成における各入出力信号のタイミングを示す図である。
【図5】従来のインターフェースの概略構成図である。
【図6】図5の構成における各入出力信号のタイミングを示す図である。
【符号の説明】
10,20 インターフェース
11 入力部
12 デコーダ
13 書込保持部
14,24 制御部
141 デコーダ
142 JKFF
111,112,113,114,243 DFF
131,132 セレクタ
133,134 レジスタ(DFF)
Claims (2)
- 送り手と、この送り手が取り扱う複数アドレス分のデータを1語長のデータとして取り扱う受け手との間に介在し、前記送り手からのデータを前記受け手側へ受け渡しを行うインターフェースであって、
前記送り手から、前記1語長のデータに対応する第1位及び第2位アドレスをこの順番に従って個々に取り込むアドレス入力手段と、
前記送り手からの書込イネーブルに応じて、前記アドレス入力手段で取り込まれたアドレスに対応するデータを前記受け渡しのために順次取り込んで保持する書込保持手段と、
前記アドレス入力手段で取り込まれたアドレスの順位を利用して、取り込まれたアドレスが前記第1位アドレスである場合には、使用不可の制御信号として、前記書込イネーブルの立ち上がり時点で立ち下がる信号を生成する一方、取り込まれたアドレスが前記第2位アドレスである場合には、使用可の制御信号として、前記書込イネーブルの立ち上がり時点で立ち上がる信号を生成し、生成した信号を前記書込保持手段で保持されている書込データに対する使用可否の制御信号として前記受け手側に送出するJKフリップフロップを有する制御手段と
を備えたことを特徴とするインターフェース。 - 前記制御手段は、前記制御信号を前記受け手側のクロックに同期させることを特徴とする請求項1記載のインターフェース。
Priority Applications (1)
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---|---|---|---|
JP04248598A JP4012298B2 (ja) | 1998-02-24 | 1998-02-24 | インターフェース |
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JPH11242650A JPH11242650A (ja) | 1999-09-07 |
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Family Applications (1)
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- 1998-02-24 JP JP04248598A patent/JP4012298B2/ja not_active Expired - Fee Related
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