JPH10171736A - プリフェッチ装置及びプリフェッチ・アクセスの方法 - Google Patents
プリフェッチ装置及びプリフェッチ・アクセスの方法Info
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- JPH10171736A JPH10171736A JP9187272A JP18727297A JPH10171736A JP H10171736 A JPH10171736 A JP H10171736A JP 9187272 A JP9187272 A JP 9187272A JP 18727297 A JP18727297 A JP 18727297A JP H10171736 A JPH10171736 A JP H10171736A
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- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
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- H04Q11/0478—Provisions for broadband connections
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/54—Store-and-forward switching systems
- H04L12/56—Packet switching systems
- H04L12/5601—Transfer mode dependent, e.g. ATM
- H04L2012/5614—User Network Interface
- H04L2012/5616—Terminal equipment, e.g. codecs, synch.
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- H04L12/54—Store-and-forward switching systems
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- H04L2012/5681—Buffer or queue management
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- Computer Networks & Wireless Communication (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Computer And Data Communications (AREA)
Abstract
(57)【要約】
【課題】 ＡＴＭネットワークにおいて、要求される前
にデータ・ブロックをプリフェッチし、メモリ・リード
の遅延を効果的に低減させるプリフェッチ装置を得るこ
と。 【解決手段】 好ましい実施形態の方法は、１）要求さ
れたデータ・ブロックのアドレスが与えられたとき、次
の連続したデータ・ブロックのプリフェッチ・アドレス
を計算し、２）現在の要求アドレスと前に計算されたプ
リフェッチ・アドレスとを比較し、３）現在の要求アド
レスが前に計算されたフェッチ・アドレスと一致したか
どうかに対応するヒット／ミス表示を生成するステップ
を含む。
にデータ・ブロックをプリフェッチし、メモリ・リード
の遅延を効果的に低減させるプリフェッチ装置を得るこ
と。 【解決手段】 好ましい実施形態の方法は、１）要求さ
れたデータ・ブロックのアドレスが与えられたとき、次
の連続したデータ・ブロックのプリフェッチ・アドレス
を計算し、２）現在の要求アドレスと前に計算されたプ
リフェッチ・アドレスとを比較し、３）現在の要求アド
レスが前に計算されたフェッチ・アドレスと一致したか
どうかに対応するヒット／ミス表示を生成するステップ
を含む。
Description
【０００１】
【発明の属する技術分野】本発明はデータの入出力（Ｉ
／Ｏ）又はコンピュータ・ネットワーキングに関する。
特に本発明はコンピュータ・ネットワークにおける入出
力（Ｉ／Ｏ）データのバッファリングに関する。
／Ｏ）又はコンピュータ・ネットワーキングに関する。
特に本発明はコンピュータ・ネットワークにおける入出
力（Ｉ／Ｏ）データのバッファリングに関する。
【０００２】
【従来の技術】マルチメディア通信の出現によって、ネ
ットワークはいまや複数のデータ・タイプをサポートす
る必要がある。その結果、ネットワークの製造業者は彼
等の努力を非同期転送モード（「ＡＴＭ (asynchronous
transfer mode) 」）に集中しようとしている。ＡＴＭ
のネットワークでは、大量の仮想チャネル、恐らく数十
又は数百、が同時に動作する。各仮想チャネルは仮想メ
モリの排他的ページを必要とする。メモリのこれらペー
ジに対してアクセスが行われる。これらのアクセスが時
間的にきわどい状態で行われることは必須である。高性
能ネットワーク・インターフェースにおいて、ホスト・
メモリに対する遅延及び帯域幅は、保証されたピーク・
リンク・レートを維持するために重大な問題である。
ットワークはいまや複数のデータ・タイプをサポートす
る必要がある。その結果、ネットワークの製造業者は彼
等の努力を非同期転送モード（「ＡＴＭ (asynchronous
transfer mode) 」）に集中しようとしている。ＡＴＭ
のネットワークでは、大量の仮想チャネル、恐らく数十
又は数百、が同時に動作する。各仮想チャネルは仮想メ
モリの排他的ページを必要とする。メモリのこれらペー
ジに対してアクセスが行われる。これらのアクセスが時
間的にきわどい状態で行われることは必須である。高性
能ネットワーク・インターフェースにおいて、ホスト・
メモリに対する遅延及び帯域幅は、保証されたピーク・
リンク・レートを維持するために重大な問題である。
【０００３】ネットワーク・インターフェースは、少な
くともリンク・レートのホスト入出力（Ｉ／Ｏ）バス上
での保証された帯域幅を達成しなければならない。非常
に高性能なネットワーク・インターフェースにおいて、
これには、Ｉ／Ｏバスからの高い帯域幅とバス・インタ
ーフェースの効率の良い設計が必要である。効率の良い
バス・インターフェースを提供して帯域幅を最大にし、
遅延を低減することが重要である。
くともリンク・レートのホスト入出力（Ｉ／Ｏ）バス上
での保証された帯域幅を達成しなければならない。非常
に高性能なネットワーク・インターフェースにおいて、
これには、Ｉ／Ｏバスからの高い帯域幅とバス・インタ
ーフェースの効率の良い設計が必要である。効率の良い
バス・インターフェースを提供して帯域幅を最大にし、
遅延を低減することが重要である。
【０００４】Ｉ／Ｏバスに対する調停時間が全体的帯域
幅を低下させ、遅延を増大させる。これは、多くの高速
Ｉ／Ｏバスの正しいバス・プロトコルが、データを転送
せずに、装置がバスのオーナーシップを取得して保持す
ることを妨げ、従って、そのＩ／Ｏバスに対する他のバ
ス装置のアクセスをブロックしているためである。
幅を低下させ、遅延を増大させる。これは、多くの高速
Ｉ／Ｏバスの正しいバス・プロトコルが、データを転送
せずに、装置がバスのオーナーシップを取得して保持す
ることを妨げ、従って、そのＩ／Ｏバスに対する他のバ
ス装置のアクセスをブロックしているためである。
【０００５】
【発明が解決しようとする課題】従来の先見（ルックア
ヘッド）ロジック又はプリフェッチ・ロジックは、多く
の理由でそのＡＴＭシステムへの適用がうまくいってい
ない。第１に、プリフェッチ・サイクル中にマップされ
ていないメモリ位置に対するアクセスを防止するか、あ
るいは、プリフェッチの推測が不成功であったときに無
駄なバス・サイクルを生成しないという能力がない。第
２に、プリフェッチ・キャッシュ・ミスが生じ、デスク
リプタのアクセスがデータ・ストリームのアクセスの中
に入り込み、書き込みデータと読み出しデータとが混在
し、一般的プリフェッチ・バッファのキャッシュ・マネ
ジメントが採用されると、従来のプリフェッチの機構は
すぐに過度に複雑になる。最後に、ＡＴＭのプロセスで
は、プリフェッチ・プロトコルはＩ／Ｏバスへのアセス
を必要としている他のデータ・ジェネレータからのアク
セス要求に対して優先順位をつけることができない。
ヘッド）ロジック又はプリフェッチ・ロジックは、多く
の理由でそのＡＴＭシステムへの適用がうまくいってい
ない。第１に、プリフェッチ・サイクル中にマップされ
ていないメモリ位置に対するアクセスを防止するか、あ
るいは、プリフェッチの推測が不成功であったときに無
駄なバス・サイクルを生成しないという能力がない。第
２に、プリフェッチ・キャッシュ・ミスが生じ、デスク
リプタのアクセスがデータ・ストリームのアクセスの中
に入り込み、書き込みデータと読み出しデータとが混在
し、一般的プリフェッチ・バッファのキャッシュ・マネ
ジメントが採用されると、従来のプリフェッチの機構は
すぐに過度に複雑になる。最後に、ＡＴＭのプロセスで
は、プリフェッチ・プロトコルはＩ／Ｏバスへのアセス
を必要としている他のデータ・ジェネレータからのアク
セス要求に対して優先順位をつけることができない。
【０００６】従って、ＡＴＭシステムによるアクセス要
求時の前に伝送データ・バッファをアクセスし、メモリ
読み出し遅延を効果的に低減してパケット転送の帯域幅
を最適化する装置が必要である。
求時の前に伝送データ・バッファをアクセスし、メモリ
読み出し遅延を効果的に低減してパケット転送の帯域幅
を最適化する装置が必要である。
【０００７】
【課題を解決するための手段】本発明は、ＡＴＭシステ
ムによるアクセス要求時の前に伝送データ・バッファを
アクセスし、メモリ読み出し遅延を効果的に低減してパ
ケット転送の帯域幅を最適化する装置である。全体的帯
域幅も、読み出しデータ・アクセスと読み出しデータ処
理とをオーバラップさせることによって増加している。
本発明は、コンピュータ・ネットワークの動作を、要求
前にデータ・ブロックをプリフェッチ・アクセスするこ
とによって向上させるものである。好ましい実施形態の
方法は、１）要求されたデータ・ブロックの与えられた
アドレスから次の連続したデータ・ブロックのプリフェ
ッチ・アドレスを計算し、２）現在の要求アドレスを前
に計算したプリフェッチ・アドレスと比較し、３）現在
の要求アドレスが前に計算したプリフェッチ・アドレス
と一致したかどうかに対応したヒット／ミス表示を生成
するというステップを有する。
ムによるアクセス要求時の前に伝送データ・バッファを
アクセスし、メモリ読み出し遅延を効果的に低減してパ
ケット転送の帯域幅を最適化する装置である。全体的帯
域幅も、読み出しデータ・アクセスと読み出しデータ処
理とをオーバラップさせることによって増加している。
本発明は、コンピュータ・ネットワークの動作を、要求
前にデータ・ブロックをプリフェッチ・アクセスするこ
とによって向上させるものである。好ましい実施形態の
方法は、１）要求されたデータ・ブロックの与えられた
アドレスから次の連続したデータ・ブロックのプリフェ
ッチ・アドレスを計算し、２）現在の要求アドレスを前
に計算したプリフェッチ・アドレスと比較し、３）現在
の要求アドレスが前に計算したプリフェッチ・アドレス
と一致したかどうかに対応したヒット／ミス表示を生成
するというステップを有する。
【０００８】本発明の他の特徴は添付図面及び以下の詳
細な説明から明らかになろう。
細な説明から明らかになろう。
【０００９】
【発明の実施の形態】ＡＴＭシステムによるアクセス要
求時の前に伝送データ・バッファをアクセスし、メモリ
読み出し遅延を効果的に低減してパケット転送の帯域幅
を最適化する装置及び方法を説明する。以下の記載にお
いて、説明の目的で、本発明の十分な理解のために、多
くの具体的詳細事項が述べられている。しかし、当業者
には、本発明がこれらの具体的詳細事項なしで実施でき
ることは明らかであろう。その他、本発明を不必要に不
明確にすることを避けるために、よく知られた構造、イ
ンターフェース及び装置はブロック図の形で示されてい
る。
求時の前に伝送データ・バッファをアクセスし、メモリ
読み出し遅延を効果的に低減してパケット転送の帯域幅
を最適化する装置及び方法を説明する。以下の記載にお
いて、説明の目的で、本発明の十分な理解のために、多
くの具体的詳細事項が述べられている。しかし、当業者
には、本発明がこれらの具体的詳細事項なしで実施でき
ることは明らかであろう。その他、本発明を不必要に不
明確にすることを避けるために、よく知られた構造、イ
ンターフェース及び装置はブロック図の形で示されてい
る。
【００１０】図１は、改良されたＡＴＭシステム２００
内のＡＴＭコア及びＩ／Ｏバス・インターフェースに結
合された本発明のプリフェッチ装置の好ましい実施形態
を示す。ＡＴＭコア２１０は、データ・セル（例えば、
チェックサム・バイトを除いた標準ＡＴＭセル）のセル
化及びリアセンブリを行うセグメント化・リアセンブリ
（「ＳＡＲ」）ユニットを有し、メモリとしてオフチッ
プのメモリを利用する。ＡＴＭコア２１０は有名なＡＴ
Ｍに関する物理インターフェースの全体的テスト及び動
作（ＵＴＯＰＩＡ）の標準に準拠したＡＴＭ／物理イン
ターフェース（図示せず）とデータ・セルの交換を行
う。ＡＴＭ／物理インターフェースは、チェックサムを
送出されるデータ・セルのヘッダに挿入してＡＴＭセル
を生成するように位置づけられ、あるいは入来するＡＴ
Ｍセルのチェックサムが正しいかどうか計算し、もし正
しければそのデータ・セルをＡＴＭコア２１０へ転送す
る前にそのチェックサムを取り除くように位置づけられ
る。物理層は、電圧線を正しく終端するために設けられ
ている。ＡＴＭコア２１０の詳細は、上記参照の出願中
の特許出願に詳しく記載されている。
内のＡＴＭコア及びＩ／Ｏバス・インターフェースに結
合された本発明のプリフェッチ装置の好ましい実施形態
を示す。ＡＴＭコア２１０は、データ・セル（例えば、
チェックサム・バイトを除いた標準ＡＴＭセル）のセル
化及びリアセンブリを行うセグメント化・リアセンブリ
（「ＳＡＲ」）ユニットを有し、メモリとしてオフチッ
プのメモリを利用する。ＡＴＭコア２１０は有名なＡＴ
Ｍに関する物理インターフェースの全体的テスト及び動
作（ＵＴＯＰＩＡ）の標準に準拠したＡＴＭ／物理イン
ターフェース（図示せず）とデータ・セルの交換を行
う。ＡＴＭ／物理インターフェースは、チェックサムを
送出されるデータ・セルのヘッダに挿入してＡＴＭセル
を生成するように位置づけられ、あるいは入来するＡＴ
Ｍセルのチェックサムが正しいかどうか計算し、もし正
しければそのデータ・セルをＡＴＭコア２１０へ転送す
る前にそのチェックサムを取り除くように位置づけられ
る。物理層は、電圧線を正しく終端するために設けられ
ている。ＡＴＭコア２１０の詳細は、上記参照の出願中
の特許出願に詳しく記載されている。
【００１１】ＡＴＭコア２１０はホスト・メモリ２０５
に置かれた読み出しデータ・ブロック及び書き込みデー
タ・ブロック、フリー・バッファ及びデータ・バッファ
・デスクリプタ、及び状態関連のデスクリプタ（図示せ
ず）をアクセスする。これらのデータ・ブロック及びデ
スクリプタはＡＴＭネットワークの当業者にはよく知ら
れている。ＡＴＭコア２１０によって使用される他の情
報もメモリ２０５にストアされる。ＡＴＭコア２１０
は、ライト・データ・アウト信号線上のライト・バッフ
ァ１１４、リード・データ・イン信号線上のリード・バ
ッファ１１８、及びアドレス信号線上のアドレス用ファ
ースト・イン／ファースト・アウト（ＦＩＦＯ）バッフ
ァ２２２を含むバス・インターフェースを介してメモリ
２０５をアクセスする。好ましい実施形態では、従来の
二重バッファ体系を用いてＡＴＭコア２１０をリード・
データ及びライト・データ経路上のバス・インターフェ
ースに結合する。従来の構成では、二重ライト・バッフ
ァ１１４はマルチプレクサ１１２で多重化された第１ラ
イト・バッファ＃１及び第２ライト・バッファ＃２を提
供し、これらの入力は有名なラウンド・ロビン状態マシ
ン（図示せず）を用いて選択される。同様に、従来の構
成では、リード・バッファ１１８の二重リード・バッフ
ァ＃１及び＃２は、マルチプレクサ２１６で多重化され
た第１リード・バッファ＃１及び第２リード・バッファ
＃２を提供し、これらの入力は有名なラウンド・ロビン
状態マシン（図示せず）を用いて選択さる。リード・デ
ータ経路上の第３リード・バッファ２１８は、本発明の
プリフェッチ機構に関するプリフェッチ・キャッシュで
あり、以下に詳しく説明する。これらバッファ１１８の
何れも、バッファ１１８に対するアクセスがラウンド・
ロビン式に循環するのでプリフェッチ・キャッシュ２１
８として動作する。再び、これは以下に詳しく説明す
る。各バッファ１１８は２SZバイトの大きさであり、Ｓ
Ｚはサイズ・フィールド（rd_Size 又は Wr_size）に含
まれるビット数を表す。リード要求に対する入来データ
は各バースト・リード・サイクルでラウンド・ロビン式
にＡＴＭコア２１０からリード・バッファ１１８に流入
する。同様に、ライト要求に対する出力データは各バー
スト・ライト・サイクルでライト・バッファ１１４の２
つの二重バッファ＃１及び＃２に交互にＡＴＭコア２１
０から流入する。
に置かれた読み出しデータ・ブロック及び書き込みデー
タ・ブロック、フリー・バッファ及びデータ・バッファ
・デスクリプタ、及び状態関連のデスクリプタ（図示せ
ず）をアクセスする。これらのデータ・ブロック及びデ
スクリプタはＡＴＭネットワークの当業者にはよく知ら
れている。ＡＴＭコア２１０によって使用される他の情
報もメモリ２０５にストアされる。ＡＴＭコア２１０
は、ライト・データ・アウト信号線上のライト・バッフ
ァ１１４、リード・データ・イン信号線上のリード・バ
ッファ１１８、及びアドレス信号線上のアドレス用ファ
ースト・イン／ファースト・アウト（ＦＩＦＯ）バッフ
ァ２２２を含むバス・インターフェースを介してメモリ
２０５をアクセスする。好ましい実施形態では、従来の
二重バッファ体系を用いてＡＴＭコア２１０をリード・
データ及びライト・データ経路上のバス・インターフェ
ースに結合する。従来の構成では、二重ライト・バッフ
ァ１１４はマルチプレクサ１１２で多重化された第１ラ
イト・バッファ＃１及び第２ライト・バッファ＃２を提
供し、これらの入力は有名なラウンド・ロビン状態マシ
ン（図示せず）を用いて選択される。同様に、従来の構
成では、リード・バッファ１１８の二重リード・バッフ
ァ＃１及び＃２は、マルチプレクサ２１６で多重化され
た第１リード・バッファ＃１及び第２リード・バッファ
＃２を提供し、これらの入力は有名なラウンド・ロビン
状態マシン（図示せず）を用いて選択さる。リード・デ
ータ経路上の第３リード・バッファ２１８は、本発明の
プリフェッチ機構に関するプリフェッチ・キャッシュで
あり、以下に詳しく説明する。これらバッファ１１８の
何れも、バッファ１１８に対するアクセスがラウンド・
ロビン式に循環するのでプリフェッチ・キャッシュ２１
８として動作する。再び、これは以下に詳しく説明す
る。各バッファ１１８は２SZバイトの大きさであり、Ｓ
Ｚはサイズ・フィールド（rd_Size 又は Wr_size）に含
まれるビット数を表す。リード要求に対する入来データ
は各バースト・リード・サイクルでラウンド・ロビン式
にＡＴＭコア２１０からリード・バッファ１１８に流入
する。同様に、ライト要求に対する出力データは各バー
スト・ライト・サイクルでライト・バッファ１１４の２
つの二重バッファ＃１及び＃２に交互にＡＴＭコア２１
０から流入する。
【００１２】ＡＴＭコア２１０をメモリ・バス・インタ
ーフェースに効果的に結合させるために、特にこの２つ
が異なったクロック周波数で動作する場合は、ＡＴＭコ
ア２１０からのアドレスは、現在保留中又はプリフェッ
チ・メモリ２０５のデータ・アクセス要求に関する複数
のアドレスに対する複数のメモリ位置（例えば、２２４
〜２２８）を与えるように構成されたアドレスＦＩＦＯ
にキューされる。アドレスＦＩＦＯ２２２は、読み出
し、フェッチ又は書き込み要求を、メモリ２０５によっ
てサービスされるまで保持する。
ーフェースに効果的に結合させるために、特にこの２つ
が異なったクロック周波数で動作する場合は、ＡＴＭコ
ア２１０からのアドレスは、現在保留中又はプリフェッ
チ・メモリ２０５のデータ・アクセス要求に関する複数
のアドレスに対する複数のメモリ位置（例えば、２２４
〜２２８）を与えるように構成されたアドレスＦＩＦＯ
にキューされる。アドレスＦＩＦＯ２２２は、読み出
し、フェッチ又は書き込み要求を、メモリ２０５によっ
てサービスされるまで保持する。
【００１３】ＡＴＭコア２２１０は、 rd_addrバス２３
０上のこれらの読み出し要求アドレス又は Wr_addrバス
２３２上の書き込み要求アドレスをマルチプレクサ２２
０を介してＦＩＦＯ２２２へ供給し、そのマルチプレク
サの入力は以下に説明するプリフェッチ制御状態マシン
からの信号を用いて選択させる。本発明では、プリフェ
ッチ・ユニット２５０は rd_addrバス２３０上に並列に
追加され、その出力側でマルチプレクサ２２０に結合さ
れる。以下に説明するように、プリフェッチ・ユニット
２５０は、読み出し要求に関するアドレスを前に実行し
たよりも早いタイミング・ステージでメモリ２０５に与
える。
０上のこれらの読み出し要求アドレス又は Wr_addrバス
２３２上の書き込み要求アドレスをマルチプレクサ２２
０を介してＦＩＦＯ２２２へ供給し、そのマルチプレク
サの入力は以下に説明するプリフェッチ制御状態マシン
からの信号を用いて選択させる。本発明では、プリフェ
ッチ・ユニット２５０は rd_addrバス２３０上に並列に
追加され、その出力側でマルチプレクサ２２０に結合さ
れる。以下に説明するように、プリフェッチ・ユニット
２５０は、読み出し要求に関するアドレスを前に実行し
たよりも早いタイミング・ステージでメモリ２０５に与
える。
【００１４】読み出し要求信号(rd_req)がアサートさ
れ、それによって rd_addrバス２３０上のアドレスから
始まってその後 rd_sizeバイトで終了するメモリ２０５
のメモリ位置からの読み出しを示すと、読み出しアクセ
スは好ましい実施形態のＡＴＭコアによって起動され
る。図１に示すように rd_size信号はＡＴＭコア２１０
から出力される別の信号である。メモリの要求ブロック
の長さを表すのに別の手段が同様に使えることは当業者
には明らかであろう。アクセスされるデータのタイプ
（例えば、データ・バッファ、バッファ・デスクリプ
タ、コンプリーション・デスクリプタ等）は、ＡＴＭコ
ア２１０から出力される rd_type信号によって示され
る。これについても、望ましい情報タイプを表すのに別
の手段が同様に使えることは当業者には明らかであろ
う。 rd_addrバス２３０に与えられた読み出しアドレス
は、マルチプレクサ２２０で選択され、従来の手段でア
ドレスＦＩＦＯ２２２の次の利用可能な位置にストアさ
れる。読み出し要求アドレスがアドレスＦＩＦＯ２２２
の先頭に移動したとき、その読み出し要求アドレスはメ
モリ２０５へ出力される。メモリ２０５が読み出し要求
の rd_req信号及び rd_addr 信号に応答できるようにな
ると、要求されたデータはリード・データ・バッファ１
１８及びマルチプレクサ２１６を介して rd_dataバス２
３４上に与えられる。rd_ack信号がアサートされ、 rd_
addrバス２３０上のアドレスがバス・インターフェース
・ロジックにラッチされ、ＡＴＭコア２１０が rd_addr
バス２３０上の現在のアドレスを次のアドレスに自由に
かえることができることを示す。これによってアドレス
信号の限定されたパイプライン化効果が可能になる。別
の信号 rd_done（図３に示す）は rd_dataバス２３４上
の有効データの存在を示す。読み出し要求は読み出しデ
ータがＡＴＭコア２１０に取得されたときに終了する。
れ、それによって rd_addrバス２３０上のアドレスから
始まってその後 rd_sizeバイトで終了するメモリ２０５
のメモリ位置からの読み出しを示すと、読み出しアクセ
スは好ましい実施形態のＡＴＭコアによって起動され
る。図１に示すように rd_size信号はＡＴＭコア２１０
から出力される別の信号である。メモリの要求ブロック
の長さを表すのに別の手段が同様に使えることは当業者
には明らかであろう。アクセスされるデータのタイプ
（例えば、データ・バッファ、バッファ・デスクリプ
タ、コンプリーション・デスクリプタ等）は、ＡＴＭコ
ア２１０から出力される rd_type信号によって示され
る。これについても、望ましい情報タイプを表すのに別
の手段が同様に使えることは当業者には明らかであろ
う。 rd_addrバス２３０に与えられた読み出しアドレス
は、マルチプレクサ２２０で選択され、従来の手段でア
ドレスＦＩＦＯ２２２の次の利用可能な位置にストアさ
れる。読み出し要求アドレスがアドレスＦＩＦＯ２２２
の先頭に移動したとき、その読み出し要求アドレスはメ
モリ２０５へ出力される。メモリ２０５が読み出し要求
の rd_req信号及び rd_addr 信号に応答できるようにな
ると、要求されたデータはリード・データ・バッファ１
１８及びマルチプレクサ２１６を介して rd_dataバス２
３４上に与えられる。rd_ack信号がアサートされ、 rd_
addrバス２３０上のアドレスがバス・インターフェース
・ロジックにラッチされ、ＡＴＭコア２１０が rd_addr
バス２３０上の現在のアドレスを次のアドレスに自由に
かえることができることを示す。これによってアドレス
信号の限定されたパイプライン化効果が可能になる。別
の信号 rd_done（図３に示す）は rd_dataバス２３４上
の有効データの存在を示す。読み出し要求は読み出しデ
ータがＡＴＭコア２１０に取得されたときに終了する。
【００１５】書き込み要求は図１に示されている wr_re
q 信号、Wr_addr 信号、Wr_type 信号及び Wr_size信号
を用いて同様に起動される。これらの信号に加えてリー
ド・データ・バス及びライト・データ・バスが別々にな
っているために読み出し及び書き込み動作がオーバーラ
ップできる。書き込みデータは、ＡＴＭコア２１０から
の wr_req によって起動されたバスト・ライト・サイク
ル毎にライト・バッファ１１４のそれぞれのバッファの
間で交替して与えられる。好ましい実施形態では、 rd_
size及び wr_sizeのフィールドは２SZバイトの最大読み
出し及び書き込み動作を意味し、ＳＺはサイズ・フィー
ルド（rd_size 又は wr_size）に含まれるビット数を表
す。当業者には他のサイズの限界が同様に適用できるこ
とは明らかであろう。
q 信号、Wr_addr 信号、Wr_type 信号及び Wr_size信号
を用いて同様に起動される。これらの信号に加えてリー
ド・データ・バス及びライト・データ・バスが別々にな
っているために読み出し及び書き込み動作がオーバーラ
ップできる。書き込みデータは、ＡＴＭコア２１０から
の wr_req によって起動されたバスト・ライト・サイク
ル毎にライト・バッファ１１４のそれぞれのバッファの
間で交替して与えられる。好ましい実施形態では、 rd_
size及び wr_sizeのフィールドは２SZバイトの最大読み
出し及び書き込み動作を意味し、ＳＺはサイズ・フィー
ルド（rd_size 又は wr_size）に含まれるビット数を表
す。当業者には他のサイズの限界が同様に適用できるこ
とは明らかであろう。
【００１６】好ましい実施形態のＡＴＭコア２１０はＡ
ＴＭコアから出力される最終転送要求（tx_last_req）
信号２１１を含む。この tx_last_req 信号は、連続し
たデータ・ブロックに対する一連の要求の最後のブロッ
クに対して要求が行われるときにＡＴＭコア２１０によ
ってアサートされる。この信号によって、ページ又はセ
グメントの境界を越えたアクセスをチェックするための
他のロジックが不要となる。
ＴＭコアから出力される最終転送要求（tx_last_req）
信号２１１を含む。この tx_last_req 信号は、連続し
たデータ・ブロックに対する一連の要求の最後のブロッ
クに対して要求が行われるときにＡＴＭコア２１０によ
ってアサートされる。この信号によって、ページ又はセ
グメントの境界を越えたアクセスをチェックするための
他のロジックが不要となる。
【００１７】好ましい実施形態のプリフェッチ装置 図１のアドレスＦＩＦＯに対して３つのアドレス源があ
る。 rd_addrバス２３０及び wr_addrバス２３２上にそ
れぞれ設けられた基本的読み出し及び書き込みアドレス
源とプリフェッチ・ユニット２５０の出力側に設けられ
たプリフェッチ・アドレス源（pf_addr）がある。読み
出し要求に対しては、rd_addrバス２３０上のアドレス
は、要求されたデータのブロックが始まるメモリ２０５
内の位置を定義する。ブロックのサイズは rd_sizeの値
で定義される。典型的には、メモリ・ブロックはメモリ
２０５に対して、連続ブロックの形で要求される。従っ
て、位置Ａで始まるデータのブロックに対する読み出し
要求の後に、位置Ａ＋「rd_size」で始まるデータ・ブ
ロックに対する読み出し要求が続く。ここで、rd_size
は前の要求におけるブロックのサイズである。本発明は
読み出し要求のこの典型的特性を用いてアドレスＦＩＦ
Ｏ２２２に対するアドレスの供給を最適化している。本
発明のプリフェッチ能力がイネーブルされると、プリフ
ェッチ・ユニット２５０は、rd_addr バス２３０上でＡ
ＴＭコア２１０によって現在要求されているデータ・ブ
ロック以後のメモリ２０５内の連続したブロックのプリ
フェッチ・アドレス（pf_addr）を作成する。プリフェ
ッチ・ブロックのアドレス（pf_addr）は、実際に要求
されたデータ・ブロックのアドレス(rd_addr) に加え
て、アドレスＦＩＦＯ２２２にストアされる。従って、
プリフェッチ・アドレスは、ＡＴＭコア２１０からのそ
のデータ・ブロックに対する実際の要求の前にプリフェ
ッチ・ユニット２５０によってアドレスＦＩＦＯ２２２
にキューされる。本発明のプリフェッチ・ユニット２５
０は、プリフェッチが発生するとき、図２に関連して以
下に詳細に説明するように制御する。
る。 rd_addrバス２３０及び wr_addrバス２３２上にそ
れぞれ設けられた基本的読み出し及び書き込みアドレス
源とプリフェッチ・ユニット２５０の出力側に設けられ
たプリフェッチ・アドレス源（pf_addr）がある。読み
出し要求に対しては、rd_addrバス２３０上のアドレス
は、要求されたデータのブロックが始まるメモリ２０５
内の位置を定義する。ブロックのサイズは rd_sizeの値
で定義される。典型的には、メモリ・ブロックはメモリ
２０５に対して、連続ブロックの形で要求される。従っ
て、位置Ａで始まるデータのブロックに対する読み出し
要求の後に、位置Ａ＋「rd_size」で始まるデータ・ブ
ロックに対する読み出し要求が続く。ここで、rd_size
は前の要求におけるブロックのサイズである。本発明は
読み出し要求のこの典型的特性を用いてアドレスＦＩＦ
Ｏ２２２に対するアドレスの供給を最適化している。本
発明のプリフェッチ能力がイネーブルされると、プリフ
ェッチ・ユニット２５０は、rd_addr バス２３０上でＡ
ＴＭコア２１０によって現在要求されているデータ・ブ
ロック以後のメモリ２０５内の連続したブロックのプリ
フェッチ・アドレス（pf_addr）を作成する。プリフェ
ッチ・ブロックのアドレス（pf_addr）は、実際に要求
されたデータ・ブロックのアドレス(rd_addr) に加え
て、アドレスＦＩＦＯ２２２にストアされる。従って、
プリフェッチ・アドレスは、ＡＴＭコア２１０からのそ
のデータ・ブロックに対する実際の要求の前にプリフェ
ッチ・ユニット２５０によってアドレスＦＩＦＯ２２２
にキューされる。本発明のプリフェッチ・ユニット２５
０は、プリフェッチが発生するとき、図２に関連して以
下に詳細に説明するように制御する。
【００１８】図１に示す３つのリード・バッファ１１８
は、プリフェッチがイネーブルされると全て使用され
る。当業者には、リード・データ経路内で異なったバッ
ファの数が同様に用いられることは明らかであろう。
「プリフェッチ・キャッシュ」２１８はこれらのバッフ
ァの１つに対して具体的に指定されていないが、プリフ
ェッチ・キャッシュは３つのデータ・バッファ１１８の
間でその位置を循環する。本発明の平易さの要点は、rd
_data バス２３４上に与えられるデータがいつもＮ個
（図１に示す例ではＮ＝３）のバッファを順に循環し
て、プリフェッチのミスやヒットに関係なく、そのアク
セスが送信データ・バッファ（ＴＸＤＢ）に対するもの
であったかデスクリプタに対するものであったか、ある
いはプリフェッチ・キャッシュがディスエーブされてい
たかに関係なく要求されたバースト・データを与えるこ
とである。特定の条件によって読み出しデータのバッフ
ァへのデポジットが制御されるが、データの読み出しは
全ての状況下に置いてバッファ１１８の間で純粋に順番
に行われる。
は、プリフェッチがイネーブルされると全て使用され
る。当業者には、リード・データ経路内で異なったバッ
ファの数が同様に用いられることは明らかであろう。
「プリフェッチ・キャッシュ」２１８はこれらのバッフ
ァの１つに対して具体的に指定されていないが、プリフ
ェッチ・キャッシュは３つのデータ・バッファ１１８の
間でその位置を循環する。本発明の平易さの要点は、rd
_data バス２３４上に与えられるデータがいつもＮ個
（図１に示す例ではＮ＝３）のバッファを順に循環し
て、プリフェッチのミスやヒットに関係なく、そのアク
セスが送信データ・バッファ（ＴＸＤＢ）に対するもの
であったかデスクリプタに対するものであったか、ある
いはプリフェッチ・キャッシュがディスエーブされてい
たかに関係なく要求されたバースト・データを与えるこ
とである。特定の条件によって読み出しデータのバッフ
ァへのデポジットが制御されるが、データの読み出しは
全ての状況下に置いてバッファ１１８の間で純粋に順番
に行われる。
【００１９】本発明の基本的アイデアは、好ましい実施
形態において６４バイトよりも大きいデータ・パケット
を読み出すとき、３つのリード・バッファ１１８を用い
てスループットを最大にし、読み出し遅延を低減させる
ことができるということである。プリフェッチ動作中Ａ
ＴＭコア２１０は、前の読み出し要求のデータをデータ
・バッファ１１８の第１のバッファＡから読み出し、現
在の読み出し要求のデータはデータ・バッファ１１８の
第２のバッファＢを充填し、データ・バッファ１１８の
第３のバッファＣには恐らくＡＴＭコア２１０が次に要
求するであろうデータが充填される。この同時動作は前
述のように、主として rd_ack 信号によって与えられる
アドレスのパイプライン化によって可能になる。
形態において６４バイトよりも大きいデータ・パケット
を読み出すとき、３つのリード・バッファ１１８を用い
てスループットを最大にし、読み出し遅延を低減させる
ことができるということである。プリフェッチ動作中Ａ
ＴＭコア２１０は、前の読み出し要求のデータをデータ
・バッファ１１８の第１のバッファＡから読み出し、現
在の読み出し要求のデータはデータ・バッファ１１８の
第２のバッファＢを充填し、データ・バッファ１１８の
第３のバッファＣには恐らくＡＴＭコア２１０が次に要
求するであろうデータが充填される。この同時動作は前
述のように、主として rd_ack 信号によって与えられる
アドレスのパイプライン化によって可能になる。
【００２０】図２を参照すると、好ましい実施形態のプ
リフェッチ・ユニット２５０の内部体系が示されてい
る。プリフェッチ・ユニット２５０の基本的機能は次の
通りである。１）次の連続したデータ・ブロック（すな
わちプリフェッチ・アドレス pf_addr）のアドレスを計
算する。２）プリフェッチすべきデータ・ブロックのプ
リフェッチ・アドレスをプリフェッチ・レジスタ３１２
に登録する。３）ＡＴＭコア２１０から送出された現在
のリード・アドレス(rd_addr) と前の読み出し要求サイ
クル中にプリフェッチ・レジスタ３１２に登録されてい
る前のプリフェッチ・アドレスのリード・アドレス、す
なわち前のプリフェッチ・アドレスに対応して現在プリ
フェッチ・キャッシュ２１８にあるデータ、とを比較す
る。４）現在のリード・アドレス(rd_addr) が前のプリ
フェッチ・アドレスと一致したかどうかに対応する PF_
hit/miss表示を表示する。５）プリフェッチ・ユニット
２５０内に保持されているプリフェッチ・キャッシュ有
効表示を更新する。好ましい実施形態のプリフェッチ装
置のこれらの機能及び他の機能については次の節で説明
する。
リフェッチ・ユニット２５０の内部体系が示されてい
る。プリフェッチ・ユニット２５０の基本的機能は次の
通りである。１）次の連続したデータ・ブロック（すな
わちプリフェッチ・アドレス pf_addr）のアドレスを計
算する。２）プリフェッチすべきデータ・ブロックのプ
リフェッチ・アドレスをプリフェッチ・レジスタ３１２
に登録する。３）ＡＴＭコア２１０から送出された現在
のリード・アドレス(rd_addr) と前の読み出し要求サイ
クル中にプリフェッチ・レジスタ３１２に登録されてい
る前のプリフェッチ・アドレスのリード・アドレス、す
なわち前のプリフェッチ・アドレスに対応して現在プリ
フェッチ・キャッシュ２１８にあるデータ、とを比較す
る。４）現在のリード・アドレス(rd_addr) が前のプリ
フェッチ・アドレスと一致したかどうかに対応する PF_
hit/miss表示を表示する。５）プリフェッチ・ユニット
２５０内に保持されているプリフェッチ・キャッシュ有
効表示を更新する。好ましい実施形態のプリフェッチ装
置のこれらの機能及び他の機能については次の節で説明
する。
【００２１】再び図２を参照すると、プリフェッチ・ユ
ニット２５０は加算器３１０を有し、図１に示すよう
に、この加算器は入力として現在の読み出し要求アドレ
ス（rd_addr）及びＡＴＭコア２１０から出力される rd
_size 信号で示される要求されたデータ・ブロックのサ
イズを受信する。加算器３１０は現在の読み出し要求ア
ドレス(rd_addr) 値と要求されたデータ・ブロックのサ
イズに対応する値とを加算する。結果の合計はプリフェ
ッチ・アドレス(pf_addr) としてマルチプレクサ２２０
及びプリフェッチ・レジスタ(PF_addr_reg) ３１２へ出
力される。プリフェッチ・アドレス（pf_addr）は、rd_
addrで表される現在の要求ブロックの後に恐らく要求さ
れるであろう次の連続したデータ・ブロックのアドレス
を表す。プリフェッチ・アドレスはレジスタ３１２に登
録され、次の読み出し要求サイクルまで保存される。プ
リフェッチ・アドレスは次の場合にのみ登録される。
１）ＡＴＭコア２１０からの tx_last_req信号が、現在
の読み出し要求が複数の連続したブロック転送における
最後の要求であることを示していないとき。２）次のデ
ータ・ブロックの要求が不連続のデータ・ブロックに対
するものではないとき。３）読み出し要求が rd_type
信号（not_last_block 信号）で示されるデータ・ブロ
ックに対するものであるとき。この制約は図３に示すよ
うに not_last block 信号を図２に示すレジスタ３１２
のチップ・イネーブル（ＣＥ）入力に与えることによっ
て賦課される。not_last_block信号又は別の実施形態で
は同様の信号を用いることによって、プリフェッチ動作
がプリフェッチのデータ・ブロックを必要としない読み
出しサイクルに無用に行われないことになる。データ・
ブロックのタイプでプリフェッチを限定することによっ
て、プリフェッチ動作は特定のタイプのデータに対して
は条件付きとなる。レジスタ３１２の出力（すなわち、
１サイクル遅れの前のプリフェッチ・アドレス）は、入
力として比較器３１６に与えられる。現在の読み出し要
求アドレス(rd_addr) も入力として線３２０上で比較器
３１６に与えられる。レジスタ３１４は、プリフェッチ
されたデータ・ブロックが有効であるときにそれを表示
するために用いられる。
ニット２５０は加算器３１０を有し、図１に示すよう
に、この加算器は入力として現在の読み出し要求アドレ
ス（rd_addr）及びＡＴＭコア２１０から出力される rd
_size 信号で示される要求されたデータ・ブロックのサ
イズを受信する。加算器３１０は現在の読み出し要求ア
ドレス(rd_addr) 値と要求されたデータ・ブロックのサ
イズに対応する値とを加算する。結果の合計はプリフェ
ッチ・アドレス(pf_addr) としてマルチプレクサ２２０
及びプリフェッチ・レジスタ(PF_addr_reg) ３１２へ出
力される。プリフェッチ・アドレス（pf_addr）は、rd_
addrで表される現在の要求ブロックの後に恐らく要求さ
れるであろう次の連続したデータ・ブロックのアドレス
を表す。プリフェッチ・アドレスはレジスタ３１２に登
録され、次の読み出し要求サイクルまで保存される。プ
リフェッチ・アドレスは次の場合にのみ登録される。
１）ＡＴＭコア２１０からの tx_last_req信号が、現在
の読み出し要求が複数の連続したブロック転送における
最後の要求であることを示していないとき。２）次のデ
ータ・ブロックの要求が不連続のデータ・ブロックに対
するものではないとき。３）読み出し要求が rd_type
信号（not_last_block 信号）で示されるデータ・ブロ
ックに対するものであるとき。この制約は図３に示すよ
うに not_last block 信号を図２に示すレジスタ３１２
のチップ・イネーブル（ＣＥ）入力に与えることによっ
て賦課される。not_last_block信号又は別の実施形態で
は同様の信号を用いることによって、プリフェッチ動作
がプリフェッチのデータ・ブロックを必要としない読み
出しサイクルに無用に行われないことになる。データ・
ブロックのタイプでプリフェッチを限定することによっ
て、プリフェッチ動作は特定のタイプのデータに対して
は条件付きとなる。レジスタ３１２の出力（すなわち、
１サイクル遅れの前のプリフェッチ・アドレス）は、入
力として比較器３１６に与えられる。現在の読み出し要
求アドレス(rd_addr) も入力として線３２０上で比較器
３１６に与えられる。レジスタ３１４は、プリフェッチ
されたデータ・ブロックが有効であるときにそれを表示
するために用いられる。
【００２２】プリフェッチ有効信号（PF_valid）はレジ
スタ３１４から出力され、プリフェッチされたデータが
有効であることを示す。この信号は第３の入力として比
較器３１６に与えられる。比較器３１６は現在の読み出
し要求アドレス(rd_addr) と前のサイクルでフェッチさ
れたデータ・ブロックに対応する前のプリフェッチ・ア
ドレスとを比較する。２つの入力されたアドレスが同一
であり、PF_valid信号が、有効なプリフェッチのデータ
であることを示すと、比較器３１６は、一致すなわちヒ
ット表示を示す PF_hit/miss信号を出力する。２つの入
力されたアドレスが同一でないか、PF_valid信号が無効
なプリフェッチのデータであることを示すと、比較器３
１６は、不一致すなわちミス表示を示す PF_hit/miss信
号を出力する。図３に示すように、PF_hit/miss 信号は
プリフェッチ制御状態マシン３５０によって用いられ、
ヒット表示の時直ちにプリフェッチされたデータをＡＴ
Ｍコア２１０に与えるか、ミス表示の時はメモリ２０５
のアクセス・サイクルを実行する。プリフェッチ制御状
態マシン３５０に設けられているロジックについて次に
説明する。
スタ３１４から出力され、プリフェッチされたデータが
有効であることを示す。この信号は第３の入力として比
較器３１６に与えられる。比較器３１６は現在の読み出
し要求アドレス(rd_addr) と前のサイクルでフェッチさ
れたデータ・ブロックに対応する前のプリフェッチ・ア
ドレスとを比較する。２つの入力されたアドレスが同一
であり、PF_valid信号が、有効なプリフェッチのデータ
であることを示すと、比較器３１６は、一致すなわちヒ
ット表示を示す PF_hit/miss信号を出力する。２つの入
力されたアドレスが同一でないか、PF_valid信号が無効
なプリフェッチのデータであることを示すと、比較器３
１６は、不一致すなわちミス表示を示す PF_hit/miss信
号を出力する。図３に示すように、PF_hit/miss 信号は
プリフェッチ制御状態マシン３５０によって用いられ、
ヒット表示の時直ちにプリフェッチされたデータをＡＴ
Ｍコア２１０に与えるか、ミス表示の時はメモリ２０５
のアクセス・サイクルを実行する。プリフェッチ制御状
態マシン３５０に設けられているロジックについて次に
説明する。
【００２３】図３は、プリフェッチの有効表示（PF_val
id）を支配し、リード・アドレスをアドレスＦＩＦＯ２
２２へデポジットすることを制御し、データ・バッファ
１１８の１つに対するアクセスを制御するプリフェッチ
制御状態マシン３５０を示す。プリフェッチ制御状態マ
シン３５０に設けられたロジックはフローチャートの形
で図４〜６に示されている。以下の詳細な説明におい
て、図４〜６に示すロジックに対する言及は図３に示す
対応する信号に対する言及と共になされる。
id）を支配し、リード・アドレスをアドレスＦＩＦＯ２
２２へデポジットすることを制御し、データ・バッファ
１１８の１つに対するアクセスを制御するプリフェッチ
制御状態マシン３５０を示す。プリフェッチ制御状態マ
シン３５０に設けられたロジックはフローチャートの形
で図４〜６に示されている。以下の詳細な説明におい
て、図４〜６に示すロジックに対する言及は図３に示す
対応する信号に対する言及と共になされる。
【００２４】図４及び図３を参照すると、プリフェッチ
制御状態マシン３５０のロジックは、読み出し要求(rd_
req信号)を受信したかどうか（ブロック４１０）の判定
から始まる。もし受信していなければ、制御はＣへ戻
り、新しいサイクルが開始される。もし受信していれ
ば、経路４１４が取られ、プリフェッチ・ユニット２５
０によって示されるプリフェッチ・ヒット（PF_hit信
号）状態があったかどうか判定される。プリフェッチ・
ヒットがあれば、制御は図６に示すＢへ進む。もしなけ
れば、アドレスＦＩＦＯのエントリが利用可能かどうか
判定される（ブロック４２２）。利用可能なエントリが
なければ、制御はＣへ戻る。もしエントリが利用可能で
あれば、経路４２６が取られ、アドレスＦＩＦＯがビジ
ーであるかどうか判定される。ビジーなら制御はＣへ戻
る。もしビジーでなければ、制御は図５に示すＡへ進
む。
制御状態マシン３５０のロジックは、読み出し要求(rd_
req信号)を受信したかどうか（ブロック４１０）の判定
から始まる。もし受信していなければ、制御はＣへ戻
り、新しいサイクルが開始される。もし受信していれ
ば、経路４１４が取られ、プリフェッチ・ユニット２５
０によって示されるプリフェッチ・ヒット（PF_hit信
号）状態があったかどうか判定される。プリフェッチ・
ヒットがあれば、制御は図６に示すＢへ進む。もしなけ
れば、アドレスＦＩＦＯのエントリが利用可能かどうか
判定される（ブロック４２２）。利用可能なエントリが
なければ、制御はＣへ戻る。もしエントリが利用可能で
あれば、経路４２６が取られ、アドレスＦＩＦＯがビジ
ーであるかどうか判定される。ビジーなら制御はＣへ戻
る。もしビジーでなければ、制御は図５に示すＡへ進
む。
【００２５】図５及び図３を参照すると、プリフェッチ
されたデータをストアするために余分なデータ・バッフ
ァ１１８が利用可能かどうか判定される。もし利用可能
であれば、経路５１４が取られ、現在の読み出し要求ア
ドレス(rd_addr) とプリフェッチ・アドレス(pf_addr)
がアドレスＦＩＦＯ２２２に記録される（ブロック５１
６及び５２０）。また、rd_ack信号がブロック５２０で
アサートされ、リード・アドレスを捕捉したことを知ら
せる。プリフェッチされたデータをストアするために、
もし余分なデータ・バッファ１１８が利用可能でなけれ
ば、経路５１２が取られ、現在の読み出し要求アドレス
(rd_addr) だけがアドレスＦＩＦＯ２２２に記録される
（ブロック５１８）。また、rd_ack信号がブロック５１
８でアサートされ、リード・アドレスを捕捉したことを
知らせる。メモリ２０５が要求されたデータの適当なデ
ータ・バッファ１１８への格納を完了したとき、プリフ
ェッチ制御状態マシン３５０は rd_done信号をアサート
して、要求されたデータがrd_data バス２３４上で利用
可能であることをＡＴＭコア２１０に知らせる。制御は
次のサイクルを開始するために図４に示すＣへ戻る。
されたデータをストアするために余分なデータ・バッフ
ァ１１８が利用可能かどうか判定される。もし利用可能
であれば、経路５１４が取られ、現在の読み出し要求ア
ドレス(rd_addr) とプリフェッチ・アドレス(pf_addr)
がアドレスＦＩＦＯ２２２に記録される（ブロック５１
６及び５２０）。また、rd_ack信号がブロック５２０で
アサートされ、リード・アドレスを捕捉したことを知ら
せる。プリフェッチされたデータをストアするために、
もし余分なデータ・バッファ１１８が利用可能でなけれ
ば、経路５１２が取られ、現在の読み出し要求アドレス
(rd_addr) だけがアドレスＦＩＦＯ２２２に記録される
（ブロック５１８）。また、rd_ack信号がブロック５１
８でアサートされ、リード・アドレスを捕捉したことを
知らせる。メモリ２０５が要求されたデータの適当なデ
ータ・バッファ１１８への格納を完了したとき、プリフ
ェッチ制御状態マシン３５０は rd_done信号をアサート
して、要求されたデータがrd_data バス２３４上で利用
可能であることをＡＴＭコア２１０に知らせる。制御は
次のサイクルを開始するために図４に示すＣへ戻る。
【００２６】図６及び図３を参照すると、ヒット状態の
ためのプリフェッチ制御状態マシン３５０のロジックが
示されている。もし現在の要求が連続したブロックのセ
ットの最後のブロック（tx_last_req 及び not_last_bl
ock 信号）に対するものであると、プリフェッチの無効
状態（PF_Valid/Invalid信号）が無効状態にデアサート
（アサートの解除）され、読み出し応答信号（rd_ack）
がアサートされる（ブロック６２４）。もし最後のブロ
ックでなければ、経路６１４が取られ、アドレスＦＩＦ
Ｏ２２２は利用可能なエントリがあるかどうかチェック
される。もしなければ上述のようにブロック６２４が実
行される。もしアドレスＦＩＦＯのエントリが利用可能
であれば（経路６２０）、アドレスＦＩＦＯ２２２がビ
ジーであるかどうか判定される。ビジーなら制御はＣへ
戻る。もしビジーでなければ、ブロック６２２が実行さ
れる。プリフェッチ・アドレス(pf_addr) がアドレスＦ
ＩＦＯ２２２へ記録される。また、プリフェッチ有効信
号（PF_valid/invalid信号）が有効状態にセットされ、
読み出し応答信号（rd_ack）がアサートされる（ブロッ
ク６２２）。メモリ２０５が要求されたデータのプリフ
ェッチ・キャッシュ・バッファ２１８への格納を完了す
ると、プリフェッチ制御状態マシン３０５はDone_pf_da
ta 信号アサートし、読み出し終了信号(rd_done) をア
サートして、ＡＴＭコア２１０に対して要求されたプリ
フェッチのデータが rd_dataバス２３４上で利用可能で
あることを示す（ブロック６４０）。次に制御は次のサ
イクルを開始するために図４に示すＣへ戻る。
ためのプリフェッチ制御状態マシン３５０のロジックが
示されている。もし現在の要求が連続したブロックのセ
ットの最後のブロック（tx_last_req 及び not_last_bl
ock 信号）に対するものであると、プリフェッチの無効
状態（PF_Valid/Invalid信号）が無効状態にデアサート
（アサートの解除）され、読み出し応答信号（rd_ack）
がアサートされる（ブロック６２４）。もし最後のブロ
ックでなければ、経路６１４が取られ、アドレスＦＩＦ
Ｏ２２２は利用可能なエントリがあるかどうかチェック
される。もしなければ上述のようにブロック６２４が実
行される。もしアドレスＦＩＦＯのエントリが利用可能
であれば（経路６２０）、アドレスＦＩＦＯ２２２がビ
ジーであるかどうか判定される。ビジーなら制御はＣへ
戻る。もしビジーでなければ、ブロック６２２が実行さ
れる。プリフェッチ・アドレス(pf_addr) がアドレスＦ
ＩＦＯ２２２へ記録される。また、プリフェッチ有効信
号（PF_valid/invalid信号）が有効状態にセットされ、
読み出し応答信号（rd_ack）がアサートされる（ブロッ
ク６２２）。メモリ２０５が要求されたデータのプリフ
ェッチ・キャッシュ・バッファ２１８への格納を完了す
ると、プリフェッチ制御状態マシン３０５はDone_pf_da
ta 信号アサートし、読み出し終了信号(rd_done) をア
サートして、ＡＴＭコア２１０に対して要求されたプリ
フェッチのデータが rd_dataバス２３４上で利用可能で
あることを示す（ブロック６４０）。次に制御は次のサ
イクルを開始するために図４に示すＣへ戻る。
【００２７】以下に詳細に説明するように、いくつかの
読み出しアクセスの場合がある。これらは、１）プリフ
ェッチがディスエーブル状態（正常な読み出し動作）；
２）プリフェッチがイネーブル状態、ＴＸＤＢアクセ
ス、プリフェッチのキャッシュ・ミス；３）プリフェッ
チがイネーブル状態、ＴＸＤＢアクセス、プリフェッチ
のキャッシュ・ビット；４）プリフェッチがイネーブル
状態、非ＴＸＤＢアクセスである。
読み出しアクセスの場合がある。これらは、１）プリフ
ェッチがディスエーブル状態（正常な読み出し動作）；
２）プリフェッチがイネーブル状態、ＴＸＤＢアクセ
ス、プリフェッチのキャッシュ・ミス；３）プリフェッ
チがイネーブル状態、ＴＸＤＢアクセス、プリフェッチ
のキャッシュ・ビット；４）プリフェッチがイネーブル
状態、非ＴＸＤＢアクセスである。
【００２８】プリフェッチがディスエーブル状態−正常
読み出しの場合 ２SZバイトのデータのバーストは、rd_addr バス２３０
上で指定された位置から始まるメモリ２０５から読み出
される。ＡＴＭコア２１０からの rd_addrバス上２３０
のアドレスは、アドレスＦＩＦＯ２２２に置かれる。デ
ータのバーストは交互にデータ・バッファのリード・デ
ータ・バッファ＃１かデータ・バッファ１１８のリード
・データ・バッファ＃２にデポジットされる。図３に示
すように、メモリ２０５又はその他のバス・インターフ
ェース・ロジックは、要求されたデータがリード・デー
タ・バッファ１１８の１つに存在し、ＡＴＭコア２１０
による取得のためにレディになっていることを示す信号
rd_done をアサートする。データはＡＴＭコア２１０
によってリード・データ・バッファ１１８から rd_data
バス２３４へ交互に読み出される。
読み出しの場合 ２SZバイトのデータのバーストは、rd_addr バス２３０
上で指定された位置から始まるメモリ２０５から読み出
される。ＡＴＭコア２１０からの rd_addrバス上２３０
のアドレスは、アドレスＦＩＦＯ２２２に置かれる。デ
ータのバーストは交互にデータ・バッファのリード・デ
ータ・バッファ＃１かデータ・バッファ１１８のリード
・データ・バッファ＃２にデポジットされる。図３に示
すように、メモリ２０５又はその他のバス・インターフ
ェース・ロジックは、要求されたデータがリード・デー
タ・バッファ１１８の１つに存在し、ＡＴＭコア２１０
による取得のためにレディになっていることを示す信号
rd_done をアサートする。データはＡＴＭコア２１０
によってリード・データ・バッファ１１８から rd_data
バス２３４へ交互に読み出される。
【００２９】プリフェッチがイネーブル状態 ＴＸＤＢアクセス、プリフェッチ・キャッシュ・ミス プリフェッチのキャッシュ・ミスは、無効又はアドレス
不一致を示す有効信号PF_valid によって起り得る。も
し tx_last_req 信号がアサートされ、ＴＸＤＢに対す
る連続したアクセスの終わりを示すと、プリフェッチは
行われず、データは単に正常に取り出される。 tx_last
_erqがデアサート（アサートの解除を）されると、プリ
フェッチ制御状態マシン３５０はプリフェッチを行うた
めの資源（すなわちアドレスＦＩＦＯ２２２及びデータ
・バッファ１１８の空間）が利用可能かどうかチェック
する。これには、２つのバーストをフェッチする必要が
ある。好ましい実施形態では、第１のバーストは rd_si
ze信号で示されるサイズであり、第２のバーストは、２
SZバイトのデータである。これに必要な資源はアドレス
ＦＩＦＯ２２２内の２つのエントリと２つのリード・バ
ッファ１１８である。もしアドレスＦＩＦＯ２２２の１
つのエントリ又は１つのデータ・バッファ１１８が利用
可能であると、標準アクセスが行われ、プリフェッチ・
キャッシュ有効信号 PF_valid が無効状態にセットされ
る。もし２つのエントリと２つのバッファが利用可能で
あると、rd_addr 上のアドレスはアドレスＦＩＦＯ２２
２の第１のエントリに置かれ、続いて（「rd_addr」＋
２SZ） が第２のエントリに置かれる。データがメモリ
２０５のアドレスrd_addr から戻ってくると、そのデー
タはリード・バッファ１１８（ＲＢｎ）に置かれ、信号
rd_done がアサートされる。（「rd_addr」＋２SZ）
からのデータは次の入力データ・バッファ１１８（ＲＢ
ｎ＋１）に置かれる。プリフェッチ制御状態マシン３５
０が第２のエントリをアドレスＦＩＦＯ２２２にデポジ
ットすると、プリフェッチ制御状態マシン３５０は、プ
リフェッチ・キャッシュ有効ビット（PF_valid/invali
d）を有効状態にセットし、PF_addr_reg ３１２にラッ
チされたアドレスを正当化する。このように、本発明は
資源の利用可能状態に基づいて条件付きでデータ・ブロ
ックをプリフェッチする。
不一致を示す有効信号PF_valid によって起り得る。も
し tx_last_req 信号がアサートされ、ＴＸＤＢに対す
る連続したアクセスの終わりを示すと、プリフェッチは
行われず、データは単に正常に取り出される。 tx_last
_erqがデアサート（アサートの解除を）されると、プリ
フェッチ制御状態マシン３５０はプリフェッチを行うた
めの資源（すなわちアドレスＦＩＦＯ２２２及びデータ
・バッファ１１８の空間）が利用可能かどうかチェック
する。これには、２つのバーストをフェッチする必要が
ある。好ましい実施形態では、第１のバーストは rd_si
ze信号で示されるサイズであり、第２のバーストは、２
SZバイトのデータである。これに必要な資源はアドレス
ＦＩＦＯ２２２内の２つのエントリと２つのリード・バ
ッファ１１８である。もしアドレスＦＩＦＯ２２２の１
つのエントリ又は１つのデータ・バッファ１１８が利用
可能であると、標準アクセスが行われ、プリフェッチ・
キャッシュ有効信号 PF_valid が無効状態にセットされ
る。もし２つのエントリと２つのバッファが利用可能で
あると、rd_addr 上のアドレスはアドレスＦＩＦＯ２２
２の第１のエントリに置かれ、続いて（「rd_addr」＋
２SZ） が第２のエントリに置かれる。データがメモリ
２０５のアドレスrd_addr から戻ってくると、そのデー
タはリード・バッファ１１８（ＲＢｎ）に置かれ、信号
rd_done がアサートされる。（「rd_addr」＋２SZ）
からのデータは次の入力データ・バッファ１１８（ＲＢ
ｎ＋１）に置かれる。プリフェッチ制御状態マシン３５
０が第２のエントリをアドレスＦＩＦＯ２２２にデポジ
ットすると、プリフェッチ制御状態マシン３５０は、プ
リフェッチ・キャッシュ有効ビット（PF_valid/invali
d）を有効状態にセットし、PF_addr_reg ３１２にラッ
チされたアドレスを正当化する。このように、本発明は
資源の利用可能状態に基づいて条件付きでデータ・ブロ
ックをプリフェッチする。
【００３０】この初期の２つのバースト・アクセスは性
能向上のためにＡＴＭコア２１０が連続して２つのアク
セスを起動する速度よりも早いことに注目すべきであ
る。
能向上のためにＡＴＭコア２１０が連続して２つのアク
セスを起動する速度よりも早いことに注目すべきであ
る。
【００３１】有効信号（PF_valid）が有効であるが、ア
ドレス不一致のためプリフェッチ・ミスの場合には、リ
ード・データ・バッファの循環は行われず、メモリ２０
５からの入来データは、そのバッファに前に書かれてい
たデータの上に重ね書きされる。この状況は２SZバイト
のＴＸＤＢがプリフェッチ・キャッシュにあるがＡＴＭ
コア２１０による次の読み出しアクセスが非ＴＸＤＢ又
は不連続なアドレスに対して行われるときに起こる。リ
ード・バッファ１１８の出力側は、rd_done 信号の後で
常に循環することに注目されたい。
ドレス不一致のためプリフェッチ・ミスの場合には、リ
ード・データ・バッファの循環は行われず、メモリ２０
５からの入来データは、そのバッファに前に書かれてい
たデータの上に重ね書きされる。この状況は２SZバイト
のＴＸＤＢがプリフェッチ・キャッシュにあるがＡＴＭ
コア２１０による次の読み出しアクセスが非ＴＸＤＢ又
は不連続なアドレスに対して行われるときに起こる。リ
ード・バッファ１１８の出力側は、rd_done 信号の後で
常に循環することに注目されたい。
【００３２】プリフェッチがイネーブル状態 ＴＸＤＢアクセス、プリフェッチ・キャッシュ・ミス プリフェッチ有効信号（PF_valid）が有効で、rd_addr
バス２３０上のアドレスが PF_addr_reg３１２の内容と
一致すると、プリフェッチ・ヒットが登録される。この
場合、ＡＴＭコア２１０へ戻されるべきデータは、デー
タ・バッファ１１８のプリフェッチ・キャッシュ２１８
から来るであろう。もしこのデータが、ＡＴＭコア２１
０からの rd_req の時に存在すれば、rd_done 信号は迅
速にアサートされる。もしデータがホスト・メモリ２０
５から戻されつつある場合には、バーストがプリフェッ
チ・キャッシュ２１８に収容されてから rd_doneがアサ
ートされる。
バス２３０上のアドレスが PF_addr_reg３１２の内容と
一致すると、プリフェッチ・ヒットが登録される。この
場合、ＡＴＭコア２１０へ戻されるべきデータは、デー
タ・バッファ１１８のプリフェッチ・キャッシュ２１８
から来るであろう。もしこのデータが、ＡＴＭコア２１
０からの rd_req の時に存在すれば、rd_done 信号は迅
速にアサートされる。もしデータがホスト・メモリ２０
５から戻されつつある場合には、バーストがプリフェッ
チ・キャッシュ２１８に収容されてから rd_doneがアサ
ートされる。
【００３３】tx_last_req がアサートされると、プリフ
ェッチ・キャッシュ有効信号（PF_valid）はクリアされ
て無効状態になり、プリフェッチは行われない。 tx_la
st_reqがデアサートされ、十分な資源が存在すると、プ
リフェッチが行われる。これには１つのバーストをフェ
ッチすることが必要であり、従ってアドレスＦＩＦＯ２
２２の１つのエントリ及び１つのフリー・データ・バッ
ファ１１８が必要である。これらの資源のうちの１つ又
は両方が利用可能でないと、プリフェッチは行われず、
プリフェッチ・キャッシュ有効信号（PF_valid）はクリ
アされて有効状態になる。もし両方の資源が利用可能で
あると、２SZバイトについて（「rd_addr」＋２SZ）に
対して読み出しアクセスが行われ、（「rd_adde」＋２
SZ）が PF_addr_reg３１２に置かれ、有効信号（PF_val
id）が有効状態にセットされる。プリフェッチが生じる
と、入力リード・バッファの循環が行われる。
ェッチ・キャッシュ有効信号（PF_valid）はクリアされ
て無効状態になり、プリフェッチは行われない。 tx_la
st_reqがデアサートされ、十分な資源が存在すると、プ
リフェッチが行われる。これには１つのバーストをフェ
ッチすることが必要であり、従ってアドレスＦＩＦＯ２
２２の１つのエントリ及び１つのフリー・データ・バッ
ファ１１８が必要である。これらの資源のうちの１つ又
は両方が利用可能でないと、プリフェッチは行われず、
プリフェッチ・キャッシュ有効信号（PF_valid）はクリ
アされて有効状態になる。もし両方の資源が利用可能で
あると、２SZバイトについて（「rd_addr」＋２SZ）に
対して読み出しアクセスが行われ、（「rd_adde」＋２
SZ）が PF_addr_reg３１２に置かれ、有効信号（PF_val
id）が有効状態にセットされる。プリフェッチが生じる
と、入力リード・バッファの循環が行われる。
【００３４】プリフェッチがイネーブル状態、非ＴＸＤ
Ｂアクセス これは、結果的にキャッシュ・ミス状態になる点で、プ
リフェッチがイネーブル、ＴＸＤＢアクセス、プリフェ
ッチのキャッシュ・ミスに関して上で説明した場合と類
似している。もし、プリフェッチ・キャッシュ有効信号
（PF_valid）が有効状態にセットされると、入力リード
・バッファ１１８の循環は行われず、メモリ２０５から
のデスクリプタのリード・データは、前にプリフェッチ
された２SZバイトのＴＸＤＢデータに重ね書きされる。
もしプリフェッチ・キャッシュ有効信号（PF_valid）が
クリアされて無効状態になると、入力リード・バッファ
１１８の循環が行われる。
Ｂアクセス これは、結果的にキャッシュ・ミス状態になる点で、プ
リフェッチがイネーブル、ＴＸＤＢアクセス、プリフェ
ッチのキャッシュ・ミスに関して上で説明した場合と類
似している。もし、プリフェッチ・キャッシュ有効信号
（PF_valid）が有効状態にセットされると、入力リード
・バッファ１１８の循環は行われず、メモリ２０５から
のデスクリプタのリード・データは、前にプリフェッチ
された２SZバイトのＴＸＤＢデータに重ね書きされる。
もしプリフェッチ・キャッシュ有効信号（PF_valid）が
クリアされて無効状態になると、入力リード・バッファ
１１８の循環が行われる。
【００３５】好ましい実施形態のプリフェッチ機構は資
源のチェックを行い、十分な資源が存在する場合にのみ
プリフェッチを行う。データ又はアドレス情報に対する
十分なメモリがないと、プリフェッチは行わない。
源のチェックを行い、十分な資源が存在する場合にのみ
プリフェッチを行う。データ又はアドレス情報に対する
十分なメモリがないと、プリフェッチは行わない。
【００３６】ＡＴＭ２１０からの信号「tx_last_req」
は、リード・データ・バッファ１１８に対するアクセス
要求を限定する。この信号は、アサートされると、これ
がメモリ２０５からデータ・バッファの読み出しを完了
するのに必要な最後のバースト・アクセスであることを
示す。アサートされなければ、現在の読み出しデータ・
バッファ・アクセスの終わりに続くバイト・アドレスか
ら始まる少なくとももう１つのバースト・アクセスが送
出される。この信号は、アサートされないときは、アク
セスがアンマップのシステム・メモリ・ページに入らず
に１つの完全なバーストが作られることを示す。この信
号によってプリフェッチを限定することによって、デー
タ・バッファ・アクセスの終わりで不必要なプリフェッ
チが行われることを防止し、プリフェッチがディスエー
ブルされたときよりも多くのバス帯域幅をこのプリフェ
ッチ体系が使われないようにしている。
は、リード・データ・バッファ１１８に対するアクセス
要求を限定する。この信号は、アサートされると、これ
がメモリ２０５からデータ・バッファの読み出しを完了
するのに必要な最後のバースト・アクセスであることを
示す。アサートされなければ、現在の読み出しデータ・
バッファ・アクセスの終わりに続くバイト・アドレスか
ら始まる少なくとももう１つのバースト・アクセスが送
出される。この信号は、アサートされないときは、アク
セスがアンマップのシステム・メモリ・ページに入らず
に１つの完全なバーストが作られることを示す。この信
号によってプリフェッチを限定することによって、デー
タ・バッファ・アクセスの終わりで不必要なプリフェッ
チが行われることを防止し、プリフェッチがディスエー
ブルされたときよりも多くのバス帯域幅をこのプリフェ
ッチ体系が使われないようにしている。
【００３７】複雑さを低減するため、ＴＸＤＢアクセス
がデータ・バッファに対する割り込みなしの連続した読
み出しである場合において、このプリフェッチ機構は、
プリフェッチ・キャッシュをミスして、プリフェッチさ
れたデータを無効化し、プリフェッチのキャッシュ・バ
ッファの内容を重ね書きする読み出しアクセスを可能に
する。
がデータ・バッファに対する割り込みなしの連続した読
み出しである場合において、このプリフェッチ機構は、
プリフェッチ・キャッシュをミスして、プリフェッチさ
れたデータを無効化し、プリフェッチのキャッシュ・バ
ッファの内容を重ね書きする読み出しアクセスを可能に
する。
【００３８】ＴＸＤＢアクセスの始めで、追加データを
１回だけアクセスすることによって、他のバス・アクセ
ス（例えば、ＲＸＤＢ書き込み、デスクリプタの読み出
し、書き込み）へのプリフェッチの侵害を最小限にす
る。
１回だけアクセスすることによって、他のバス・アクセ
ス（例えば、ＲＸＤＢ書き込み、デスクリプタの読み出
し、書き込み）へのプリフェッチの侵害を最小限にす
る。
【００３９】以上のように、ＡＴＭネットワークシステ
ムにおいてデータ・ブロックのアクセス帯域幅を最適化
するプリフェッチ装置について説明した。
ムにおいてデータ・ブロックのアクセス帯域幅を最適化
するプリフェッチ装置について説明した。
【００４０】ここで説明した特定の構成及び方法は、単
に本発明の原理の例示にすぎない。本発明の範囲から逸
脱せずに、当業者は形態や詳細において様々な変更を行
うことができる。本発明を特定の実施形態と関連させて
説明したけれども、これに限定して考えるべきでない。
本発明は特許請求の範囲によってのみ限定される。
に本発明の原理の例示にすぎない。本発明の範囲から逸
脱せずに、当業者は形態や詳細において様々な変更を行
うことができる。本発明を特定の実施形態と関連させて
説明したけれども、これに限定して考えるべきでない。
本発明は特許請求の範囲によってのみ限定される。
【図１】本発明の好ましい実施形態のシステム体系を示
す図である。
す図である。
【図２】好ましい実施形態のプリフェッチ・ユニットの
体系を示す図である。
体系を示す図である。
【図３】好ましい実施形態のプリフェッチ制御状態マシ
ンの体系を示す図である。
ンの体系を示す図である。
【図４】好ましい実施形態のプリフェッチ制御状態マシ
ンによって行われる処理を示すフローチャートである。
ンによって行われる処理を示すフローチャートである。
【図５】好ましい実施形態のプリフェッチ制御状態マシ
ンによって行われる処理を示すフローチャートである。
ンによって行われる処理を示すフローチャートである。
【図６】好ましい実施形態のプリフェッチ制御状態マシ
ンによって行われる処理を示すフローチャートである。
ンによって行われる処理を示すフローチャートである。
１１４・・・ライト・バッファ １１８・・・リード・バッファ ２１０・・・ＡＴＭコア ２１８・・・リード・バッファ ２２２・・・アドレスＦＩＦＯ ２５０・・・プリフェッチ・ユニット ３１２・・・プリフェッチ・レジスタ ３１６・・・比較器 ３５０・・・プリフェッチ制御状態マシン
【手続補正書】
【提出日】平成９年１０月１４日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図４】
【図１】
【図２】
【図３】
【図５】
【図６】
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡＤ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303，Ｕ. Ｓ．Ａ.
Claims (20)
- 【請求項１】 コンピュータ・ネットワークにおいて、
要求の前にデータ・ブロックをプリフェッチ・アクセス
することによって、データ・ブロックのアクセス帯域幅
を最適化するプリフェッチ装置であって、 ａ）要求されたデータ・ブロックのアドレスが与えられ
たとき、次の連続したデータ・ブロックのプリフェッチ
・アドレスを計算するよう構成された回路と、 ｂ）現在の要求アドレスと前に計算されたプリフェッチ
・アドレスとを比較するよう構成された回路と、 ｃ）現在の要求アドレスが前に計算されたフェッチ・ア
ドレスと一致したかどうかに対応するヒット／ミス表示
を生成するよう構成された回路とを備えたプリフェッチ
装置。 - 【請求項２】 前記プリフェッチ・アドレスが計算され
たとき、プリフェッチ・キャッシュの有効表示を更新す
るよう構成された回路を更に含む請求項１に記載のプリ
フェッチ装置。 - 【請求項３】 次の要求サイクルに対するプリフェッチ
・アドレスを登録するよう構成された回路を更に含む請
求項１に記載のプリフェッチ装置。 - 【請求項４】 プリフェッチされたデータを複数のリー
ド・データ・バッファの中の１つに保持するよう構成さ
れた回路を更に含む請求項１に記載のプリフェッチ装
置。 - 【請求項５】 最後のブロック状態が検出されると、プ
リフェッチ動作をディスエーブルするよう構成された回
路を更に含む請求項１に記載のプリフェッチ装置。 - 【請求項６】 要求されたデータ・ブロックが与えられ
つつある間にプリフェッチされたデータ・ブロックを受
信するよう構成された回路を更に含む請求項１に記載の
プリフェッチ装置。 - 【請求項７】 資源の利用可能性に基づいて条件付きで
プリフェッチを行うよう構成された回路を更に含む請求
項１に記載のプリフェッチ装置。 - 【請求項８】 要求された情報のタイプに基づいて条件
付きでプリフェッチを行うよう構成された回路を更に含
む請求項１に記載のプリフェッチ装置。 - 【請求項９】 要求されたデータ・ブロックが与えられ
つつある間にプリフェッチされたデータ・ブロックを受
信するよう構成された回路と、 前記プリフェッチ・アドレスが計算されたとき、プリフ
ェッチ・キャッシュの有効表示を更新するよう構成され
た回路と、 前記プリフェッチ・キャッシュの有効表示がアサートさ
れないとき、前記プリフェッチされたデータ・ブロック
を受信するよう構成された前記回路を妨げ、バッファ内
に前に書き込まれたデータに重ね書きする回路とを更に
含む請求項１に記載のプリフェッチ装置。 - 【請求項１０】 次の連続したデータ・ブロックの前記
プリフェッチ・アドレスをアドレスＦＩＦＯにストアす
るよう構成された回路を更に含む請求項１に記載のプリ
フェッチ装置。 - 【請求項１１】 コンピュータ・ネットワークにおい
て、要求の前にデータ・ブロックをプリフェッチ・アク
セスする方法であって、 要求されたデータ・ブロックのアドレスが与えられたと
き、次の連続したデータ・ブロックのプリフェッチ・ア
ドレスを計算するステップと、 現在の要求アドレスと前に計算されたプリフェッチ・ア
ドレスとを比較するステップと、 現在の要求アドレスが前に計算されたフェッチ・アドレ
スと一致したかどうかに対応するヒット／ミス表示を生
成するステップとを含む方法。 - 【請求項１２】 前記プリフェッチ・アドレスが計算さ
れたとき、プリフェッチ・キャッシュの有効表示を更新
するステップを更に含む請求項１１に記載の方法。 - 【請求項１３】 次の要求サイクルに対するプリフェッ
チ・アドレスを登録するステップを更に含む請求項１１
に記載の方法。 - 【請求項１４】 プリフェッチされたデータを複数のリ
ード・データ・バッファの中の１つに保持するステップ
を更に含む請求項１１に記載の方法。 - 【請求項１５】 最後のブロック状態が検出されると、
プリフェッチ動作をディスエーブルするステップを更に
含む請求項１１に記載の方法。 - 【請求項１６】 要求されたデータ・ブロックが与えら
れつつある間にプリフェッチされたデータ・ブロックを
受信するステップを更に含む請求項１１に記載の方法。 - 【請求項１７】 資源の利用可能性に基づいて条件付き
でプリフェッチを行うステップを更に含む請求項１１に
記載の方法。 - 【請求項１８】 要求された情報のタイプに基づいて条
件付きでプリフェッチを行うステップを更に含む請求項
１１に記載の方法。 - 【請求項１９】 要求されたデータ・ブロックが与えら
れつつある間にプリフェッチされたデータ・ブロックを
受信するステップと、 前記プリフェッチ・アドレスが計算されたとき、プリフ
ェッチ・キャッシュの有効表示を更新するステップと、 前記プリフェッチ・キャッシュの有効表示がアサートさ
れないとき、前記プリフェッチされたデータ・ブロック
を受信するよう構成された回路を妨げ、バッファ内に前
に書き込まれたデータに重ね書きするステップとを更に
含む請求項１１に記載の方法。 - 【請求項２０】 次の連続したデータ・ブロックの前記
プリフェッチ・アドレスをアドレスＦＩＦＯにストアす
るステップを更に含む請求項１１に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/675,263 US5854911A (en) | 1996-07-01 | 1996-07-01 | Data buffer prefetch apparatus and method |
| US08/675263 | 1996-07-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10171736A true JPH10171736A (ja) | 1998-06-26 |
Family
ID=24709722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9187272A Pending JPH10171736A (ja) | 1996-07-01 | 1997-06-30 | プリフェッチ装置及びプリフェッチ・アクセスの方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5854911A (ja) |
| EP (1) | EP0817007A3 (ja) |
| JP (1) | JPH10171736A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006053857A (ja) * | 2004-08-16 | 2006-02-23 | Fujitsu Ltd | システム制御装置、投機フェッチ方法および情報処理装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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