KR20010074800A - 직렬 인터페이스와 프로세서 사이에서 데이터를 전송하기위한 인터페이스 회로 및 방법 - Google Patents

Abstract

본 발명은 직렬 인터페이스를 통해 데이터를 프로세서로부터 프로세서로 전송하기 위한 인터페이스-회로에 관한 것으로, 상기 회로에서는 직렬 인터페이스와 프로세서 사이에 FiFo-메모리가 배치된다. 본 발명은 또한 데이터를 전송하기 위한 적합한 방법에 관한 것으로, 상기 방법에서는 데이터가 연속으로 비트 방식으로 수신되어, 메모리내에 저장 및 상기 메모리로부터 비트 방식으로 프로세서에 의해서 판독되거나 또는 프로세서에 의해서 비트 방식으로메모리내에 기록된 다음 상기 메모리로부터 비트 방식으로 전송된다.

Description

직렬 인터페이스와 프로세서 사이에서 데이터를 전송하기 위한 인터페이스 회로 및 방법 {INTERFACE CIRCUIT AND METHOD FOR TRANSFERRING DATA BETWEEN A SERIAL INTERFACE AND A PROCESSOR}

본 발명은 예를 들어 칩카드상에 배치된 프로세서까지 데이터를 연속으로, 특히 무선으로 전송하기 위해 이용된다. 본 발명은 프로세서를 갖는 비접촉 칩카드와 카드 판독기 사이에서 데이터를 무선으로 전송하기에 특히 적합하다.

상기 적용예에서는, 클로킹된 느린 프로세서가 사용될 수 있도록 하기 위해서 프로세서의 부하가 경감되어야 한다. 그럼으로써 전류 소비가 감소된다(근래의 통상적인 프로세서에서는 전류 소비가 클럭 주파수에 비례한다). 또한 프로세서는 가급적 자주 그리고 가급적 오랫동안 소위 슬립-모드(sleep-mode) 또는 스탠바이-모드(standby-mode)로 전환되어야 하며, 이 때는 프로세서가 작동되지 않음으로써 훨씬 더 적은 전류가 소비된다.

현재의 선행 기술에 따르면, 직렬 인터페이스와 프로세서 사이에서의 데이터의 전송은 병렬-직렬 또는 직렬-병렬-변환기를 이용하여 소위 UART(Universal Asynchronus Receiver Transmitter)를 통해서 이루어진다. 상기 UART는 통상적으로 예를 들어 무선 전송의 트랜스시버(tranceiver)가 연결되어 있는 측면상에서 시프트 레지스터로 구현된다. 상기 시프트 레지스터는 (수신시) 비트 방식으로 기록되거나 또는 (송신시) 비트 방식으로 판독된다. 프로세서는 UART의 다른 측면에서 데이터를 사용된 데이터 전송 프로토콜과 동시에 및 시간 동기적으로 UART로부터 수집하거나 또는 상기 UART에 제공해야 한다(도 1 및 도 2 참조). 이것은 프로세서의 실시간 능력에 대해 제기되는 상당히 높은 요구 조건이다. 이와 같은 프로세서의 실시간 능력에 대한 높은 요구 정도는, 프로세서가 가급적 적은 전류를 소비하고 가급적 값이 저렴해야 된다는 요구에 반대되는 것이다. 특히 비접촉 칩카드에서는, 가급적 간단하면서도 느리게 클럭됨으로써 매우 적은 전류를 소비하고 저렴한 가격으로 구성되는 프로세서들이 사용될 수 있어야 한다. 그러나 이와 같은 프로세서들은 실시간에 대한 요구 조건들을 충족시킬 수 없다.

따라서 사람들은 현재 비접촉 칩카드의 선행 기술에서, 연속 정보를 비트 방식으로 프로세서에 의해서 직렬 인터페이스의 단자로부터 수집하거나 상기 직렬 인터페이스의 단자로 기록하는 방법을 사용한다. 그러나 이와 같은 과제는 프로세서의 상당히 많은 계산 시간과 결부되기 때문에, 더 신속한 프로세서를 사용할 필요성이 재차 요구된다.

본 발명은 직렬 인터페이스를 통해 데이터를 프로세서로부터 프로세서로 전송하기 위한 인터페이스-회로 및 직렬 인터페이스와 프로세서 사이에서 데이터를 전송하기 위한 방법에 관한 것이다.

도 1은 수신기 모듈과 프로세서 모듈 사이에서의 데이터의 연속 전송을 보여주는 선행 기술이며,

도 2는 CPU-버스에 접속된 수신기 모듈을 보여주는 선행 기술이고,

도 3은 수신기 모듈과 프로세서 모듈 사이에서의 데이터의 연속 전송을 보여주는 본 발명에 따른 해결책이며,

도 4는 프로세서 버스에 접속된 수신기 모듈을 보여주는 본 발명에 따른 해결책이고,

도 5는 예상 데이터의 정확성을 반복해서 체크하기 위한 비교 회로를 갖춘 본 발명에 따른 FiFo-메모리이며,

도 6은 FiFo-메모리의 원리도이고,

도 7은 체크 총합의 형성을 통해 데이터를 비교하는 본 발명에 따른 과정을도시한 개략도이며,

도 8은 FiFo-메모리내에 데이터를 충전하는 것과 동시에 이루어지는 체크 총합의 형성을 보여주는 개략도이다.

본 발명의 목적은 프로세서가 부하를 받지 않으면서 데이터의 전송이 진행될수 있는, 직렬 인터페이스를 통해 데이터를 프로세서로부터 프로세서로 전송하기 위한 인터페이스-회로를 제공하는 것이다. 본 발명의 목적은 또한, 직렬 인터페이스와 프로세서 사이에서 데이터를 전송하기 위한 적합한 방법을 제공하는 것이다.

상기 목적은 본 발명에 따라, 직렬 인터페이스와 프로세서 사이에 다수의 버스-워드 길이 또는 프로세서-워드 길이(예컨대 바이트)를 위한 하나의 메모리가 배치된 인터페이스-회로에 의해서 달성된다.

상기 목적은 또한 마찬가지로, 데이터를 연속으로 비트 방식으로 수신하여 메모리내에 판독 입력하고, 프로세서를 이용하여 상기 메모리로부터 비트 방식으로 재차 판독 출력하거나, 프로세서를 이용하여 비트 방식으로 메모리내에 기록 및 상기 메모리로부터 비트 방식으로 전송하는 방법에 의해서 달성된다.

이 경우에는 메모리가 워드 방식으로 또는 비트 방식으로 기록 및 판독 출력될 수 있다면 매우 바람직하다. 또한, 각각의 비트 또는 각각의 워드(예컨대 바이트)를 개별적으로 어드레싱할 수 있는 기록 포인터 및 판독 포인터를 메모리가 포함하는 것도 매우 바람직하다.

프로세서가 절전 모드(슬립-모드 또는 스탠바이-모드)에 의해서 최소 전류를 소비하는 경우는 전류의 추가적인 절감을 위해서 바람직하다.

또한 메모리내에 비교기를 내장하는 것도 바람직하다. 그럼으로써 프로세서의 부하는 더욱 경감될 수 있다.

상기의 경우 비교기는 바람직하게, 수신된 비트가 기록되는 장소인, 메모리내에 있는 메모리셀의 내용과 수신된 각각의 비트를 자동적으로 비교하는 단순한로직을 가질 수 있다.

상기 회로를 더욱 단순화하기 위해서, 메모리는 CPU-모듈 또는 수신기-모듈내에 통합될 수 있다. 회로의 추가적인 단순화는, 메모리가 프로세서의 어드레스 영역에서 정상의 RAM으로 이루어진 RAM-셀로 구현됨으로써도 가능하다.

프로세서의 부하를 더욱 경감시키기 위해서 메모리에 추가적으로 체크 총합 모듈이 제공될 수 있다. 체크 총합 모듈에 추가적으로, 수신된 데이터의 체크 총합을 미리 계산된 예상 체크 총합과 비교하는 또 하나의 비교기가 제공될 수도 있다. 이와 같은 방식으로 프로세서의 부하는 더욱 경감될 수 있다.

메모리는 바람직하게 링 구조물의 형태로 실현될 수 있고/있거나 메모리가 넘칠 것 같은 경우에 프로세서를 작동시키는(깨우는) 오버 플로우 검출 장치를 포함할 수 있다. 그럼으로써 메모리내에서 이루어지는 과잉 기록에 의한 데이터 손실이 피해질 수 있다.

프로세서의 부하를 경감시키기 위해 본 발명에 따른 방법에서는 바람직하게, 메모리의 기록 포인터 및 판독 포인터가 프로세서의 동작 없이 자동적으로 세팅될 수 있다.

프로세서가 메모리의 개별 메모리셀을 고유한 어드레스 영역의 구성 요소로 취급함으로써, 상기 구성 요소가 자유롭게 선택하여 판독 및 기록할 수 있는 방법은 프로그래밍 기술적으로 더 큰 유연성을 제공한다.

프로세서의 부하를 더욱 경감시키는 것은 데이터의 비교가 자동적으로 이루어짐으로써 달성될 수 있는데, 이 경우에는 예상되는 데이터가 메모리내에 있는 상응하는 장소에 저장되며, 수신된 비트가 기록되는 장소인, 메모리내에 있는 메모리셀의 내용과 수신된 각각의 비트가 단순한 로직에 의해서 비교된다.

이 경우 메모리의 기록 포인터는 바람직하게, 비교 대상인 예상 비트의 어드레싱 뿐만 아니라 메모리에 기록되어야 하는 수신된 비트의 어드레싱까지도 전송할 수 있다. 이와 같은 방식으로 프로그래밍의 단순화 및 회로 구성의 단순화가 이루어진다.

본 발명에서는 바람직하게, 모든 비트가 동일한 경우 1 바이트의 모든 비트를 비교한 후에는 상기 바이트에 할당된 비트가 0으로 세팅될 수 있는 한편 그렇지 않은 경우에는 1로 세팅될 수 있다. 이 경우에는 할당된 비트에 대한 액세스가 프로세서에 의해서 비트 방식으로 이루어질 수 있다는 점이 매우 바람직하다. 비교 정보의 은폐된 부분을 드러냄으로써 새롭게 수신된 비트 시퀀스는 신속하고도 간단하게 평가될 수 있다.

본 발명에서는 또한 프로세서가 데이터 전송 동안 절전 모드(슬립-모드 또는 스탠바이-모드)로 전환될 수 있다는 점이 바람직하다. 특히 바람직한 것은, 메모리가 넘칠 것 같은 경우에는 프로세서가 작동된다는(깨워진다는) 것이다.

개별 비트가 상당히 복잡하게 비교되는 대신에 데이터가 자동적으로 비교될 수도 있는데, 이 경우에는 수신된 데이터의 체크 총합이 예상 데이터의 미리 산출된 체크 총합과 자동적으로 비교된다.

이와 같은 방식으로, 예컨대 비접촉 칩카드의 시리얼 넘버의 비교가 자동화되어 프로세서에 의한 도움 없이도 데이터 수신 동안에 비교 과정이 실행될 수 있고, 그럼으로써 프로세서의 부하는 더욱 경감될 수 있다.

본 발명에 의해서는, 1 바이트의 파괴부(예컨대 단지 3 비트만)의 전송을 허용하는 프로토콜도 처리될 수 있다.

칩카드의 직렬 인터페이스내에 다수 워드-메모리를 적용하는 것뿐만 아니라 상기와 같은 자동 비교 회로 및 비교 방법을 CPU와 조합하여 사용하는 것도 또한 지금까지는 공지되어 있지 않다.

본 발명은 첨부된 도면에 도시된 실시예를 참조하여 하기에서 자세히 설명된다.

도 1 및 도 2는 재차 선행 기술의 문제점들을 보여준다. 수신기(10)는 직렬 접속부(12)를 통해 프로세서 모듈(14)과 접속될 수 있는데, 상기 모듈상에는 UART(Universal Asynchronuous Receiver Transmitter)-회로가 제공된다. 선행 기술에서의 다른 해결책은 수신기 모듈(20)을 제공하는 것인데, 상기 모듈은 스스로 UART-회로를 지지하고 프로세서(24)의 데이터 버스(22)를 통해 상기 프로세서에 연결된다.

그와 달리 도 3 및 도 4는 본 발명에 따른 해결책을 보여준다. 도 3에서도 재차 직렬 인터페이스를 갖춘 수신기 모듈(30)이 사용된다. 상기 수신기 모듈(30)은 직렬 접속부(32)를 통해 프로세서 모듈(34)과 접속된다. 그러나 UART-회로 대신에 프로세서 모듈(34)상에는 FiFo(First-in-First-out)-메모리가 제공된다. UART-회로 대신에 예를 들어 32바이트의 FiFo-구조물도 또한 사용된다. 이 때 데이터를 수신하는 경우에는 데이터가 비트 방식으로 상기 FiFo-메모리내에 기록된다. 1바이트가 채워지자마자, 데이터 블록이 종결될 때까지 자동적으로 다음 바이트가 FiFo-메모리내에 비트 방식으로 채워진다. 송신은 수신에 대해 아날로그 방식으로 진행된다. 즉, 데이터가 FiFo-메모리로부터 비트 방식으로, 바이트 단위로 판독 출력된다. 수신 과정뿐만 아니라 송신 과정도 프로세서(CPU)와 별개로 진행될 수 있다. 이 경우에는 바람직하게 프로세서가 슬립-모드 또는 스탠바이-모드(허용될 수 있는 전류 소비를 갖는 절전 모드)에 있을 수 있다. 프로세서는 FiFo-메모리의 내용을 비트 방식으로 연속으로 상기 메모리로부터 판독 출력하거나 또는 데이터를 비트 방식으로 연속으로 상기 메모리에 기록 입력한다. 기록 포인터 및 판독 포인터의 도움으로, FiFo-메모리내에 있는 각각의 비트를 개별적으로 어드레싱하는 것이 가능해진다. 그럼으로써, 예를 들어 단지 3비트의 불완전한 바이트도 또한 송신 혹은 수신될 수 있다. 그와 동시에 UART-회로에 의한 선행 기술에 따른 해결책에서보다 프로세서의 실시간 능력에 대한 요구가 훨씬 더 적어진다.

FiFo-메모리에 대한 대안으로서 LiFo(Last-in-First-out)-메모리도 또한 사용될 수 있다. LiFo-메모리의 경우에는 다만 수신 및 송신된 데이터의 순서만 반대로 된다. 이것은 프로그래밍시에 고려될 수 있는 것이거나 또는 심지어 바람직한 것일 수도 있다. 하기의 실시예들은 물론 LiFo-메모리에 대해서도 유사하게 적용될 수 있다. 즉, LiFo-메모리가 도 3에 따른 실시예에서는 CPU-모듈내에 통합되어 있다. 이 경우 FiFo-메모리는 심지어 정상의 RAM-작업 메모리로 구성된 RAM-셀과 함께 프로세서의 어드레스 영역내에서(예를 들어 내부 RAM내에서) 실현될 수 있다. 그럼으로써 추가의 메모리 회로가 전혀 필요치 않게 된다.

도 4는 본 발명의 추가 실시예를 보여준다. 본 실시예에서는 FiFo-메모리가 수신기 모듈(40)내에 통합된다. 그 다음에 상기 수신기 모듈이 프로세서 데이터 버스(42)를 통해 프로세서 모듈(44)과 접속된다.

도 3에 따른 본 발명의 실시예에서 뿐만 아니라 도 4에 따른 실시예에서도,FiFo-메모리는 프로세서(CPU)에 의해서 다만 연속으로만 기록 및 판독될 수 있다. 그럼으로써 프로세서가 자유롭게 선택하여 FiFo-메모리에 대해 액세스하는 동작이 없어진다. 이것은, 한가지 적용예가 다른 한가지 적용예의 데이터를 조작하여 변경시키려는 시도가 저지되어야만 하는 경우에 데이터 안전을 위해서 상당한 기여를 한다.

그러나 프로세서가 FiFo-메모리의 기록 포인터 및 판독 포인터를 자유롭게 세팅할 수 있는 경우에는, 훨씬 더 플렉시블한 프로그래밍이 가능하다. 그럼으로써, 어느 장소에서 프로세서가 (비트에 대해 정확하게) 연속으로 판독 및 기록되는지 뿐만 아니라 어느 장소에서 무선-인터페이스가 (비트에 대해 정확하게) 연속으로 기록 및 판독되는지도 영향을 받을 수 있게 된다.

액세스의 유연성은, 프로세서가 FiFo-메모리의 개별 비트를 그것의 논리 어드레스 영역의 구성 요소로서 간주하여 이 비트를 자유롭게 선택하는 방식으로 및 기록 포인터 또는 판독 포인터와 무관하게 기록 또는 판독할 수 있음으로써 더욱 증가된다. 이와 같은 해결책은 특히 프로세서의 정상 작동 메모리로 구성된 물리적 RAM-셀을 이용하여 FiFo-메모리를 실현함으로써 적합해진다.

기술된 FiFo-메모리의 모든 실시예에서는, FiFo-메모리내에 추가로 비교 회로가 제공될 수 있거나 또는 자동적인 체크-총합 테스트 과정이 제안될 수 있다.

예를 들어 길이가 긴 프로토콜이 (32-바이트-FiFo-메모리에서는 예를 들어 40-바이트-프로토콜이) 종래 방식으로 작동될 수 있도록 하기 위해서, FiFo-메모리에 추가적으로 선행 기술에 따른 또 하나의 UART-회로가 또한 제공될 수도 있다.

특히 바람직한 것은 FiFo-메모리를 링 구조물의 형태로 구성하는 것이다. 그러면 FiFo-메모리가 넘칠 것 같은 경우에도 FiFo-메모리로부터 송출되는 데이터를 처리하도록 하기 위해 프로세서가 작동될(깨어날) 수 있다.

필요한 경우에는 FiFo-메모리가 선행 기술의 "통상적인" UART-회로와 마찬가지로 작동될 수도 있다.

FiFo-메모리는 물론 절전 모드 없는 프로세서로도 실현될 수 있다.

프로세서의 부하를 추가로 경감시키기 위해서 인터페이스-회로내에 자동 비교기가 실현될 수 있다. 상기 비교기에 의해서 프로세서는 수신된 데이터를 예상 데이터와 비교하는 기능으로부터 (예를 들어 확인하기 위해서) 부담을 덜게 된다. 상기 기능는기능은명에 따라 비교기가 내장된 FiFo-메모리에 의해서 수행되며, 이 과정은 도 5에 도시되어 있다. 그럼으로써 프로세서에 요구되는 성능의 정도 및 그와 더불어 전류 소비는 더욱 낮아진다. 결국에는 저렴한 가격의 프로세서를 사용하는 것이 가능해진다.

도 5에 도시된 비교 회로는 FiFo-메모리내에 있는 예상 데이터, 예컨대 시리얼 넘버 또는 패스워드를 필요로 한다. 단순한 로직(50)은 수신된 모든 비트(New Bit, 2)를 FiFo-메모리(52)내에 기록되어야 할 메모리셀(41)의 내용과 자동적으로 비교한다. 그럼으로써 기록 포인터(53)는 비교될 대상인 예상 비트(1)의 어드레싱을 위해서 뿐만 아니라 FiFo-메모리내에 기록되어야 할 (-> 3) 수신된 비트(2)의 기록 장소의 어드레싱을 위해서도 기능하게 된다. 이 경우 새로운 비트들은 송-수신 유닛(RFI: Radio Frequency Interface)에 의해서 전달된다.

1 바이트의 모든 비트가 비교되어 FiFo-메모리(52)내에 기록된 후 모든 비트가 동일한 경우에, 특수한 비교 레지스터(54)내에서는 상기 바이트에 할당된 1 비트가 0으로 세팅되며, 그렇지 않은 경우에는 상기 비트가 1로 세팅된다. 이 경우의 함수는 다음과 같다: 레지스터(54)는 비교 연산의 시작 전에 0으로 세팅되고, 일단 오래된 비트의 상태가 새로운 비트의 상태와 동일하지 않게 나타나자마자 로직(50)은 레지스터(54)의 상응하는 메모리셀을 1로 세팅한다. 그 다음에 데이터 블록이 처리될 때까지 후속 바이트가 비트 방식으로 계속 진행된다. 레지스터(54)의 내용에 대한 액세스, 즉 비교 정보에 대한 액세스는 프로세서에 의해서 비트 방식으로 이루어진다. 비교 정보들의 은폐된 부분을 드러냄으로써 새롭게 수신된 비트 시퀀스가 신속하고도 간단하게 평가될 수 있다.

그밖에 상기 비교 회로는 선행 기술에 따른 UART-회로와 함께 사용될 수도 있다. 이와 같은 방식에 의해서는 FiFo-메모리 없이도 자동적인 비교가 실현될 수 있다.

FiFo-메모리의 원리적인 기능은 도 6에 도시되어 있다. FiFo-메모리는 판독 포인터 및 기록 포인터에 의해서 주기적으로 어드레싱되는 일련의 메모리셀로 구성된다. FiFo-메모리내에 기록 입력할 때에는 기록될 값이 기록 포인터가 지시하는 장소에 기록되어 기록 포인터가 한 장소만큼 증분된다. 판독시에는 먼저 기록 포인터가 판독 포인터와 동일하지 않은지가 체크된다. 그 다음에 판독 포인터가 지시한 메모리셀의 값은 판독 출력되고, 판독 포인터는 증분된다. 기록 포인터가 판독 포인터와 동일하면, FiFo-메모리는 비게 된다. 이 과정은 상응하는 차동회로(62)에 의해서 검출된다. 그 경우에는 0의 값 또는 판독 불능이라는 메시지가 피드백 된다. 말하자면 차동 회로(62)가 FiFo-메모리내에 있는 비트의 개수를 계속적으로 제공하기 때문에, 상기 차동 회로는 FiFo-메모리가 넘치기 전에 프로세서를 작동시키고 데이터를 처리하기 위해서도 사용될 수 있으며, 그 결과 FiFo-메모리내에는 재차 공간이 만들어진다.

데이터를 비교하기 위한 본 발명에 따른 다른 가능성은, 사전에 (예를 들면 초기화 동안에) 계산된 예상 데이터의 체크 총합과 비교되는 수신된 데이터의 체크 총합(체크 총합)을 예를 들어 CRC-방법에 따라 자동적으로 설정하는 것이다. 그러나 상기 방법은 도 5의 FiFo-메모리내에 있는 비교기 만큼 효과적이지 않은데, 그 이유는 수신된 데이터의 및 예상 데이터의 체크 총합은 프로세서에 의해서 비교될 수밖에 없기 때문이다. 이것은 재차 프로세서에 부하를 가중시킨다. 그밖에, 비트 에러가 확실하게 인식되도록 하기 위해서 데이터 블록당 최대 1 비트의 에러가 존재할 수는 있다. 또한 데이터와 명령 사이의 로직은 상이할 수밖에 없는데, 그 이유는 그렇지 않으면 수신된 데이터의 체크 총합이 경우에 따라서는 예상 데이터의 체크 총합과는 다른 명령을 통해서 형성되기 때문이다. 이것은 도 7 및 도 8에 각각 도시되어 있다:

예상된 데이터로부터는 CRC-체크 총합이 계산된다. 이 총합은 2 바이트로 구성된다. 그 다음에는 수신된 데이터로부터 마찬가지로 CRC-방법에 따라 체크 총합이 형성된다. 그 경우에는 다만 2 바이트 길이의 CRC-체크 총합만이 비교되면 되고, 전체 데이터가 비교될 필요는 없다. 2 바이트로 구성된 상기 짧은 CRC-체크총합을 비교하는 것은 전체 데이터를 비교하는 것보다 훨씬 더 빠르다. 예상 데이터의 체크 총합은 이미 오래 전에 산출될 수 있다. 도 8에 도시된 바와 같이, 수신된 데이터를 FiFo-메모리내에 및 체크 총합 로직내에 동시에 제공하는 것도 가능하다. 상기 체크 총합 로직이 실시간에 체크 총합을 형성하기 때문에, 결과적으로 프로세서는 실시간에 다만 적은 계산 시간을 필요로 하는 체크 총합 비교만을 실행하면 된다.

이와 같은 방식으로 FiFo-메모리를 부가함으로써, 및 경우에 따라서는 비교기 또는 수신된 데이터를 통해 체크 총합을 자동적으로 형성하는 체크 총합 발생기를 부가함으로써 종래의 UART-개념에 비해 프로세서의 부담이 현저하게 경감될 수 있다. 그럼으로써 프로세서의 주파수 및 그와 더불어 전류 소비는 더 낮아질 수 있다. 비접촉 칩카드의 경우, 이와 같은 더 낮은 전류 소비는 특히 더 큰 도달(사정) 거리를 의미한다.

본 발명에서 특히 바람직한 것은, 송/수신 동안 또는 작동되지 않는 동안에는 절전 모드로 변환될 수 있는 프로세서를 사용하는 것이다. 예를 들어 프로세서가 송/수신을 위한 준비를 마친 경우에는, 송/수신이 종결될 때까지 상기 프로세서가 절전 모드로 전환될 수 있다. 프로세서에 의해서 요구되는 에너지도 저축되거나 또는 송/수신 하드웨어에 이용된다. 또한 송/수신 동작 동안에는 어떠한 공급 스파이크라도 프로세서로부터 무선으로 전송된 신호까지 진행될 수는 없다. 전류가 더 적게 소비되고 카드칩상에 에너지가 더 유리하게 분배되며 신호가 더 유리하게 진행됨으로써 더 큰 도달 거리가 얻어진다.

그밖에 프로세서가 절전 모드에 있는 동안에는 송신 기능이 또한 시간 조절되는 방식으로 작동될 수 있다. "오토 리시브-기능", 즉 자동적으로 수신하는 기능도 동일하게 실현될 수 있다. 상기 기능에서는, 프로세서를 작동시킬 필요 없이 프로세서의 절전 모드 동안에는 송신 후에 수신 동작으로의 자동적인 전환이 가능해진다.

Claims (26)

1. 직렬 인터페이스를 통해 프로세서로(CPU)부터 프로세서(CPU)로 데이터를 전송하기 위한 인터페이스-회로에 있어서,

   다수의 버스-워드 길이 또는 프로세서-워드 길이(예컨대 바이트)를 위한 단 하나의 메모리(FiFo)가 직렬 인터페이스와 프로세서(CPU) 사이에 배치되는 것을 특징으로 하는 회로.
2. 제 1항에 있어서,

   상기 메모리(FiFo)가 워드 방식으로 또는 비트 방식으로 기록 및 판독 출력될 수 있는 것을 특징으로 하는 회로.
3. 제 2항에 있어서,

   상기 메모리(FiFo)가 각각의 비트 또는 각각의 워드(예컨대 바이트)를 개별적으로 어드레싱할 수 있는 기록 포인터 및 판독 포인터를 포함하는 것을 특징으로 하는 회로.
4. 제 1항, 제 2항 또는 제 3항에 있어서,

   상기 프로세서(CPU)가 절전 모드(슬립 모드)에 의해서 최소 전류를 소비하는 것을 특징으로 하는 회로.
5. 제 1항, 제 2항 제 3항 또는 제 4항에 있어서,

   상기 메모리(FiFo)내에 비교기가 내장되는 것을 특징으로 하는 회로.
6. 제 5항에 있어서,

   상기 비교기는, 각각의 수신된 비트(2)를 메모리(FiFo)내에 있는 메모리셀(1)의 내용과 비교하여 상기 수신된 비트(2)를 메모리셀까지 기록하는 단순한 로직(50)을 가지는 것을 특징으로 하는 회로.
7. 제 1항 내지 제 6항 중 어느 한 항에 있어서,

   상기 메모리(FiFo)가 CPU-모듈(34)내에 통합되는 것을 특징으로 하는 회로.
8. 제 1항 내지 제 6항 중 어느 한 항에 있어서,

   상기 메모리(FiFo)가 수신기 모듈(40)내에 통합되는 것을 특징으로 하는 회로.
9. 제 1항 내지 제 6항 중 어느 한 항에 있어서,

   상기 메모리(FiFo)가 프로세서(CPU)의 어드레스 영역내에 있는 정상 RAM으로 이루어진 RAM-셀로 구현되는 것을 특징으로 하는 회로.
10. 제 1항 내지 제 9항 중 어느 한 항에 있어서,

    메모리(FiFo)에 추가로 체크 총합 모듈이 제공되는 것을 특징으로 하는 회로.
11. 제 10항에 있어서,

    체크 총합 모듈에 추가로 비교기가 제공되며, 상기 비교기는 수신된 데이터의 체크 총합을 미리 산출된 예상 체크 총합과 비교하는 것을 특징으로 하는 회로.
12. 제 1항 내지 제 11항 중 어느 한 항에 있어서,

    상기 메모리(FiFo)가 링 구조물의 형태로 구현되는 것을 특징으로 하는 회로.
13. 제 1항 내지 제 12항 중 어느 한 항에 있어서,,

    상기 메모리(FiFo)가 넘칠 것 같은 경우에 프로세서(CPU)를 작동시키는(깨우는) 오버 플로우 검출 장치가 상기 메모리(FiFo)에 제공되는 것을 특징으로 하는 회로.
14. 직렬 인터페이스와 프로세서 사이에서 데이터를 전송하기 위한 방법에 있어서,

    데이터를 연속으로 비트 방식으로 수신하여 메모리(FiFo)내에 판독 입력하고프로세서(CPU)에 의해서 상기 메모리로부터 비트 방식으로 재차 판독 출력하거나, 프로세서(CPU)에 의해서 비트 방식으로 메모리(FiFo)내에 기록하고 상기 메모리로부터 비트 방식으로 송신하는 것을 특징으로 하는 방법.
15. 제 14항에 있어서,

    메모리(FiFo)의 기록 포인터 및 판독 포인터를 프로세서(CPU)의 부하 없이 자동적으로 세팅함으로써, 상기 메모리(FiFo)가 프로세서(CPU)에 의해서 다만 순차적으로만 판독 및 기록될 수 있는 것을 특징으로 하는 방법.
16. 제 14항에 있어서,

    상기 프로세서(CPU)가 메모리(FiFo)의 기록 포인터 및 판독 포인터를 자유롭게 세팅할 수 있는 것을 특징으로 하는 방법.
17. 제 14항 또는 제 16항에 있어서,

    상기 프로세서(CPU)가 메모리(FiFo)의 개별 메모리셀을 고유한 어드레스 영역의 구성 요소로 취급함으로써, 상기 구성 요소가 자유롭게 선택하여 판독 및 기록할 수 있는 것을 특징으로 하는 방법.
18. 제 14항 내지 제 17항 중 어느 한 항에 있어서,

    예상 데이터를 메모리(FiFo)내에 있는 상응하는 장소에 저장하고, 수신된 각각의 비트(2)를 단순한 로직(50)을 이용하여 메모리(FiFo)내에 있는 메모리셀(51)의 내용과 비교하며, 상기 수신된 비트를 메모리셀에 기록하는 자동 데이터 비교 과정을 실행하는 것을 특징으로 하는 방법.
19. 제 18항에 있어서,

    상기 메모리(FiFo)의 기록 포인터(53)가 비교 대상인 예상 비트의 어드레싱 뿐만 아니라 메모리에 기록되어야 하는 수신된 비트(2)의 어드레싱까지도 전송하는 것을 특징으로 하는 방법.
20. 제 18항 또는 제 19항에 있어서,

    1 바이트의 모든 비트를 비교한 후, 모든 비트가 동일한 경우에는 상기 바이트에 할당된 1 비트(4)를 0으로 세팅하는 한편 그밖의 경우에는 1로 세팅하는 것을 특징으로 하는 방법.
21. 제 20항에 있어서,

    관련 비트에 대한 액세스를 프로세서(CPU)에 의해서 비트 방식으로 실행할 수 있는 것을 특징으로 하는 방법.
22. 제 14항 내지 제 21항 중 어느 한 항에 있어서,

    데이터 전송 동안에는 상기 프로세서(CPU)를 절전 모드(슬립 모드)로 전환하는 것을 특징으로 하는 방법.
23. 제 22항에 있어서,

    메모리(FiFo)가 넘칠 것 같은 경우에는 프로세서(CPU)를 작동시키는(깨우는) 것을 특징으로 하는 방법.
24. 제 14항 내지 제 17항 중 어느 한 항에 있어서,

    수신된 데이터의 체크 총합을 예상 데이터의 미리 산출된 체크 총합과 자동적으로 비교하는 자동 데이터 비교 과정을 실행하는 것을 특징으로 하는 방법.
25. 제 22항 내지 제 24항 중 어느 한 항에 있어서,

    프로세서(CPU)를 작동시킬(깨울) 필요 없이, 메모리(FiFo)로부터의 데이터의 송신을 시간 조절 방식으로 개시하는 것을 특징으로 하는 방법.
26. 제 22항 내지 제 25항 중 어느 한 항에 있어서,

    데이터를 송신한 후에는, 프로세서(CPU)를 작동시킬(깨울) 필요 없이 수신 동작의 자동적인 전환이 이루어질 수 있는 것을 특징으로 하는 방법.