KR100390058B1 - 주국과적어도하나의종국을갖는통신시스템 - Google Patents

Abstract

주국과 적어도 하나의 종국을 갖는 통신시스템이다. 각 종국(S)에서, 제 1출력회로(OC)와 제 2출력회로(TR)는 출력측에서 서로 연결되어 있다. 제 1동작모드에서, 종국(S)은 주국(M)에 의해 식별되고, 모든 제 1출력회로(OC)는 동작될 수 있고 시스템 낮은 클럭 속도에서 동작한다. 제 2동작 모드에서, 데이터 전송이 발생하며, 하나의 제 2출력회로(TR)가 동작될 수 있고 시스템은 보다 높은 클럭 속도에서 동작한다.

Description

주국과 적어도 하나의 종국을 갖는 통신시스템{COMMUNICATION SYSTEM WITH A MASTER STATION AND AT LEAST ONE SLAVE STATION}

통신 시스템은 예를 들어 I²C(상호 IC) 버스에 의해 실현될 수 있다. 개방 컬렉터 출력을 통해, 다수의 주국과 다수의 종국이 I²C 버스에 연결된다. 주국은 자신에게 알려지고 종국에 영구 저장되어 있는 어드레스를 이용하여 종국을 제어한다.

I²C 버스의 경우, 예를 들어 종국을 어드레싱하기 위해 두 개의 주국이 동시에 버스에 액세스를 시도하는 것이 가능하다. 이 경우, 소위 조정 프로시저가 I²C 버스를 위해 제공된다. 이 프로시저에서, 경합하는 주국은 각 경우 비트 단위로 그들에 저장된 하나의 개별 식별 코드를 그들의 개방 컬렉터 출력을 통해 버스의 프리차지(precharge)된 라인으로 전송한다. 다른 주국의 비트가 로우 레벨을 갖는다 하더라eh, 출력되는 비트들 중 하나가 하이 레벨을 갖자 마자, 라인의 전위는 접지로 된다. 각 주국은, 라인이 방전되고 있을 때, 막 출력된 그것의 식별 코드의 그 비트가 하이 레벨을 갖는 지를 모니터한다. 그렇지 않은 경우, 주국은 비동작되고, 모든 비트를 갖는 자신의 식별 코드가 라인의 연속하는 전위 상태에 결정적인 그 주국은 버스에 쉽게 액세스하지 못한다.

I²C 버스의 문제점은 최대 데이터 속도가 개방 컬렉터 출력의 독점 사용에 의해 제한된다는 점이다.

본 발명은 적어도 하나의 종국(slave station)과 그것을 제어하는 하나의 주국(master station)을 갖는 통신시스템에 관한 것이다. 여기서, 종국은 주국 없이는 동작될 수 없다.

도 1 및 4는 본 발명에 따른 통신시스템의 두 가지 실시예;

도 2는 도 1에서의 주국에 대한 실시예;

도 3은 도 1에서의 종국에 대한 실시예;

도 5는 도 4에서의 종국에 대한 실시예; 그리고

도 6 및 7은 도 1 및 4에서의 통신시스템을 위한 동작 방법을 도시하고 있다.

본 발명의 목적은 어드레스와 수가 미리 알려지지 않은 소정 수의 종국을 이들을 제어하는 주국에 연결하는 것이 가능하며, 한편 I²C 버스의 경우와 비교해서 개선된 최대 데이터 속도를 갖는 통신시스템을 제공하는 데 있다.

이 목적은 청구항 제 1항에 따른 통신시스템 및 청구항 제 8항에 따른 통신시스템용 종국에 의해 달성된다.

본 발명은 제 1출력회로를 이용하여 낮은 시스템 클럭 속도를 갖는 제 1동작 모드에서 종국이 주국에 의해 식별되도록 하며, 그리고 제 2출력회로를 이용하여 높은 클럭 속도를 갖는 제 2동작 모드에서 데이터 전송이 가능하게 한다.

제 1동작 모드에서, 제 1출력회로는 "와이어드 OR" 연결로 병렬 동작될 수 있고, 종국이 주국에 의해 식별되게 한다. 이는 제 2로직 상태의 데이터 아이템이 출력될 때보다 제 1로직 상태의 데이터 아이템이 출력될 때에 제 1출력회로가 더높은 임피던스를 갖는 상태를 취한다는 점에서 달성된다. 이 타입의 제 1출력회로는 예를 들어 개방-드레인 또는 개방-컬렉터 출력회로이며, 그러나 이는 트라이스테이트 출력회로와 비교하여 비교적 낮은 스위칭 속도를 갖는다.

한편, 제 2출력회로는 트라이스테이트 출력회로일 수 있으며, 그 결과 제 2동작모드에서 더 높은 데이터 속도가 얻어질 수 있다. 여기서, 시스템은 I²C 버스와 더불어 있다기보다는 보통 그 내에 있게 된다.

본 발명은 아래의 도면을 참조하여 설명된다.

도 1은 통신 시스템의 제 1실시예이다. 통신 시스템은 클럭라인(CLK)과 명령 및 데이터 라인(C/D)을 갖는 버스를 포함한다. 서플라이 전위를 전송하는 데 필요한 다른 라인은 도시되어 있지 않다. 두 개의 종국(S)과 하나의 주국(M)은 클럭라인(CLK)과 명령 및 데이터 라인(C/D)에 연결되어 있고, 주국(M)은 종국(S)을제어하는데 사용된다.

도 2는 도 1에서의 주국(M)의 디자인이다. 이는 클럭라인(CLK)에 연결될 수 있으며 주국(M) 및 종국(S)을 위한 공통 동작 클럭을 발생하는 클럭발생수단(CLKG)을 포함한다. 동작 클럭은 국(M, S)의 동기적 동작을 가능하게 한다.

게다가, 주국(M)은 또한 출력회로(OUTM) 및 입력회로(INM)를 통해 명령 및 데이터 라인(C/D)에 연결되는 엘리먼트(CTRM)를 포함한다. 출력회로(OUTM)는 종국에 저장되는 명령 및 데이터를 출력하는 데 사용되며, 한편 입력회로(INM)는 종국(S)의 명령 확인 및 종국(S)에 의해 전송된 데이터를 수신하는 데 사용된다.

주국(M)은 또한 어드레스 발생수단(ADRG)을 포함하며, 이것에 의해, 나중에 설명될 식별 프로세스 동안, 그것은 종국(S)으로 나중에 어드레스할 어드레스를 할당할 수 있으며, 아래에 설명되는 바와 같이, 어떤 상황하에서 출력회로(OUTM)와 명령 및 데이터 라인(C/D)을 통해 마찬가지로 어드레스를 종국(S)으로 전송하는 것이 가능하다.

명령 및 데이터 라인(C/D)은 저항(R)(이 경우에 있어서는 풀업 저항)을 통해 주국(M)의 서플라이 전위일 수 있는 제 1전위(VCC)로 연결된다. 이 예에서, 저항(R)은 주국(M)내에 배치된다. 그러나 외부에 배치될 수도 있다. 저항(R)은 스위치(S)에 의해 차단될 수 있다.

도 1의 통신시스템의 종국(S)은 도 3에 따라 설계된다. 각 종국(S)은 출력측에서 서로 연결되는 제 1출력회로(OC)(개방-드레인 출력회로) 및 제 2출력회로(TR)(푸시풀 모드용 트라이스테이트 출력회로)를 통해 명령 및 데이터 라인(C/D)으로 연결된다. 제 2출력회로(TR)는 제 1트랜지스터(T1) 및 제 2트랜지스터(T2)를 포함한다. 제 1출력회로(OC)는 제 3트랜지스터(T3)를 포함한다. 제 1출력회로(OC)는 바이폴러 트랜지스터를 갖는 개방-컬렉터 출력으로 실현될 수 있다.

도 3의 종국(S)은 주국(M)에 의해 발생된 동작 클럭이 클럭라인(CALK)을 통해 제공되는 컴포넌트(CTRS)를 포함한다. 종국(S)은 입력회로(INS)를 통해 명령 및 데이터 라인(C/D)으로 연결된다. 입력회로(INS)는 주국(M)에 의해 종국(S)으로 할당되는 어드레스 및 주국(M)에 의해 전송될 수 있는 명령 및 데이터를 수신하는 데 사용된다.

종국(S)에 있어, 저장된 식별 코드(ID)는 통신 시스템에 연결된 모든 종국(S)에 대해 다르다. 식별 코드(ID)는 제 1출력회로(OC)를 통해 명령 및 데이터 라인(C/D)으로 비트 단위로 출력될 수 있다. 이는 모든 종국(S)에 대해 동시에, 특히 동작 클럭(CALK)과 동기하여 발생할 수 있다.

종국(S)은 기록될 수 있는 메모리 수단(REG1)(하나의 RAM)을 포함하며, 여기에 주국(M)에 의해 전송된 어드레스가 저장될 수 있다. 또한, 종국(S)은 읽기 전용 메모리 수단(REG2)(하나의 ROM)을 포함하며, 여기에 모든 종국(S)에 대해 동일한 초기화 어드레스가 영구 저장된다. 게다가, 종국(S)은 모니터링 수단(U)을 포함하며, 이를 통해 식별 코드(ID)가 제 1출력회로(OC)를 통해 출력될 때 식별 코드(ID)의 개개 비트가 명령 및 데이터 라인(C/D)의 전위와 비교된다. 종국(S)은 또한 데이터 메모리(MEM)를 포함하며, 여기서 명령 및 데이터 라인(C/D)을 통해 전송된 데이터가 저장되고, 다시 제 2출력회로(TR)를 통해 출력된다. 데이터메모리(MEM)는 RAM 또는 ROM 일 수 있다.

도 1내지 3과 관련하여 설명된 통신 시스템 컴포넌트의 동작 방법이 아래에서 설명된다.

통신 시스템과 그 경우의 종국(S)은 주국(M)에 의해 두 개의 다른 동작 모드에 놓일 수 있다. 제 1동작 모드에서는, 통신 시스템에 연결된 종국(S)은 나중의 개별 어드레싱을 위한 어드레스를 식별된 종국(S)으로 할당하는 주국(M)에 의해 식별된다. 제 2동작 모드에서는, 개별 종국(S)은 이러한 어드레스를 이용하여 주국(M)에 의해 어드레싱되며, 데이터 메모리(MEM)에 저장된 또는 저장될 데이터는 어드레싱된 종국(S)과 주국(M) 사이에서 전송된다.

제 1동작 모드에서는 모든 종국(S)의 제 1출력회로(OC)가 동작되는 데 반해, 제 2동작 모드에서는 각 경우 각각 어드레스되는 개별 종국(S)의 제 2출력회로(TR)만이 동작된다.

통신 시스템이 동작될 때, 모든 종국(S)은 먼저 제 1동작 모드에 놓인다. 읽기 전용 메모리 수단(REG2)에 저장되고 모든 종국(S)에 대해 동일한 초기화 어드레스를 이용하여 모든 종국(S)을 어드레싱하는 주국(M)의 명령에 따라, 모든 종국(S)은 그들의 제 1출력회로(OC)를 통해 제 1전위(VCC)로 먼저 프리차지된 명령 및 데이터 라인(C/D)으로 그들의 식별 코드를 비트 단위로 동시에 전송한다.

제 1출력회로(OC)는 제 2로직 상태(1)의 데이터 아이템이 출력될 때(제 3트랜지스터(T3)가 도통)보다 제 1로직 상태(0)의 데이터 아이템이 출력될 때에 보다 높은 임피던스를 갖는 상태(제 3트랜지스터(T3)가 기능 억제됨)에 있게 된다. 명령 및 데이터 라인(C/D)이 제 1전위(VCC)까지 프리차지되므로, 제 1로직 상태(0)가 모든 제 1출력회로(OC)에 존재한다면, 이러한 제 1전위(VCC)는 라인(C/D)상에 유지된다. 대조적으로, 제 2로직 상태(1)가 단지 하나의 종국(S)에서의 제 1출력회로(OC)에 존재한다면, 라인(C/D)의 전위는 제 1출력회로(OC)에 다시 제 1로직 상태(0)의 비트들만이 존재할 때까지 상응하는 제 3트랜지스터(T3)를 통해 접지 전위까지 방전된다.

모든 종국(S)이 그들의 식별 코드(ID)를 출력하는 동안, 그들은 그들의 모니터링 수단(U)을 통해 라인(C/D)의 전위를 모니터한다. 제 1로직 상태(0)의 비트를 출력하지만 라인(C/D)이 방전됨을 검출하는 상기 종국(S)은 스스로 비동작시킨다. 현재 제 2로직상태(1)를 출력하고 있는 종국(S)만이 액티브 상태를 유지한다. 모든 비트의 식별 코드(ID)가 출력된 후에는, 결과적으로 단지 하나의 종국(S)만이 액티브 상태이다. 왜냐하면, 모든 식별 코드(ID)가 다르기 때문이다.

식별 코드(ID)의 비트수가 알려지고 비트 단위의 출력이 동작 클럭(CALK)과 동기하여 발생하므로, 주국(M)은 모든 비트가 출력되는 때를 알며, 이때 그것은 어드레스-발생 수단(ADRG)으로 나중의 어드레싱을 위한 어드레스를 여전히 액티브 상태인 최종 종국(S)에 할당한다. 이러한 어드레스 할당을 위한 두 가지 가능성이 있다:

1.주국(M)은 어드레스-발생 수단(ADRG)을 통해 각개 어드레스를 생성하여, 그 어드레스를 명령 및 데이터 라인(C/D)을 통해 여전히 액티브인 종국(S)으로 전송하며, 기록될 수 있는 종국의 메모리 수단(REG1)에 그것이 저장된다.

2.이에 대한 하나의 대안으로서, 방금 서술한 식별 프로세스(식별 코드(ID)의 출력) 동안, 주국(M)은 라인(C/D) 상의 전위를 관측하여, 그것으로부터 여전히 액티브인 종국(S)의 식별 코드(ID)를 재구성하며, 이 식별 코드(ID)를 이용하여 나중에 종국(S)을 어드레싱하기 위하여 어드레스-발생 수단(ADRG)에 이러한 식별 코드를 저장한다. 종국(S)에 할당된 어드레스는 주국(M)에 의해 결정된 식별 코드(ID)와 동일하다. 이러한 변형의 이점은 기록될 수 있는 메모리 수단(REG1)이 종국(S)에 필요하지 않으며, 또한 그 국에 새로이 할당된 어드레스의 전송에 대한 필요성도 없다는 사실에 있다.

첫 번째 언급된 대안은 그것의 식별 코드(ID)보다 훨씬 적은 비트를 갖는 새로운 어드레스가 종국(S)에 할당될 수 있다는 주요한 이점을 제공한다. 또한, 주국(M)은 종국(S)에 의해 출력된 식별 코드(ID) 검출을 위한 어떠한 수단도 필요로하지 않는다. 모든 식별 코드(ID)가 다르고 예를 들어 종국(S)을 제조하는 중에 그들이 읽기 전용 메모리 수단(REG2)에 저장되므로, 나중의 사용 장소가 알려지지 않는 한, 제조된 종국(S)의 대다수는 많은 수의 식별 코드(ID) 비트의 제공을 필요로한다. 한편, 통신 시스템에서는 한정된 수의 가입자가 있을 것이므로, 모든 종국(S)의 개별 어드레싱은 적은 수의 비트로도 가능하다. 보다 적은 수의 어드레스 비트의 이점은 제 2동작 모드에서 주국(M)으로부터 종국(S)으로 어드레스 비트의 전송 형태를 취하는 어드레싱 프로시저는 상당히 단축될 수 있다는 점이다. 예를 들어, 식별 코드(ID) 각각은 128비트, 그리고 할당된 어드레스는 단지 32비트를 가진다.

하나 이상의 종국(S)을 식별할 수 있고 그들 각각에 어드레스를 할당할 수 있도록, 설명된 방법은 아직 식별되지 않은 종국(S)을 연결하여 반복되며, 한편 이미 식별된 종국(S)은 비동작 상태로 유지된다. 이러한 방법으로, 각 경우 식별 코드(ID)가 전술한 방법으로 비트 단위로 출력되는 n개의 식별 사이클 후, n 개의 종국(S)이 식별될 수 있다.

주국에 의해 종국(S)이 식별되는 제 1동작 모드를 실행하기 위하여 제 1출력회로(OC)가 개방-드레인 출력회로로 제공된다는 사실로서, 본 발명에 따른 식별을 위해 필요한, 모든 종국(S)을 병렬로 연결할 가능성이 생길 수 있다. 그러나, 이러한 개방-드레인 출력의 스위칭 동작이 비교적 느리다. 하나의 종국(S)에서 주국(M)으로 데이터를 전송하는 제 2동작 모드를 실행하기 위하여, 2출력회로(TR)를 보다 빨리 동작되는 트라이스테이트로 사용하는 것은 제 2동작 모드에서도 제 1출력회로(OC)를 이용하는 것에 비해 훨씬 높은 데이터 속도를 가능하게 한다.

두 개의 다른 데이터 속도를 세팅하기 위하여, 주국(M)의 클럭 발생기(CLKG)에 의해 클럭 라인(CLK)상에 발생된 클럭은 두 가지 다른 값, 즉 제 1출력회로(OC)가 동작되는 제 1동작 모드를 위한 보다 낮은 클럭 속도와 데이터 메모리(MEM)에 저장된 데이터가 상응하는 제 2출력회로(TR)를 통해 전송될 수 있는 제 2동작 모드를 위한 보다 높은 클럭 속도로 세팅될 수 있다.

도 1의 명령 및 데이터 라인(C/D)은, 제 1동작 모드(식별)에서, 주국(M)의 식별 명령을 읽기 전용 메모리(REG2)에 저장된 초기화 어드레스를 통해 어드레싱된 모든 종국(S)으로 전송하기 위하여, 제 1출력회로(OC)를 통해 종국(S)의 식별코드(ID)를 출력하기 위해, 적절한 경우 할당된 어드레스를 주국(M)에서 각 종국(S)으로 전송하기 위하여 사용된다.

도 1의 명령 및 데이터 라인(C/D)은, 제 2동작 모드(데이터 전송)에서, 주국(M)의 명령을 기록될 수 있는 메모리 수단(REG1)에 저장된 새로이 할당된 어드레스에 의해 각개 종국(S)으로 전송하기 위하여, 어드레싱된 종국(S)에 저장될 수 있는 또는 저장된 데이터를 주국(M)과 각각의 어드레싱된 종국(S) 사이에서 전송하기 위하여, 또한 가능하다면 주국(M)의 명령에 대한 응답으로서 종국(S)에 의해 제공된 명령 확인을 전송하기 위하여 사용된다.

제 2동작 모드에서 제 2출력회로(TR)를 사용함으로써, 명령 확인뿐만 아니라 데이터의 전송이 제 1출력회로(OC)가 이 경우에 사용되는 것보다 높은 데이터 속도로 이루어 질 수 있다. 이는 개방-드레인 출력회로와 비교하여 트라이스테이트 출력회로에 대해 달성될 수 있는 더 높은 데이터 속도에 기인한다. 이는 클럭라인(CLK)상의 동작 클럭이 제 1동작 모드에 비해 제 2동작 모드에서 증가된다는 점에서 이루어진다.

라인(C/D)을 프리차지하기 위한 저항(R)(도 2참조)이 제 2동작 모드에서 스위치(S)를 통해 동작 억제될 수 있다는 것이 특히 유익하다. 스위치(S)는 제 1동작 모드에서만 닫힌다. 왜냐하면, 프리차징이 제 1출력회로(OC)의 병렬 동작의 경우에만 필요하기 때문이다. 대조적으로, 제 2출력회로(TR)는, 제 2동작 모드에서 스위치(S)가 개방되어 있는 경우, 최대 데이터 속도로 동작될 수 있다.

도 4는 본 발명에 따른 통신시스템의 제 2실시예이다. 이는 3개의 라인, 즉클럭라인(CLK)과, 도 1의 명령 및 데이터 라인(C/D) 대신에 제공되는 명령라인(C) 및 데이터 라인(D)을 갖는 버스를 포함하고 있다. 종국(S)의 데이터 메모리(MEM)에 저장된 데이터는 데이터 라인(D)을 통해 전송되고, 한편 명령과 명령확인은 명령라인(C)을 통해 주국(M)과 종국(S) 사이에서 교환된다. 또한, 본 발명에 따른 식별은 명령라인(C)을 통해 이루어진다.

스위치(S)에 의해 기능 억제되고 예를 들어 트랜지스터에 의해 구현되는 전류원(I)을 통해, 명령라인(C)은 제 1전위(VCC)까지 프리차지된다. 이러한 전류원(I)으로서, 명령라인(C)의 방전 프로시저는, 제 1동작 모드에서, 도 1의 저항(R)이 사용될 때에 비해 더 빠르게 행해질 수 있다. 전류원(I)은 물론 주국(M)의 컴포넌트일 수 있다. 도 2의 저항(R)과 관련하여 서술된 바와 같이, 전류원(I)의 비동작 가능성은 제 2동작 모드(제 2출력회로(TR)의 사용)에서 라인(C)의 재차징 시간을 줄일 수 있으며, 그래서 제 2출력회로(TR)로서 얻어질 수 있는 최대 데이터 속도도 또한 증가된다.

도 4의 주국(M)은 도 2의 그것과 유사하게 행해질 수 있으며, 그것은 물론 데이터 라인(D)과 명령 라인(C)에 대한 분리 연결을 제공하는 데 필요하다. 할당된 어드레스를 종국(S)으로 전송하는 것은 명령 라인(C)을 통해 이루어진다.

다음의 점에서만 도 3의 실시예와 다른 도 4로부터의 하나의 종국(S)을 도 5가 도시하고 있다:

데이터 라인(D)으로의 연결을 위해, 데이터가 데이터 메모리(MEM) 내로 및 밖으로 읽혀질 수 있는 입력 및 출력 회로(I/O)가 있다. 적절하게는, 입력 및 출력 회로(I/O)는 높은 데이터 속도를 보장하는 트라이스테이트 출력을 가질 수도 있다.

도 3에 따른 실시례에서와 같이, 종국(S)의 제 1(OC) 및 제 2(TR) 출력회로도 또한 개방-드레인 또는 트라이스테이트 출력회로이고, 출력측에서 명령라인(C)으로 연결된다. 이 예에서, 제 1출력회로(OC)는 제 1트랜지스터(T1) 및 제 2트랜지스터(T2)로 구성되는 제 2출력회로(TR)의 일부이다. 제 2출력회로(TR)는 두 트랜지스터(T1, T2)의 게이트를 통해 제어되며, 이러한 방법으로 출력에서 두 개의 로직 상태(0, 1) 중 하나를 전송하거나 후자에 고임피던스 상태로 스위치한다. 한편, 제 1트랜지스터(T1)의 제어신호가 비동작 상태로 유지된다면, 제 1출력회로는 제 2트랜지스터(T2)의 게이트를 통해 제어되어 후자는 기능 억제된다.

도 4에 도시된 통신 시스템에서, 명령라인(C)은 주국(M)의 명령을 종국(S)으로 전송하기 위하여, 그리고 반대방향으로 명령확인을 전송하기 위하여 독점적으로 사용된다. 제 1동작 모드(식별)의 제 1출력회로(OC)의 동작에서 제 2동작 모드(데이터 전송)의 제 2출력회로(TR)의 동작으로 독창적인 스위칭은 종국(S)에 의해 수신된 명령이 제 2동작 모드에서 높은 데이터 속도로 확인 가능하도록 한다. 그 이유는, 전술한 바와 같이, 개방-드레인/컬렉터 출력회로와 비교하여 트라이스테이트 출력회로에 의해 달성되는 보다 높은 스위칭 속도때문이다. 통신시스템 및 그 결과로서의 종국(S)이 동작 클럭(CLK)과 동기하여 동작하므로, 모든 출력회로(OC, TR, I/O)의 데이터 속도도 마찬가지로 클럭(CLK)에 의해 결정된다.

도 1에 따른 실시예에서와 같이, 본 발명의 이러한 실시예 전체에 걸쳐, 제2동작 모드에서의 동작을 위한 높은 데이터 속도가 제 2동작 모드에서 얻어지므로, 제 1동작 모드에 비해 클럭 라인(CLK) 상의 클럭의 더 높은 속도가 제공된다. 클럭(CLK)은 도 1에서 명령 및 데이터 라인(C/D)의 동작을 동기하기 위하여 사용되며, 도 4에서는 명령 라인(C) 및 데이터 라인(D)의 동작을 동기하기 위하여 사용된다.

제 1동작 모드에서의 식별이 비교적 짧은 시간만을 차지하므로, 통신 시스템은 거의 항상 제 2동작 모드에 있게 되며, 그래서 제 2출력회로(TR)로서 그리고 입력 및 출력 회로(I/O)(도 4의 예에서)로서 트라이스테이트 출력회로를 사용함으로써 가능한 보다 높은 클럭 속도로부터 얻는 바가 있다.

도 4는 추가적으로, 상부에 도시된 종국(S)의 예에서와 같이, 후자가 연결 디바이스(A)를 통해 통신 시스템의 라인(CLK, C, D)으로 연결된다. 연결 디바이스(A)는 예를 들어 종국(S)을 위한 모듈 슬롯일 수 있다. 시스템은 직렬의 이러한 연결 디바이스(A)를 가질 수 있으며, 시스템이 동작할 때 모두가 종국(S)에 연결될 필요는 없다. 도 4의 연결 디바이스(A)는 연결 디바이스(A)에 대한 종국(S)의 연결을 검출하는 데 사용되는 검출 수단(DM)을 갖는다. 이러한 검출은 예를 들어 종국(S)이 연결 디바이스(A)에 연결될 때 동작되는 기계적 또는 전기적 스위치에 의해 실현될 수 있다. 종국(S)의 연결을 검출한 후, 검출 수단(DM)은 적절한 결과 신호를 주국(M)에 전송한다. 이 예에서, 이 결과 신호는 명령라인(C)을 통해 전송된다.

전술한 검출 수단(DM)은 이전에 식별되지 않았거나 어드레스가 제공되지 않은 새로운 종국(S)이 통신 시스템에 연결되는 지의 여부를 주국에 알리는 것을 가능하게 한다. 이는 특히, 통신 시스템이 동작하는 중에 또다른 종국(S)의 추가로 인하여 연결된 종국(S)의 수가 증가하는 경우 유익하다. 주국(M)은 이미 이전에 식별된 종국(S)을 비동작 시킬 수 있으며, 그 후 주국(M)에 의해 아직 어드레스가 할당되지 않은 하나 이상의 새로이 추가된 종국(S)은 전술한 방법으로 식별된다.

도 1 및 4에 도시된 통신 시스템을 동작시키는 하나의 유익한 방법은 하나의 실시예 및 도 6 및 7을 참조하여 지금부터 설명된다.

도 6의 맨 위에는, 통신 시스템이 동작될 때 즉, 서플라이 전압이 인가될 때, 모든 종국(S)이 초기에 유휴상태(idle state)에 있음을 보여주고 있다. 모든 종국(S)은 통신 시스템의 동작 중에 주국의 리셋 명령(CMD0)에 의해 어느 때라도 이 유휴상태에 놓일 수 있다.

통신 시스템이 동작될 때, 종국(S)은 읽기 전용 메모리 수단(REG2)에 저장되며 모든 종국(S)에 대해 동일한 어드레스를 이용하여 주국(M)에 의해 어드레스될 수 있다. 제 1명령(CMD1)에 의해, 주국(M)은 종국(S)을 개방-드레인 출력회로(OC)가 동작 준비를 하는 준비 상태(ready state)에 놓이게 한다.

주국(M)의 제 2명령(CMD2)(식별 명령)에 의해, 종국(S)은 전술한 제 1동작 모드에 상응하는 식별 상태에 놓인다. 이 식별 상태에서, 식별 코드(ID)의 비트 단위의 출력은 제 1출력회로(OC)를 통해 이루어진다.

할당된 어드레스는 제 3명령(CMD3)에 의해 식별 동안 동작되고 있는 종국(S)으로 전송되며, 그것은 결과적으로 대기 상태(stand-by state)에 놓인다. 이 대기상태에서, 그것은 더 이상 명령(CMD2, CMD3)에 응답하지 않는다.

이러한 식별 사이클이 수행된 후, 아직 식별되지 않은 종국(S)은 다시 대기 상태에 있게 되고, 그 후 다음 종국(S)의 식별은 제 2명령(CMD2)에 의해 시작된다.

모든 종국(S)이 식별되었을 때, 대기 상태로부터 개방-드레인 출력회로(OC)가 비동작 되고 트라이스테이트 출력회로(TR)가 동작 준비를 유지하는 상태(푸시-풀 상태)로 제 4명령(CMD4)에 의해 그들이 변경될 수 있다.

추가적 종국(S)이 통신 시스템에 연결되는 경우, 도 4에서 설명된 바와 같이, 검출 수단(DM)에 의해 주국(M)에 이를 알릴 수 있다. 주국(M)은 푸시-풀 상태에 있으며 물론 이미 식별된 종국(S)을 제 5명령(CMD5)에 의해서 대기 상태로 리턴할 수 있다. 시스템에 새로이 연결된 적어도 하나의 종국(S)은 처음으로 서플라이 전압이 공급된 결과 유휴상태에 있게 된다. 명령(CMD1, CMD2, CMD3)을 이용하여, 이미 서술한 식별 프로시저는 이 종국(S)이나 종국들(S)을 위해 실행될 수 있다.

도 7은 이미 서술한 종국(S)의 유휴상태, 푸시-풀 상태, 및 대기 상태를 도시하고 있다. 또다른 통신시스템의 동작 상태가 지금부터 설명된다.

푸시-풀 상태에서 출발하여, 각 경우 종국(S)중 하나는 제 3명령(CMD3)에 의한 식별 상태에서 주국(M)에 의해 그것으로 할당된 개별 어드레스에 의해 전송상태에 놓인다. 이 때, 두 지점간 연결은 이러한 종국(S)과 주국(M) 사이에서 셋업 된다. 이러한 전송 상태에서, 종국(S)은 주국(M)의 모든 명령을 확인한다. 제 9명령(CMD9)을 이용하여, 종국(S)은 종국(S)내에 저장된 특정 데이터를 주국(M)으로 전송하도록 주국(M)에 의해 요청된다. 특정 데이터는 예를 들어, 데이터메모리(MEM) 용량, 데이터 메모리(MEM)에 저장된 데이터용으로 사용되는 에러 정정 코드의 타입, 및 종국(S)을 동작시키기 위한 동작 클럭용으로 받아들일 수 있는 최대 가능 클럭 속도이다.

제 11명령(CMD11)에 의해, 주국(M)은 전송 상태에 있는 어드레스된 종국(S)에 요청하여, 각각 명령 및 데이터 라인(C/D)(도 1) 및 데이터 라인(D)(도 4)을 통해 데이터 메모리(MEM)에 저장된 데이터를 상기 종국(S)으로 전송하게 한다. 제 11명령(CMD11)으로서, 스타트 어드레스는 데이터 메모리(MEM)내에서 데이터가 읽혀지는 종국(S) 스타팅으로 전송된다. 데이터 전송은 종국(S)이 종료 명령(CMD12)을 수신하거나 또는 데이터 메모리(MEM)로부터 데이터를 읽어내기 위한 새로운 스타트 어드레스를 그것에 알리는 제 11명령(CMD11)을 갱신할 때까지 일어난다.

제 5명령(CMD5)은, 도 6을 참조하여 설명한 바와 같이, 푸시-풀 상태에서 대기 상태로 종국(S)을 변경시키는 데뿐만 아니라, 도 7에 도시된 바와 같이, 전송 상태에서 대기 상태로 종국(S)을 변경시키는 데 사용된다.

또한, 도 6 및 7에 도시된 예에서, 단지 하나의 종국(S)만이 있거나 통신 시스템에 연결된다면, 제 6명령(CMD6)에 의해 유휴상태에서 전송 상태로 직접 종국(S)을 변경하는 유익한 제공이 있다. 명령(CMD1)을 이용하여 종국(S)이 식별되고 새로운 어드레스를 수반할 필요 없이, 읽기 전용 메모리 수단(REG2)에 영구 저장된 어드레스를 이용하여, 이러한 단일 종국(S)은 주국(M)에 의해 어드레스될 수 있다. 이러한 방법으로, 단지 하나의 종국(S)이 존재하는 그러한 통신시스템에서, 제 1출력회로(OC)가 동작되는 제 1동작 모드에서의 동작은 없을 수 있으며, 종국(S)은 제 2동작 모드(전송 상태에 상응)에서 단독으로 동작된다. 이는 개별 종국(S)을 동작시키는 관점에서 보면, 상당한 시간 절약을 가져다준다.

종국(S)은 예를 들어, 카드 형태의 데이터 미디어일 수 있고, 주국(M)은 적절한 쓰기/읽기 디바이스나 재생 디바이스일 수 있다.

Claims (7)

1. 제 1동작모드에서는 식별 코드(ID)를 비트 단위로 출력하고,

   제 2동작모드에서는 다른 데이터를 출력하도록 구성된, 2개의 동작모드를 갖는 통신시스템용 종국(S)에 있어서,

   식별 코드(ID)를 출력하기 위한 제 1출력회로(OC), 및 다른 데이터를 출력하기 위해 제 1출력회로보다 더 높은 회로 속도를 갖는 제 2출력회로(TR)를 포함하며,

   상기 2개의 출력회로(OC, TR)는 출력측으로 서로 연결되는 것을 특징으로 하는 통신시스템용 종국(S).
2. 제 1항에 있어서, 상기 제 1출력회로(OC)는 제 2로직 상태(1)의 데이터 아이템이 출력되는 경우에 비해 제 1로직 상태(0)의 데이터 아이템이 출력되는 경우에 더 높은 임피던스 상태를 갖는 것을 특징으로 하는 통신시스템용 종국(S).
3. 제 1항 또는 2항에 있어서, 상기 제 2출력회로(TR)는 트라이스테이트 출력회로인 것을 특징으로 하는 통신시스템용 종국(S).
4. 적어도 하나의 종국(S) 및 주국(M)을 포함하고, 2개의 동작모드를 가지며,

   모든 제 1출력회로(OC) 및 제 2출력회로(TR)는 출력측으로 라인(C; C/D)을통해서 주국(M)과 연결되고,

   제 1동작모드에서는 종국(S)이 그것의 식별 코드(ID)를 동시에 비트 단위로 제 1출력회로(OC)를 통해서 라인(C; C/D)으로 출력하며,

   제 2동작모드에서는 주국(M)이 각각 종국(S) 중에서 하나의 종국을 어드레스하고, 다른 데이터를 제 2출력회로(TR) 및 라인(C; C/D)을 통해서 주국(M)으로 전송하도록 구성된 제 1항 또는 제 2항에 따른 통신시스템.
5. 제 4항에 있어서,

   상기 주국(M)에서 생성된 클럭을 종국(S)으로 전송하기 위한 클럭 라인(CLK)을 포함하고, 상기 클럭은 주국(M)과 종국(S)의 동작을 동기화하는 데 사용되며,

   상기 클럭의 클럭속도는 제 2동작모드에 비해 제 1동작모드에서 더 낮은 것을 특징으로 하는 통신시스템.
6. 제 4항에 있어서,

   상기 종국(S)을 연결하기 위한 연결 디바이스(A)를 포함하고;

   상기 연결 디바이스(A)는 상기 종국(S)들 중 하나의 연결을 검출하여 대응하는 신호를 상기 주국(M)으로 전송하는 검출수단(DM)을 포함하는 것을 특징으로 하는 통신시스템.
7. 제 5항에 있어서,

   상기 종국(S)을 연결하지 위한 연결 디바이스(A)를 포함하고;

   상기 연결 디바이스(A)는 상기 종국(S)들 중 하나의 연결을 검출하여 대응하는 신호를 상기 주국(M)으로 전송하는 검출수단(DM)을 포함하는 것을 특징으로 하는 통신시스템.