JP2000508444A - 主局および少なくとも１つの従局を有する通信システム - Google Patents

Abstract

(57)【要約】 従局Ｓの各々のなかで第１の出力回路ＯＣおよび第２の出力回路ＴＲが出力側で互いに接続されている。第１の動作形式では従局Ｓが主局Ｍにより同定され、すべての第１の出力回路ＯＣは能動化可能であり、またシステムは低いクロックレートで動作する。第２の動作形式ではデータ伝送が行われ、第２の出力回路ＴＲの１つが能動化可能であり、またシステムはより高いクロックレートで動作する。

Description

【発明の詳細な説明】 主局および少なくとも１つの従局を有する通信システム 本発明は少なくとも１つの従局およびそれを制御するための１つの主局を有す る通信システムに関する。その際に従局は主局なしでは動作可能でない。 通信システムは、たとえばＩ²Ｃ（Ｉｎｔｅｒ ＩＣ）バスを用いて実現され 得る。Ｉ²Ｃバスには複数の主局および複数の従局がオープン‐コレクタ‐出力 端を介して接続されている。主局は従局を、従局のなかに固定的に記憶されてい る主局に知られているアドレスを介して制御する。 Ｉ²Ｃバスにおいて２つの主局が、従局をアドレス指定するために、同時にバ スにアクセスしようとすることが起こり得る。この場合、Ｉ²Ｃバスではいわゆ るアービトレーション過程が予定されている。この過程では競合する主局が、同 時にビットごとに、それらのなかに記憶されているそれぞれ個別的な同定コード を、それらのオープン‐コレクタ‐出力端を介してバスの予充電された導線に与 える。導線の電位は、まさに出力すべきビットの１つが高レベルを有すると、た とい他の主局のビットが低レベルを有するとしても、直ちに接地電位にプルダウ ンされる。各主局は、導線の放電の際にその同定コードのまさに出力されたビッ トが高レベルを有するか否かを監視する。監視の結果が否定であれば、その主局 は非能動に切換わり、同定コードがすべてのそのビットにより導線の次々と続く 電位状態に対して決定的であるような主局がバス‐アクセスに成功する。 Ｉ²Ｃバスの欠点は、最大のデータレートがオープン‐コレクタ‐出力端の独 占的な使用により制限されていることである。 本発明の課題は、一方では従局のアドレスおよび従局の数が従局を制御する主 局に前もって知られていない任意の数の従局が接続可能であり、他方では最大の データレートがＩ²Ｃバスの際のそれにくらべて改善されている通信システムを 提供することである。 この課題は請求項１による通信システムおよび請求項８による通信システムに 対する従局により解決される。 本発明は、第１の出力回路の使用による低いシステム‐クロックレートによる 第１の動作形式での主局による従局の同定と、第２の出力回路の使用による高い クロックレートによる第２の動作形式でのデータ伝送とを可能にする。 第１の出力回路は、第１の動作形式で“ワイヤード‐オア”論理演算で並列に 動作可能であり、主局による従局の同定を可能にする。このことは、第１の出力 回路が、第１の論理状態のデータを出力する際に、第２の論理状態のデータを出 力する際よりも高抵抗の状態をとることによって達成される。このような第１の 出力回路は、たとえばオープン‐ドレイン‐またはオープン‐コレクタ‐出力回 路である。しかしながらこの第１の出力回路はトライステート‐出力回路に比較 して比較的低いスイッチング速度を有する。 それに対して第２の出力回路としては、トライステート‐出力回路が使用され 得る。それによって、システムがたいてい位置している第２の動作形式でＩ²Ｃ バスの際よりも高いデータレートが達成可能である。 以下、図面により本発明を説明する。 図１および図４は本発明による通信システムの２つの実施例、 図２は図１における主局の実施例、 図３は図１における従局の実施例、 図５は図４における従局の実施例、 図６および図７は図１および図４における通信システムに対する動作方法を示 す。 図１は通信システムの第１の実施例を示す。これはクロック線ＣＬＫおよび命 令‐およびデータ線Ｃ／Ｄを有するバスを有する。さらに必要な供給電位の導線 は図示されていない。クロック線ＣＬＫおよび命令‐およびデータ線Ｃ／Ｄに、 ２つの従局Ｓおよび１つの主局Ｍが接続されており、その際に主局Ｍは従局Ｓを 制御する役割をする。 図２は図１の主局Ｍの構成を示す。それはクロック線ＣＬＫと接続可能なクロ ック発生手段ＣＬＫＧを有し、このクロック発生手段は主局Ｍおよび従局Ｓに対 する共通の動作クロックを発生する。この動作クロックは局Ｍ、Ｓの同期動作を 可能にする。 さらに主局Ｍは、出力回路ＯＵＴＭおよび入力回路ＩＮＭを介して命令‐およ びデータ線Ｃ／Ｄと接続されている別の要素ＣＴＲＭを有する。出力回路ＯＵＴ Ｍは、命令および従局のなかに記憶すべきデータを出力する役割をし、他方にお いて入力回路ＩＮＭは従局Ｓの命令確認および従局Ｓにより送られたデータを受 信する役割をする。 主局Ｍはさらにアドレス発生手段ＡＤＲＧを有し、このアドレス発生手段を用 いて主局Ｍは、後でまた説明する同定プロセスの間に、従局Ｓにその後のアドレ ス指定のためのアドレスを対応付けることができる。これらのアドレスは、事情 によっては同じく出力回路ＯＵＴＭおよび命令‐およびデータ線Ｃ／Ｄを介して 、後でまた説明するように、従局Ｓに伝送され得る。 命令‐およびデータ線Ｃ／Ｄは、抵抗Ｒ（この場合にはプルアップ抵抗）を介 して、主局Ｍの供給電位であり得る第１の電位ＶＣＣと接続されている。本発明 のこの実施例では抵抗Ｒは主局Ｍの内部に配置されている。しかし、それは主局 Ｍの外部に配置されていてもよい。抵抗ＲはスイッチＳにより不能動化可能であ る。 図１中の通信システムの従局Ｓの各々は、図３のように構成されている。各従 局Ｓは、出力側で互いに接続されている第１の出力回路ＯＣ（オープン‐ドレイ ン‐出力回路）および第２の出力回路ＴＲ（プッシュプル動作のためのトライス テート出力回路）を介して、命令‐およびデータ線Ｃ／Ｄと接続されている。第 ２の出力回路ＴＲは、第１のトランジスタＴ１および第２のトランジスタＴ２を 有する。第１の出力回路ＯＣは第３のトランジスタＴ３を有する。第１の出力回 路ＯＣは、もちろんバイポーラトランジスタを有するオープン‐コレクタ‐出力 端としても実現され得る。 図３中の従局Ｓは、主局Ｍから発生された動作クロックをクロック線ＣＬＫを 介して供給され得る構成要素ＣＴＲＳを有する。入力回路ＩＮＳを介して従局Ｓ は命令‐およびデータ線Ｃ／Ｄと接続されている。入力回路ＩＮＳは、従局Ｓに 主局Ｍから対応付けられたアドレス、主局Ｍから送り得る命令およびデータを受 信する役割をする。 従局Ｓのなかに同定コードＩＤが記憶されており、この同定コードは通信シス テムに接続されているすべての従局Ｓに対して相い異なっている。同定コードＩ Ｄは、ビットごとに第１の出力回路ＯＣを介して命令‐およびデータ線Ｃ／Ｄに 出力可能である。これはすべての従局Ｓに対して同時に、一層詳細には動作クロ ックＣＬＫに同期して、行われ得る。 従局Ｓはさらに書込み可能なメモリ手段ＲＥＧＩ（ＲＡＭ）を有し、そのなか に主局Ｍから伝達されたアドレスが書込まれ得る。さらに従局Ｓは、固定値メモ リ手段ＲＥＧ２（ＲＯＭ）を有し、そのなかにすべての従局Ｓに対して等しい初 期化アドレスが永久的に記憶されている。さらに従局Ｓは監視手段Ｕを含んでお り、この監視手段により第１の出力回路ＯＣを介して同定コードＩＤを出力する 際に、同定コードＩＤの個々のビットが命令‐およびデータ線Ｃ／Ｄの電位と比 較され得る。従局ＳはデータメモリＭＥＭをも含んでおり、そのなかに命令‐お よびデータ線Ｃ／Ｄを介して伝達されたデータが記憶され得る。これらのデータ は第２の出力回路ＴＲを介して再び出力され得る。データメモリＭＥＭはＲＡＭ またはＲＯＭであり得る。 以下に、通信システムの図１ないし３により先に説明した構成要素の機能の仕 方を説明する： 通信システムおよび従局Ｓは、主局Ｍにより２つの異なる動作形式に切換可能 である。第１の動作形式では、通信システムに接続されている従局Ｓの同定が、 同定される従局Ｓにその後の個別的なアドレス指定のためのアドレスを割り当て る主局Ｍにより行われる。第２の動作形式では、個々の従局Ｓがこれらのアドレ スを介して主局Ｍによりアドレス指定され得る。またデータメモリＭＥＭのなか に記憶されているデータまたは記憶すべきデータの伝送がアドレス指定された従 局Ｓと主局Ｍとの間で行われる。 第１の動作形式では、すべての従局Ｓの第１の出力回路ＯＣが能動化可能であ るのに対して、第２の動作形式では、それぞれアドレス指定された個々の従局Ｓ の第２の出力回路ＴＲのみが能動化可能である。 通信システムの始動の際には、最初にすべての従局Ｓが第１の動作形式に移さ れる。固定値メモリ手段ＲＥＧ２のなかに記憶されている、すべての従局Ｓに対 して等しい初期化アドレスを介してすべての従局Ｓをアドレス指定する主局Ｍの 命令に基づいて、すべての従局Ｓが、同時にその同定コードを、ビットごとにそ の第１の出力回路ＯＣを介して、最初に第１の電位ＶＣＣに予充電された命令‐ およびデータ線Ｃ／Ｄに与える。 第１の出力回路ＯＣは、第１の論理状態０のデータの出力の際に、第２の論理 状態１のデータの出力の際（第３のトランジスタＴ３が導通）よりも高抵抗の状 態（第３のトランジスタＴ３が遮断）を有する。命令‐およびデータ線Ｃ／Ｄが 第１の電位ＶＣＣに予充電されているので、すべての第１の出力回路ＯＣに第１ の論理状態０が存在しているかぎり、この第１の電位ＶＣＣが導線Ｃ／Ｄの上に 保たれている。それに対して従局Ｓのただ１つにおいて第１の出力回路ＯＣに第 ２の論理状態１が存在しているならば、導線Ｃ／Ｄの電位は、再び第１の論理状 態０のビットのみが第１の出力回路ＯＣに存在するようになるまで、相応の第３ のトランジスタＴ３を介して接地電位に放電される。 いますべての従局Ｓがそれらの同定コードＩＤを出力する間に、それらはそれ らの監視手段Ｕを用いて導線Ｃ／Ｄの電位を監視する。しかし、第１の論理状態 ０のビットを出力する従局Ｓは、導線Ｃ／Ｄがそれにもかかわらず放電され、非 能動的状態に切換わることを確認する。その後は、まさに第２の論理状態１のビ ットを出力する従局Ｓのみが能動的状態にとどまる。同定コードＩＤのすべての ビットの出力後にその結果として従局Ｓの１つのみが能動的状態にある。なぜな らば、すべての同定コードＩＤが相い異なっているからである。 同定コードＩＤのビットの数は知られており、またビットごとの出力が動作ク ロックＣＬＫに同期して行われるので、主局Ｍはすべてのビットが出力された時 点を知り、この時点にそのアドレス発生手段ＡＤＲＧにより最後のなお能動的な 従局Ｓに、その後のアドレス指定のためのアドレスを対応付ける。このアドレス 対応付けのためには２つの可能性がある： １．主局Ｍがそのアドレス発生手段ＡＤＲＧにより個別的なアドレスを発生し 、このアドレスを命令‐およびデータ線Ｃ／Ｄを介してなお能動的な従局Ｓに伝 達し、そこでそれはその書込み可能なメモリ手段ＲＥＧ１のなかに記憶される。 ２．それに対して代替的に、主局Ｍは上記の同定プロセス（同定コードＩＤの 出力）の間に導線Ｃ／Ｄ上の電位を監視し、それから最後になお能動的な従局Ｓ の同定コードを再構成し、この同定コードをその従局Ｓが、この同定コードＩＤ を介しての従局Ｓのその後のアドレス指定のためにアドレス発生手段ＡＤＲＧの なかに記憶する。従局Ｓに対応付けられているアドレスは、その主局Ｍにより確 かめられた同定コードＩＤに等しい。この変形例の利点は、従局Ｓのなかに書込 み可能なメモリ手段ＲＥＧ１が必要とされず、それに新たに対応付けらるアドレ スの伝達が行われなくてよいことにある。 最初にあげた代替例は、従局Ｓにその同定コードＩＤよりも本質的に少数のビ ットを有する新しいアドレスが対応付けら得るという大きい利点を提供する。さ らに主局Ｍは、従局Ｓにより出力された同定コードＩＤを認識するための手段を 有していなくてよい。すべての同定コードＩＤは異なっていなければならず、ま た使用場所はまだ知られていないのに、それらはたとえば従局Ｓの製造プロセス の間に固定値メモリ手段ＲＥＧ２のなかに記憶されなければならないので、多数 の従局Ｓが製造される際には同定コードＩＤのビットが多数用意されていなけれ ばならない。それに対して通信システムのなかの加入者の数は常に限られている ので、すべての従局Ｓの個別的なアドレス指定は少ない数のビットにより可能で ある。アドレスビットが少数ですむことにより得られる利点は、第２の動作形式 で主局Ｍから従局Ｓへのアドレスビットの伝達により行われるアドレス指定過程 が本質的に短縮され得ることにある。たとえば同定コードＩＤはそれぞれ１２８ ビットを、また対応付けられているアドレスは３２ビットのみを有するように構 成され得る。 従局Ｓの１つよりも多くを同定し、それらの各々に１つのアドレスを対応付け 得るようにするためには、前記の方法がまだ同定されていない従局Ｓに関しては 繰り返され、他方において既に同定されている従局Ｓは不能動化状態にとどまる 。この仕方で、それぞれ同定コードＩＤが前記の仕方でビットごとに出力される ｎの同定サイクルの後にｎの従局Ｓが同定可能である。 第１の動作形式、すなわち主局Ｍによる従局Ｓの同定、の実行のため、第１の 出力回路ＯＣがオープン‐ドレイン‐出力回路として構成されていることにより 、確かに好ましい仕方で、本発明による同定のために必要であるように、すべて の従局Ｓの並列接続の可能性が生ずる。しかしながらこのようなオープン‐ドレ イ ン‐出力回路のスイッチング挙動は比較的遅い。第２の動作形式、すなわち従局 Ｓの１つから主局Ｍへのデータ伝送、を実行するためにオープン‐ドレイン‐出 力回路よりも速くスイッチング可能なトライステート出力回路として第２の出力 回路ＴＲを使用することは、有利な仕方で、第２の動作形式でも第１の出力回路 ＯＣを利用する際に可能であろうデータレートよりもはるかに高いデータレート を可能にする。 両方の相い異なるデータレートを設定するため、主局Ｍのクロック発生器ＣＬ ＫＧにより発生されるクロック線ＣＬＫ上のクロックが、２つの異なる値、すな わち第１の出力回路ＯＣが駆動される第１の動作形式に対する低いほうのクロッ クレート、およびデータメモリＭＥＭのなかに記憶されているデータが相応の第 ２の出力回路ＴＲを介して伝達され得る第２の動作形式に対する高いほうのクロ ックレート、に設定可能である。 図１中の命令‐およびデータ線Ｃ／Ｄは、次の２つの役割をする。 −第１の動作形式（同定）においては、主局Ｍの同定命令を、固定値メモリ手段 ＲＥＧ２のなかに記憶されている初期化アドレスを介してアドレス指定されたす べての従局Ｓに伝達し、従局Ｓの同定コードＩＤを第１の出力回路ＯＣを介して 出力し、場合によっては対応付けられているアドレスを主局Ｍからそのつどの従 局Ｓへ伝送し、 −第２の動作形式（データ伝送）においては、主局Ｍの命令を、書込み可能なメ モリ手段ＲＥＧ１のなかに記憶されている新たに対応付けられたアドレスによっ て従局Ｓの個々に伝達し、アドレス指定された従局Ｓのなかに記憶可能または記 憶されているデータを主局Ｍとそれぞれアドレス指定された従局Ｓとの間で伝送 し、また主局Ｍの命令への回答として場合によっては予定されている従局Ｓによ る命令受信確認信号を伝送する。 第２の動作形式で第２の出力回路ＴＲを使用することにより、データ伝送なら びに命令の受信確認が、そのために第１の出力回路ＯＣが使用された際よりも高 いデータレートで行われ得る。これはオープン‐ドレイン‐出力回路にくらべて 高いデータレートがトライステート出力回路により可能であることによるもので ある。これはクロック線ＣＬＫ上の動作クロックが第２の動作形式の際には第１ の動作形式の際にくらべて高められることによって達成される。 導線Ｃ／Ｄを予充電するための抵抗Ｒ（図２参照）が、スイッチＳを介して第 ２の動作形式で不能動化可能であることは特に有利である。スイッチＳは第１の 動作形式でのみ閉じられている。なぜならば、予充電は第１の出力回路ＯＣの並 列動作に対してのみ必要であるからである。それに対して第２の出力回路ＴＲは 、スイッチＳが第２の動作形式で開かれているとき、最大のデータレートで動作 可能である。 図４は本発明による通信システムの第２の実施例を示す。これは３つの導線か ら成るバスを有する：クロック線ＣＬＫならびに図１からの命令‐およびデータ 線Ｃ／Ｄの代わりに設けられている命令線Ｃおよびデータ線Ｄ。データ線Ｄを介 して従局ＳのデータメモリＭＥＭのなかに記憶されているデータの伝送が行われ 、他方において命令線Ｃを介して命令および命令受信確認が主局Ｍと従局Ｓとの 間で交換される。さらに本発明による同定が命令線Ｃを介して行われる。 命令線Ｃは、スイッチＳにより不能動化可能な、たとえばトランジスタにより 実現され得る電流源Ｉを介して、第１の電位ＶＣＣに予充電可能である。このよ うな電流源Ｉにより第１の動作形式（同定）での命令線Ｃの放電過程は、図１中 に示されているような抵抗Ｒを使用する際よりも速く行われ得る。電流源Ｉはも ちろん主局Ｍの構成部分であり得る。電流源Ｉが不能動化可能であることにより 、図２中の抵抗Ｒに関して説明されたように、第２の動作形式での（第２の出力 回路ＴＲの使用の際の）導線Ｃの充放電時間が短縮されるので、第２の出力回路 ＴＲにより達成可能な最大データレートが一層高められる。 図４中の主局Ｍは、図２中のそれに類似して構成されていてよく、その際にも ちろん別々の端子がデータ線Ｄおよび命令線Ｃに対して設けられていなければな らない。従局Ｓへの対応付けられているアドレスの伝達は命令線Ｃを介して行わ れる。 図５は図４の従局Ｓの１つを示す。この従局Ｓは図３中に示されている従局Ｓ と下記の点に関してのみ相違している： データ線Ｄへの接続のために入力‐および出力回路Ｉ／Ｏが存在しており、そ れを介してデータがデータメモリＭＥＭのなかに読入れ可能またはこれから読出 し可能である。有意義に、この入力‐および出力回路Ｉ／Ｏは同じく高いデータ レートを保証するためトライステート出力端を有し得る。 従局Ｓの第１の出力回路ＯＣおよび第２の出力回路ＴＲは、図３による実施例 の際のように、やはりオープン‐ドレイン‐出力回路またはトライステート出力 回路であってよく、また出力側で命令線Ｃと接続されている。第１の出力回路Ｏ Ｃはこの実施例では、第１のトランジスタＴ１および第２のトランジスタＴ２に より形成されている第２の出力回路ＴＲの部分である。第１の出力回路ＯＣは、 第２の出力回路ＴＲの第２のトランジスタＴ２により形成されている。第２の出 力回路ＴＲは両トランジスタＴ１、Ｔ２のゲートを介して制御可能であり、この 仕方で両論理状態０、１の１つをその出力端に与え、またはこれを高抵抗に切換 え得る。それに対して第１の出力回路は、第１のトランジスタＴ１の制御信号が 不能動化状態にとどまり、従ってこれが遮断しているかぎり、第２のトランジス タＴ２のゲートを介して制御可能である。 図４に示されている通信システムでは、命令線Ｃは専ら命令を主局Ｍから従局 Ｓへ、また命令受信確認をその逆の方向に伝達する役割をする。第１の動作形式 （同定）での第１の出力回路ＯＣの動作から第２の動作形式（データ伝送）での 第２の出力回路ＴＲの動作への本発明による切換により、第２の動作形式で従局 Ｓにより受信された命令の受信確認が高いデータレートで行われ得る。その理由 は、既に述べたように、オープン‐ドレイン／コレクタ‐出力回路にくらべて高 いスイッチング速度がトライステート出力回路により達成可能なことである。通 信システムの動作は、従ってまた従局Ｓの動作も、動作クロックＣＬＫに同期し て行われるので、すべての出力回路ＯＣ、ＴＲ、Ｉ／Ｏのデータレートは同じく クロックＣＬＫにより決定される。 全体として本発明のこの実施例では、図１による実施例の際のように、第２の 動作形式での動作に対して高いデータレートが生ずる。なぜならば、第２の動作 形式では第１の動作形式の際よりも高いクロックレートのクロックがクロック線 ＣＬＫ上に与えられているからである。すなわちクロックＣＬＫは、図１中では 命令‐およびデータ線Ｃ／Ｄの同期化の役割をし、図４中では命令線Ｃの動作の 同期化の役割もデータ線Ｄの同期化の役割もする。 第１の動作形式での同定は基本的に比較的わずかな時間しか必要としないので 、通信システムはたいてい常に第２の動作形式にあり、また、第２の出力回路Ｔ Ｒとしても入力‐および出力回路Ｉ／Ｏ（図５中の実施例の際）のなかでもトラ イステート出力回路を使用することにより、より高いクロックレートが可能にさ れるという利点が得られる。 図４は、以上に示された従局Ｓを例として、これが接続装置Ａを介して通信シ ステムの導線ＣＬＫ、Ｃ、Ｄと接続されていることを付加的に示す。接続装置Ａ はたとえば従局Ｓに対する差し込みコネクタであり得る。その場合、システムが 一連のこのような接続装置Ａを有し、それらのうちすべてがシステムの動作の際 に従局Ｓと接続されていなくてもよいように構成することが可能である。図４中 の接続装置Ａは、接続装置Ａへの従局Ｓの接続を確認する役割をする検出手段Ｄ Ｍを有する。この検出はたとえば、接続装置Ａへの従局Ｓの接続の際に駆動され る機械的または電気的なスイッチにより実現され得る。検出手段ＤＭは、それが 従局Ｓの接続を確認した後に、相応の結果信号を主局Ｍに伝達する。示されてい る実施例ではこの結果信号は命令線Ｃを介して伝送される。 上記の検出手段ＤＭは、それまでにまだ同定されておらず、かつアドレスを付 されている新しい従局Ｓが通信システムに接続されることを主局Ｍに報知するこ とを可能にする。このことは特に、通信システムの動作中に、接続される従局Ｓ の数が別の従局Ｓの付加により増大するときに望ましい。その場合、既に同定さ れている従局Ｓの不能動化が主局Ｍにより行われ、それに基づいてそれまでにま だ主局Ｍからアドレスを対応付けられていない１つまたはそれ以上の新たに付加 された従局Ｓが前記の仕方で同定される。 図６および７によりいま実施例により、図１および４に示されている通信シス テムを有利に動作させる仕方を説明する： 図６の一番上には、通信システムの始動の際、すなわち供給電圧の印加（パワ ー‐オン）の際に、すべての従局Ｓが最初に休止状態（アイドル状態）にあるこ とが示されている。この休止状態ではすべての従局Ｓはいつでも通信システムの 動作中に主局Ｍのリセット命令ＣＭＤ０によりリセット可能である。 通信システムの始動の際に従局Ｓは、固定値‐メモリ手段ＲＥＧ２のなかに記 憶されている、すべての従局Ｓに対して等しいアドレスを介して、主局Ｍにより アドレス指定され得る。第１の命令ＣＭＤ１により主局Ｍは従局Ｓを、オープン ‐ドレイン‐出力回路ＯＣが動作可能である準備完了状態（レディ状態）に移す 。 主局Ｍの第２の命令ＣＭＤ２（同定命令）により従局Ｓは次いで、上記の第１ の動作形式に相当する同定状態に移り得る。この同定状態では同定コードＩＤの ビットごとの出力が第１の出力回路ＯＣを介して行われる。 同定し得た従局Ｓには第３の命令ＣＭＤ３により対応付けられているアドレス が伝達され、またそれは続いて待機状態（スタンバイ状態）に移される。この待 機状態ではそれはもはや命令ＣＭＤ２およびＣＭＤ３に反応しない。 まだ同定されていない従局Ｓは、この同定サイクルの実行後に再び準備完了状 態にあり、それに基づいて第２の命令ＣＭＤ２によりすぐ次の従局Ｓの同定が開 始される。 すべての従局Ｓが同定されているならば、それらは待機状態から第４の命令Ｃ ＭＤ４により、ある状態（プッシュ‐プル状態）に移り得る。この状態では、オ ープン‐ドレイン‐出力回路ＯＣが動作不可能にされ、トライステート出力回路 ＴＲが動作可能状態に保たれる。 追加的な従局Ｓが通信システムに接続されると、このことは、図４に関連して 説明されたように、検出手段ＤＭにより主局Ｍに報知され得る。これは第５の命 令ＣＭＤ５により、プッシュ‐プル状態にある、既に同定されている従局Ｓを再 び待機状態（スタンバイ状態）に戻るように移し得る。新たにシステムに接続さ れた少なくとも１つの従局Ｓは、供給電圧の初めての供給により休止状態（アイ ドル状態）にある。この（またはこれらの）従局Ｓに対して命令ＣＭＤ１、ＣＭ Ｄ２およびＣＭＤ３を介して既に説明された同定過程が実行され得る。 図７には、従局Ｓの既に説明された状態、休止状態（アイドル状態）、プッシ ュ‐プル状態および待機状態（スタンバイ状態）、が示されている。いま通信シ ステムのその他の動作状態が説明される。 プッシュ‐プル状態から出発して従局Ｓのそれぞれ１つが、同定状態で第３の 命令ＣＭＤ３によりそれに主局Ｍにより対応付けられた個別のアドレスを介して 、移行状態（トランスファ状態）に移され得る。この時点でこの従局Ｓと主局Ｍ と の間にポイントツーポイント接続が構成されている。この移行状態で従局Ｓは主 局Ｍの各命令の受信を確認する。第９の命令ＣＭＤ９を介して従局Ｓは主局Ｍか ら、従局Ｓのなかに記憶されている特有のデータを主局Ｍに伝送することを要求 される。特有のデータは、たとえばデータメモリＭＥＭのキャパシティ、データ メモリＭＥＭのなかに記憶されているデータに対する使用すべき誤り訂正コード の形式ならびに従局Ｓの動作のために許容し得る動作クロックに対する最大可能 なクロックレートに関するものである。 第１１の命令ＣＭＤ１１により、主局Ｍは移行状態にあるアドレス指定された 従局Ｓに、データメモリＭＥＭのなかに記憶されているデータを命令‐およびデ ータ線Ｃ／Ｄ（図１）またはデータ線Ｄ（図４）を介して伝送するように要求し 得る。第１１の命令ＣＭＤ１１によりデータメモリＭＥＭのなかの開始アドレス が、データが読出されるべき従局Ｓに伝送される。データ伝送は、従局Ｓが停止 命令ＣＭＤ１２を受けるまで、または新たにデータメモリＭＥＭからデータを読 出すための新しい開始アドレスを通知する第１１の命令ＣＭＤ１１を受けるまで 、ずっと行われる。 第５の命令ＣＭＤ５は、図６により説明されたように、プッシュ‐プル状態に ある従局Ｓを待機状態（スタンバイ状態）に移す役割をするだけでなく、図７中 に示されているように、場合によっては移行状態（トランスファ状態）にある従 局Ｓを待機状態に移す役割もする。 さらに、図６および７に示されている実施例では有利な仕方で、ただ１つの従 局Ｓが通信システムに接続可能であるかぎり、または接続されているかぎり、こ の従局Ｓは第６の命令ＣＭＤ６により直接に休止状態（アイドル状態）から移行 状態（トランスファ状態）へ移るように構成されている。この単独の従局Ｓは、 命令ＣＭＤ１、ＣＭＤ２およびＣＭＤ３を介して従局Ｓの同定が新しいアドレス の割当てのもとに行われる必要なしに、永久的に固定値‐メモリ手段ＲＥＧ２の なかに記憶されているアドレスを介して主局Ｍによりアドレス指定され得る。た だ１つの従局Ｓが存在しているこのような通信システムではこの仕方で、第１の 出力回路ＯＣが能動化される第１の動作形式での動作が省略され、また従局Ｓが 専ら第２の動作形式で（移行状態（トランスファ状態）に相応して）動作させら れる。有利な仕方でこうして個々の従局Ｓの駆動の大きい時間節減が生ずる。 従局Ｓはたとえばカード状のデータキャリアであることができ、また主局Ｍは 相応の書込み‐／読出し‐または再生装置であり得る。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ボルン、クリスチーネ ドイツ連邦共和国 デー―85521 オット ーブルン ローゼンハイマー ラントシュ トラーセ 18アー (72)発明者 エントリス、ハインツ ドイツ連邦共和国 デー―82131 シュト ックドルフ ヒムプゼルヴェーク ９ (72)発明者 ゴスマン、チモ ドイツ連邦共和国 デー―80335 ミュン ヘン エルツギーセライシュトラーセ 17

Claims (1)

1. 【特許請求の範囲】 １．少なくとも１つの従局（Ｓ）および１つの主局（Ｍ）を有する通信システム において、 −従局（Ｓ）がそれぞれ１つの第１（ＯＣ）および第２（ＴＲ）の出力回路を有 し、 -すべての第１（ＯＣ）および第２（ＴＲ）の出力回路が出力側で導線（Ｃ；Ｃ ／Ｄ）を介して互いに接続されている ことを特徴とする通信システム。 ２．従局（Ｓ）あたり同時に両出力回路（ＯＣ、ＴＲ）の１つのみが能動化可能 であることを特徴とする請求項１記載のシステム。 ３． −主局（Ｍ）により２つの動作形式に切換可能であり、 −第１の動作形式においてはすべての第１（ＯＣ）の出力回路が能動化可能であ るが、第２（ＴＲ）の出力回路はいずれも能動化可能でなく、 −第２の動作形式においては同時に第２（ＴＲ）の出力回路のただ１つが能動化 可能であるが、第１（ＯＣ）の出力回路はいずれも能動化可能でない ことを特徴とする請求項１または２記載のシステム。 ４． −第１の動作形式では、従局（Ｓ）のなかに記憶されている同定コード（ＩＤ） が同時にビットごとに第１の出力回路（ＯＣ）を介して出力可能である ことを特徴とする請求項３記載のシステム。 ５． −第１の動作形式では、従局（Ｓ）のそれぞれ１つが主局（Ｍ）によりアドレス 指定可能であり、またアドレス指定された従局（Ｓ）のデータメモリ（ＭＥＭ） のなかに記憶されているデータが主局（Ｍ）へ伝達可能である ことを特徴とする請求項３または４記載のシステム。 ６． −従局（Ｓ）が接続可能である接続装置（Ａ）を有し、 −接続装置（Ａ）が、従局（Ｓ）の接続を検出可能であり、また相応の信号を主 局（Ｍ）へ伝達可能である検出手段（ＤＭ）を有する ことを特徴とする請求項１ないし５の１つに記載のシステム。 ７． −クロック線（ＣＬＫ）を介して、主局（Ｍ）のなかで発生され主局（Ｍ）およ び従局（Ｓ）の同期化の役割をするクロックが従局（Ｓ）へ伝達可能であり、 −クロックのクロックレートが第１の動作形式の際には第２の動作形式の際より も低い ことを特徴とする請求項３ないし６の１つに記載のシステム。 ８．第１（ＯＣ）および第２（ＴＲ）の出力回路が出力側で互いに接続されてい ることを特徴とする通信システムに対する従局（Ｓ）。 ９．第１の出力回路（ＯＣ）が能動化可能である第１の動作形式と、第２の出力 回路（ＴＲ）が能動化可能である第２の動作形式とを有することを特徴とする請 求項８記載の従局（Ｓ）。 １０．第１の出力回路（ＯＣ）が第１の論理状態（０）のデータを出力する際に 第２の論理状態（１）のデータを出力する際よりも高抵抗の状態をとることを特 徴とする請求項８または９記載の従局。 １１．第２の出力回路（ＴＲ）がトライステート‐出力回路であることを特徴と する請求項８ないし１０の１つに記載の従局。 １２． −第２の出力回路（ＴＲ）が、２つの供給電位（ＶＣＣ、接地）の間に直列に接 続された、ゲートで各１つの制御信号により駆動され得る第１（Ｔ１）および 第２（Ｔ２）のトランジスタを有し、 −第１の出力回路（ＯＣ）が第２のトランジスタ（Ｔ２）を有し、そのゲートが 第１の出力回路（ＯＣ）の入力端であり、その際に第１のトランジスタ（Ｔ １）の制御信号が不能動化可能である ことを特徴とする請求項１１記載の従局。