JP3226930B2 - 従局および少なくとも１つの従局を有する通信システム - Google Patents
従局および少なくとも１つの従局を有する通信システムInfo
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4072—Drivers or receivers
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Description
【発明の詳細な説明】 本発明は少なくとも１つの従局およびそれを制御する
ための１つの主局を有する通信システムに関する。その
際に従局は主局なしでは動作可能でない。
ための１つの主局を有する通信システムに関する。その
際に従局は主局なしでは動作可能でない。
通信システムは、たとえばI2C（Inter IC）バスを用
いて実現され得る。I2Cバスには複数の主局および複数
の従局がオープン−コレクタ−出力端を介して接続され
ている。主局は従局を、従局のなかに固定的に記憶され
ている主局に知られているアドレスを介して制御する。
いて実現され得る。I2Cバスには複数の主局および複数
の従局がオープン−コレクタ−出力端を介して接続され
ている。主局は従局を、従局のなかに固定的に記憶され
ている主局に知られているアドレスを介して制御する。
I2Cバスにおいて２つの主局が、従局をアドレス指定
するために、同時にバスにアクセスしようとすることが
起こり得る。この場合、I2Cバスではいわゆるアービト
レーション過程が予定されている。この過程では競合す
る主局が、同時にビットごとに、それらのなかに記憶さ
れているそれぞれ個別的な同定コードを、それらのオー
プン−コレクタ−出力端を介してバスの予充電された導
線に与える。導線の電位は、まさに出力すべきビットの
１つが高レベルを有すると、たとい他の主局のビットが
低レベルを有するとしても、直ちに接地電位をプルダウ
ンされる。各主局は、導線の放電の際にその同定コード
のまさに出力されたビットが高レベルを有するか否かを
監視する。監視の結果が否定であれば、その主局は非能
動に切換わり、同定コードがすべてのそのビットにより
導線の次々と続く電位状態に対して決定的であるような
主局がバス−アクセスに成功する。
するために、同時にバスにアクセスしようとすることが
起こり得る。この場合、I2Cバスではいわゆるアービト
レーション過程が予定されている。この過程では競合す
る主局が、同時にビットごとに、それらのなかに記憶さ
れているそれぞれ個別的な同定コードを、それらのオー
プン−コレクタ−出力端を介してバスの予充電された導
線に与える。導線の電位は、まさに出力すべきビットの
１つが高レベルを有すると、たとい他の主局のビットが
低レベルを有するとしても、直ちに接地電位をプルダウ
ンされる。各主局は、導線の放電の際にその同定コード
のまさに出力されたビットが高レベルを有するか否かを
監視する。監視の結果が否定であれば、その主局は非能
動に切換わり、同定コードがすべてのそのビットにより
導線の次々と続く電位状態に対して決定的であるような
主局がバス−アクセスに成功する。
I2Cバスの欠点は、最大のデータレートがオープン−
コレクタ−出力端の独占的な使用により制限されている
ことである。
コレクタ−出力端の独占的な使用により制限されている
ことである。
本発明の課題は、一方では従局のアドレスおよび従局
の数が従局を制御する主局に前もって知られていない任
意の数の従局が接続可能であり、他方では最大のデータ
レートがI2Cバスの際のそれにくらべて改善されている
通信システムを提供することである。
の数が従局を制御する主局に前もって知られていない任
意の数の従局が接続可能であり、他方では最大のデータ
レートがI2Cバスの際のそれにくらべて改善されている
通信システムを提供することである。
この課題は請求項１による通信システムおよび請求項
８による通信システムに対する従局により解決される。
８による通信システムに対する従局により解決される。
本発明は、第１の出力回路の使用による低いシステム
−クロックレートによる第１の動作形式での主局による
従局の同定と、第２の出力回路の使用による高いクロッ
クレートによる第２の動作形式でのデータ伝送とを可能
にする。
−クロックレートによる第１の動作形式での主局による
従局の同定と、第２の出力回路の使用による高いクロッ
クレートによる第２の動作形式でのデータ伝送とを可能
にする。
第１の出力回路は、第１の動作形式で“ワイヤード−
オア”論理演算で並列に動作可能であり、主局による従
局の同定を可能にする。このことは、第１の出力回路
が、第１の論理状態のデータを出力する際に、第２の論
理状態のデータを出力する際よりも高抵抗の状態をとる
ことによって達成される。このような第１の出力回路
は、たとえばオープン−ドレイン−またはオープン−コ
レクタ−出力回路である。しかしながらこの第１の出力
回路はトライステート−出力回路に比較して比較的低い
スイッチング速度を有する。
オア”論理演算で並列に動作可能であり、主局による従
局の同定を可能にする。このことは、第１の出力回路
が、第１の論理状態のデータを出力する際に、第２の論
理状態のデータを出力する際よりも高抵抗の状態をとる
ことによって達成される。このような第１の出力回路
は、たとえばオープン−ドレイン−またはオープン−コ
レクタ−出力回路である。しかしながらこの第１の出力
回路はトライステート−出力回路に比較して比較的低い
スイッチング速度を有する。
それに対して第２の出力回路としては、トライステー
ト−出力回路が使用され得る。それによって、システム
がたいてい位置している第２の動作形式でI2Cバスの際
よりも高いデータレートが達成可能である。
ト−出力回路が使用され得る。それによって、システム
がたいてい位置している第２の動作形式でI2Cバスの際
よりも高いデータレートが達成可能である。
以下、図面により本発明を説明する。
図１および図４は本発明による通信システムの２つの
実施例、 図２は図１における主局の実施例、 図３は図１における従局の実施例、 図５は図４における従局の実施例、 図６および図７は図１および図４における通信システ
ムに対する動作方法を示す。
実施例、 図２は図１における主局の実施例、 図３は図１における従局の実施例、 図５は図４における従局の実施例、 図６および図７は図１および図４における通信システ
ムに対する動作方法を示す。
図１は通信システムの第１の実施例を示す。これはク
ロック線CLKおよび命令−およびデータ線C/Dを有するバ
スを有する。さらに必要な供給電位の導線は図示されて
いない。クロック線CLKおよび命令−およびデータ線C/D
に、２つの従局Ｓおよび１つの主局Ｍが接続されてお
り、その際に主局Ｍは従局Ｓを制御する役割をする。
ロック線CLKおよび命令−およびデータ線C/Dを有するバ
スを有する。さらに必要な供給電位の導線は図示されて
いない。クロック線CLKおよび命令−およびデータ線C/D
に、２つの従局Ｓおよび１つの主局Ｍが接続されてお
り、その際に主局Ｍは従局Ｓを制御する役割をする。
図２は図１の主局Ｍの構成を示す。それはクロック線
CLKと接続可能なクロック発生手段CLKGを有し、このク
ロック発生手段は主局Ｍおよび従局Ｓに対する共通の動
作クロックを発生する。この動作クロックは局Ｍ、Ｓの
同期動作を可能にする。
CLKと接続可能なクロック発生手段CLKGを有し、このク
ロック発生手段は主局Ｍおよび従局Ｓに対する共通の動
作クロックを発生する。この動作クロックは局Ｍ、Ｓの
同期動作を可能にする。
さらに主局Ｍは、出力回路OUTMおよび入力回路INMを
介して命令−およびデータ線C/Dと接続されている別の
要素CTRMを有する。出力回路OUTMは、命令および従局の
なかに記憶すべきデータを出力する役割をし、他方にお
いて入力回路INMは従局Ｓの命令確認および従局Ｓによ
り送られたデータを受信する役割をする。
介して命令−およびデータ線C/Dと接続されている別の
要素CTRMを有する。出力回路OUTMは、命令および従局の
なかに記憶すべきデータを出力する役割をし、他方にお
いて入力回路INMは従局Ｓの命令確認および従局Ｓによ
り送られたデータを受信する役割をする。
主局Ｍはさらにアドレス発生手段ADRGを有し、このア
ドレス発生手段を用いて主局Ｍは、後でまた説明する同
定プロセスの間に、従局Ｓにその後のアドレス指定のた
めのアドレスを対応付けることができる。これらのアド
レスは、事情によっては同じく出力回路OUTMおよび命令
−およびデータ線C/Dを介して、後でまた説明するよう
に、従局Ｓに伝送され得る。
ドレス発生手段を用いて主局Ｍは、後でまた説明する同
定プロセスの間に、従局Ｓにその後のアドレス指定のた
めのアドレスを対応付けることができる。これらのアド
レスは、事情によっては同じく出力回路OUTMおよび命令
−およびデータ線C/Dを介して、後でまた説明するよう
に、従局Ｓに伝送され得る。
命令−およびデータ線C/Dは、抵抗Ｒ（この場合には
プルアップ抵抗）を介して、主局Ｍの供給電位であり得
る第１の電位VCCと接続されている。本発明のこの実施
例では抵抗Ｒは主局Ｍの内部に配置されている。しか
し、それは主局Ｍの外部に配置されていてもよい。抵抗
ＲはスイッチＳにより不能動化可能である。
プルアップ抵抗）を介して、主局Ｍの供給電位であり得
る第１の電位VCCと接続されている。本発明のこの実施
例では抵抗Ｒは主局Ｍの内部に配置されている。しか
し、それは主局Ｍの外部に配置されていてもよい。抵抗
ＲはスイッチＳにより不能動化可能である。
図１中の通信システムの従局Ｓの各々は、図３のよう
に構成されている。各従局Ｓは、出力側で互いに接続さ
れている第１の出力回路OC（オープン−ドレイン−出力
回路）および第２の出力回路TR（プッシュプル動作のた
めのトライステート出力回路）を介して、命令−および
データ線C/Dと接続されている。第２の出力回路TRは、
第１のトランジスタT1および第２のトランジスタT2を有
する。第１の出力回路OCは第３のトランジスタT3を有す
る。第１の出力回路OCは、もちろんバイポーラトランジ
スタを有するオープン−コレクタ−出力端としても実現
され得る。
に構成されている。各従局Ｓは、出力側で互いに接続さ
れている第１の出力回路OC（オープン−ドレイン−出力
回路）および第２の出力回路TR（プッシュプル動作のた
めのトライステート出力回路）を介して、命令−および
データ線C/Dと接続されている。第２の出力回路TRは、
第１のトランジスタT1および第２のトランジスタT2を有
する。第１の出力回路OCは第３のトランジスタT3を有す
る。第１の出力回路OCは、もちろんバイポーラトランジ
スタを有するオープン−コレクタ−出力端としても実現
され得る。
図３中の従局Ｓは、主局Ｍから発生された動作クロッ
クをクロック線CLKを介して供給され得る構成要素CTRS
を有する。入力回路INSを介して従局Ｓは命令−および
データ線C/Dと接続されている。入力回路INSは、従局Ｓ
に主局Ｍから対応付けられたアドレス、主局Ｍから送り
得る命令およびデータを受信する役割をする。
クをクロック線CLKを介して供給され得る構成要素CTRS
を有する。入力回路INSを介して従局Ｓは命令−および
データ線C/Dと接続されている。入力回路INSは、従局Ｓ
に主局Ｍから対応付けられたアドレス、主局Ｍから送り
得る命令およびデータを受信する役割をする。
従局Ｓのなかに同定コードIDが記憶されており、この
同定コードは通信システムに接続されているすべての従
局Ｓに対して相い異なっている。同定コードIDは、ビッ
トごとに第１の出力回路OCを介して命令−およびデータ
線C/Dに出力可能である。これはすべての従局Ｓに対し
て同時に、一層詳細には動作クロックCLKに同期して、
行われ得る。
同定コードは通信システムに接続されているすべての従
局Ｓに対して相い異なっている。同定コードIDは、ビッ
トごとに第１の出力回路OCを介して命令−およびデータ
線C/Dに出力可能である。これはすべての従局Ｓに対し
て同時に、一層詳細には動作クロックCLKに同期して、
行われ得る。
従局Ｓはさらに書込み可能なメモリ手段REG1（RAM）
を有し、そのなかに主局Ｍから伝達されたアドレスが書
込まれ得る。さらに従局Ｓは、固定値メモリ手段REG2
（ROM）を有し、そのなかにすべての従局Ｓに対して等
しい初期化アドレスが永久的に記憶されている。さらに
従局Ｓは監視手段Ｕを含んでおり、この監視手段により
第１の出力回路OCを介して同定コードIDを出力する際
に、同定コードIDの個々のビットが命令−およびデータ
線C/Dの電位と比較され得る。従局ＳはデータメモリMEM
をも含んでおり、そのなかに命令−およびデータ線C/D
を介して伝達されたデータが記憶され得る。これらのデ
ータは第２の出力回路TRを介して再び出力され得る。デ
ータメモリMEMはRAMまたはROMであり得る。
を有し、そのなかに主局Ｍから伝達されたアドレスが書
込まれ得る。さらに従局Ｓは、固定値メモリ手段REG2
（ROM）を有し、そのなかにすべての従局Ｓに対して等
しい初期化アドレスが永久的に記憶されている。さらに
従局Ｓは監視手段Ｕを含んでおり、この監視手段により
第１の出力回路OCを介して同定コードIDを出力する際
に、同定コードIDの個々のビットが命令−およびデータ
線C/Dの電位と比較され得る。従局ＳはデータメモリMEM
をも含んでおり、そのなかに命令−およびデータ線C/D
を介して伝達されたデータが記憶され得る。これらのデ
ータは第２の出力回路TRを介して再び出力され得る。デ
ータメモリMEMはRAMまたはROMであり得る。
以下に、通信システムの図１ないし３により先に説明
した構成要素の機能の仕方を説明する： 通信システムおよび従局Ｓは、主局Ｍにより２つの異
なる動作形式に切換可能である。第１の動作形式では、
通信システムに接続されている従局Ｓの同定が、同定さ
れる従局Ｓにその後の個別的なアドレス指定のためのア
ドレスを割り当てる主局Ｍにより行われる。第２の動作
形式では、個々の従局Ｓがこれらのアドレスを介して主
局Ｍによりアドレス指定され得る。またデータメモリME
Mのなかに記憶されているデータまたは記憶すべきデー
タの伝送がアドレス指定された従局Ｓと主局Ｍとの間で
行われる。
した構成要素の機能の仕方を説明する： 通信システムおよび従局Ｓは、主局Ｍにより２つの異
なる動作形式に切換可能である。第１の動作形式では、
通信システムに接続されている従局Ｓの同定が、同定さ
れる従局Ｓにその後の個別的なアドレス指定のためのア
ドレスを割り当てる主局Ｍにより行われる。第２の動作
形式では、個々の従局Ｓがこれらのアドレスを介して主
局Ｍによりアドレス指定され得る。またデータメモリME
Mのなかに記憶されているデータまたは記憶すべきデー
タの伝送がアドレス指定された従局Ｓと主局Ｍとの間で
行われる。
第１の動作形式では、すべての従局Ｓの第１の出力回
路OCが能動化可能であるのに対して、第２の動作形式で
は、それぞれアドレス指定された個々の従局Ｓの第２の
出力回路TRのみが能動化可能である。
路OCが能動化可能であるのに対して、第２の動作形式で
は、それぞれアドレス指定された個々の従局Ｓの第２の
出力回路TRのみが能動化可能である。
通信システムの始動の際には、最初にすべての従局Ｓ
が第１の動作形式に移される。固定値メモリ手段REG2の
なかに記憶されている、すべての従局Ｓに対して等しい
初期化アドレスを介してすべての従局Ｓをアドレス指定
する主局Ｍの命令に基づいて、すべての従局Ｓが、同時
にその同定コードを、ビットごとにその第１の出力回路
OCを介して、最初に第１の電位VCCに予充電された命令
−およびデータ線C/Dに与える。
が第１の動作形式に移される。固定値メモリ手段REG2の
なかに記憶されている、すべての従局Ｓに対して等しい
初期化アドレスを介してすべての従局Ｓをアドレス指定
する主局Ｍの命令に基づいて、すべての従局Ｓが、同時
にその同定コードを、ビットごとにその第１の出力回路
OCを介して、最初に第１の電位VCCに予充電された命令
−およびデータ線C/Dに与える。
第１の出力回路OCは、第１の論理状態０のデータの出
力の際に、第２の論理状態１のデータの出力の際（第３
のトランジスタT3が導通）よりも高抵抗の状態（第３の
トランジスタT3が遮断）を有する。命令−およびデータ
線C/Dが第１の電位VCCに予充電されているので、すべて
の第１の出力回路OCに第１の論理状態０が存在している
かぎり、この第１の電位VCCが導線C/Dの上に保たれてい
る。それに対して従局Ｓのただ１つにおいて第１の出力
回路OCに第２の論理状態１が存在しているならば、導線
C/Dの電位は、再び第１の論理状態０のビットのみが第
１の出力回路OCに存在するようになるまで、相応の第３
のトランジスタT3を介して接地電位に放電される。
力の際に、第２の論理状態１のデータの出力の際（第３
のトランジスタT3が導通）よりも高抵抗の状態（第３の
トランジスタT3が遮断）を有する。命令−およびデータ
線C/Dが第１の電位VCCに予充電されているので、すべて
の第１の出力回路OCに第１の論理状態０が存在している
かぎり、この第１の電位VCCが導線C/Dの上に保たれてい
る。それに対して従局Ｓのただ１つにおいて第１の出力
回路OCに第２の論理状態１が存在しているならば、導線
C/Dの電位は、再び第１の論理状態０のビットのみが第
１の出力回路OCに存在するようになるまで、相応の第３
のトランジスタT3を介して接地電位に放電される。
いますべての従局Ｓがそれらの同定コードIDを出力す
る間に、それらはそれらの監視手段Ｕを用いて導線C/D
の電位を監視する。しかし、第１の論理状態０のビット
を出力する従局Ｓは、導線C/Dがそれにもかかわらず放
電され、非能動的状態に切換わることを確認する。その
後は、まさに第２の論理状態１のビットを出力する従局
Ｓのみが能動的状態にとどまる。同定コードIDのすべて
のビットの出力後にその結果として従局Ｓの１つのみが
能動的状態にある。なぜならば、すべての同定コードID
が相い異なっているからである。
る間に、それらはそれらの監視手段Ｕを用いて導線C/D
の電位を監視する。しかし、第１の論理状態０のビット
を出力する従局Ｓは、導線C/Dがそれにもかかわらず放
電され、非能動的状態に切換わることを確認する。その
後は、まさに第２の論理状態１のビットを出力する従局
Ｓのみが能動的状態にとどまる。同定コードIDのすべて
のビットの出力後にその結果として従局Ｓの１つのみが
能動的状態にある。なぜならば、すべての同定コードID
が相い異なっているからである。
同定コードIDのビットの数は知られており、またビッ
トごとの出力が動作クロックCLKに同期して行われるの
で、主局Ｍはすべてのビットが出力された時点を知り、
この時点にそのアドレス発生手段ADRGにより最後のなお
能動的な従局Ｓに、その後のアドレス指定のためのアド
レスを対応付ける。このアドレス対応付けのためには２
つの可能性がある： 1.主局Ｍがそのアドレス発生手段ADRGにより個別的なア
ドレスを発生し、このアドレスを命令−およびデータ線
C/Dを介してなお能動的な従局Ｓに伝達し、そこでそれ
はその書込み可能なメモリ手段REG1のなかに記憶され
る。
トごとの出力が動作クロックCLKに同期して行われるの
で、主局Ｍはすべてのビットが出力された時点を知り、
この時点にそのアドレス発生手段ADRGにより最後のなお
能動的な従局Ｓに、その後のアドレス指定のためのアド
レスを対応付ける。このアドレス対応付けのためには２
つの可能性がある： 1.主局Ｍがそのアドレス発生手段ADRGにより個別的なア
ドレスを発生し、このアドレスを命令−およびデータ線
C/Dを介してなお能動的な従局Ｓに伝達し、そこでそれ
はその書込み可能なメモリ手段REG1のなかに記憶され
る。
2.それに対して代替的に、主局Ｍは上記の同定プロセス
（同定コードIDの出力）の間に導線C/D上の電位を監視
し、それから最後になお能動的な従局Ｓの同定コードを
再構成し、この同定コードをその従局Ｓが、この同定コ
ードIDを介しての従局Ｓのその後のアドレス指定のため
にアドレス発生手段ADRGのなかに記憶する。従局Ｓに対
応付けられているアドレスは、その主局Ｍにより確かめ
られた同定コードIDに等しい。この変形例の利点は、従
局Ｓのなかに書込み可能なメモリ手段REG1が必要とされ
ず、それに新たに対応付けらるアドレスの伝達が行われ
なくてよいことにある。
（同定コードIDの出力）の間に導線C/D上の電位を監視
し、それから最後になお能動的な従局Ｓの同定コードを
再構成し、この同定コードをその従局Ｓが、この同定コ
ードIDを介しての従局Ｓのその後のアドレス指定のため
にアドレス発生手段ADRGのなかに記憶する。従局Ｓに対
応付けられているアドレスは、その主局Ｍにより確かめ
られた同定コードIDに等しい。この変形例の利点は、従
局Ｓのなかに書込み可能なメモリ手段REG1が必要とされ
ず、それに新たに対応付けらるアドレスの伝達が行われ
なくてよいことにある。
最初にあげた代替例は、従局Ｓにその同定コードIDよ
りも本質的に少数のビットを有する新しいアドレスが対
応付けら得るという大きい利点を提供する。さらに主局
Ｍは、従局Ｓにより出力された同定コードIDを認識する
ための手段を有していなくてよい。すべての同定コード
IDは異なっていなければならず、また使用場所はまだ知
られていないのに、それらはたとえば従局Ｓの製造プロ
セスの間に固定値メモリ手段REG2のなかに記憶されなけ
ればならないので、多数の従局Ｓが製造される際には同
定コードIDのビットが多数用意されていなければならな
い。それに対して通信システムのなかの加入者の数は常
に限られているので、すべての従局Ｓの個別的なアドレ
ス指定は少ない数のビットにより可能である。アドレス
ビットが少数ですむことにより得られる利点は、第２の
動作形式で主局Ｍから従局Ｓへのアドレスビットの伝達
により行われるアドレス指定過程が本質的に短縮され得
ることにある。たとえば同定コードIDはそれぞれ128ビ
ットを、また対応付けられているアドレスは32ビットの
みを有するように構成され得る。
りも本質的に少数のビットを有する新しいアドレスが対
応付けら得るという大きい利点を提供する。さらに主局
Ｍは、従局Ｓにより出力された同定コードIDを認識する
ための手段を有していなくてよい。すべての同定コード
IDは異なっていなければならず、また使用場所はまだ知
られていないのに、それらはたとえば従局Ｓの製造プロ
セスの間に固定値メモリ手段REG2のなかに記憶されなけ
ればならないので、多数の従局Ｓが製造される際には同
定コードIDのビットが多数用意されていなければならな
い。それに対して通信システムのなかの加入者の数は常
に限られているので、すべての従局Ｓの個別的なアドレ
ス指定は少ない数のビットにより可能である。アドレス
ビットが少数ですむことにより得られる利点は、第２の
動作形式で主局Ｍから従局Ｓへのアドレスビットの伝達
により行われるアドレス指定過程が本質的に短縮され得
ることにある。たとえば同定コードIDはそれぞれ128ビ
ットを、また対応付けられているアドレスは32ビットの
みを有するように構成され得る。
従局Ｓの１つよりも多くを同定し、それらの各々に１
つのアドレスを対応付け得るようにするためには、前記
の方法がまだ同定されていない従局Ｓに関しては繰り返
され、他方において既に同定されている従局Ｓは不能動
化状態にとどまる。この仕方で、それぞれ同定コードID
が前記の仕方でビットごとに出力されるｎの同定サーク
ルの後にｎの従局Ｓが同定可能である。
つのアドレスを対応付け得るようにするためには、前記
の方法がまだ同定されていない従局Ｓに関しては繰り返
され、他方において既に同定されている従局Ｓは不能動
化状態にとどまる。この仕方で、それぞれ同定コードID
が前記の仕方でビットごとに出力されるｎの同定サーク
ルの後にｎの従局Ｓが同定可能である。
第１の動作形式、すなわち主局Ｍによる従局Ｓの同
定、の実行のため、第１の出力回路OCがオープン−ドレ
イン−出力回路として構成されていることにより、確か
に好ましい仕方で、本発明による同定のために必要であ
るように、すべての従局Ｓの並列接続の可能性が生ず
る。しかしながらこのようなオープン−ドレイン−出力
回路のスイッチング挙動は比較的遅い。第２の動作形
式、すなわち従局Ｓの１つから主局Ｍへのデータ伝送、
を実行するためにオープン−ドレイン−出力回路よりも
速くスイッチング可能なトライステート出力回路として
第２の出力回路TRを使用することは、有利な仕方で、第
２の動作形式でも第１の出力回路OCを利用する際に可能
であろうデータレートよりもはるかに高いデータレート
を可能にする。
定、の実行のため、第１の出力回路OCがオープン−ドレ
イン−出力回路として構成されていることにより、確か
に好ましい仕方で、本発明による同定のために必要であ
るように、すべての従局Ｓの並列接続の可能性が生ず
る。しかしながらこのようなオープン−ドレイン−出力
回路のスイッチング挙動は比較的遅い。第２の動作形
式、すなわち従局Ｓの１つから主局Ｍへのデータ伝送、
を実行するためにオープン−ドレイン−出力回路よりも
速くスイッチング可能なトライステート出力回路として
第２の出力回路TRを使用することは、有利な仕方で、第
２の動作形式でも第１の出力回路OCを利用する際に可能
であろうデータレートよりもはるかに高いデータレート
を可能にする。
両方の相い異なるデータレートを設定するため、主局
Ｍのクロック発生器CLKGにより発生されるクロック線CL
K上のクロックが、２つの異なる値、すなわち第１の出
力回路OCが駆動される第１の動作形式に対する低いほう
のクロックレート、およびデータメモリMEMのなかに記
憶されているデータが相応の第２の出力回路TRを介して
伝達され得る第２の動作形式に対する高いほうのクロッ
クレート、に設定可能である。
Ｍのクロック発生器CLKGにより発生されるクロック線CL
K上のクロックが、２つの異なる値、すなわち第１の出
力回路OCが駆動される第１の動作形式に対する低いほう
のクロックレート、およびデータメモリMEMのなかに記
憶されているデータが相応の第２の出力回路TRを介して
伝達され得る第２の動作形式に対する高いほうのクロッ
クレート、に設定可能である。
図１中の命令−およびデータ線C/Dは、次の２つの役
割をする。
割をする。
−第１の動作形式（同定）においては、主局Ｍの同定命
令を、固定値メモリ手段REG2のなかに記憶されている初
期化アドレスを介してアドレス指定されたすべての従局
Ｓに伝達し、従局Ｓの同定コードIDを第１の出力回路OC
を介して出力し、場合によっては対応付けられているア
ドレスを主局Ｍからそのつどの従局Ｓへ伝送し、 −第２の動作形式（データ伝送）においては、主局Ｍの
命令を、書込み可能なメモリ手段REG1のなかに記憶され
ている新たに対応付けられたアドレスによって従局Ｓの
個々に伝達し、アドレス指定された従局Ｓのなかに記憶
可能または記憶されているデータを主局Ｍとそれぞれア
ドレス指定された従局Ｓとの間で伝送し、また主局Ｍの
命令への回答として場合によっては予定されている従局
Ｓによる命令受信確認信号を伝送する。
令を、固定値メモリ手段REG2のなかに記憶されている初
期化アドレスを介してアドレス指定されたすべての従局
Ｓに伝達し、従局Ｓの同定コードIDを第１の出力回路OC
を介して出力し、場合によっては対応付けられているア
ドレスを主局Ｍからそのつどの従局Ｓへ伝送し、 −第２の動作形式（データ伝送）においては、主局Ｍの
命令を、書込み可能なメモリ手段REG1のなかに記憶され
ている新たに対応付けられたアドレスによって従局Ｓの
個々に伝達し、アドレス指定された従局Ｓのなかに記憶
可能または記憶されているデータを主局Ｍとそれぞれア
ドレス指定された従局Ｓとの間で伝送し、また主局Ｍの
命令への回答として場合によっては予定されている従局
Ｓによる命令受信確認信号を伝送する。
第２の動作形式で第２の出力回路TRを使用することに
より、データ伝送ならびに命令の受信確認が、そのため
に第１の出力回路OCが使用されさ際よりも高いデータレ
ートで行われ得る。これはオープン−ドレイン−出力回
路にくらべて高いデータレートがトライステート出力回
路により可能であることによるものである。これはクロ
ック線CLK上の動作クロックが第２の動作形式の際には
第１の動作形式の際にくらべて高められることによって
達成される。
より、データ伝送ならびに命令の受信確認が、そのため
に第１の出力回路OCが使用されさ際よりも高いデータレ
ートで行われ得る。これはオープン−ドレイン−出力回
路にくらべて高いデータレートがトライステート出力回
路により可能であることによるものである。これはクロ
ック線CLK上の動作クロックが第２の動作形式の際には
第１の動作形式の際にくらべて高められることによって
達成される。
導線C/Dを予充電するための抵抗Ｒ（図２参照）が、
スイッチＳを介して第２の動作形式で不能動化可能であ
ることは特に有利である。スイッチＳは第１の動作形式
でのみ閉じられている。なぜならば、予充電は第１の出
力回路OCの並列動作に対してのみ必要であるからであ
る。それに対して第２の出力回路TRは、スイッチＳが第
２の動作形式で開かれているとき、最大のデータレート
で動作可能である。
スイッチＳを介して第２の動作形式で不能動化可能であ
ることは特に有利である。スイッチＳは第１の動作形式
でのみ閉じられている。なぜならば、予充電は第１の出
力回路OCの並列動作に対してのみ必要であるからであ
る。それに対して第２の出力回路TRは、スイッチＳが第
２の動作形式で開かれているとき、最大のデータレート
で動作可能である。
図４は本発明による通信システムの第２の実施例を示
す。これは３つの導線から成るバスを有する：クロック
線CLKならびに図１からの命令−およびデータ線C/Dの代
わりに設けられている命令線Ｃおよびデータ線Ｄ。デー
タ線Ｄを介して従局ＳのデータメモリMEMのなかに記憶
されているデータの伝送が行われ、他方において命令線
Ｃを介して命令および命令受信確認が主局Ｍと従局Ｓと
の間で交換される。さらに本発明による同定が命令線Ｃ
を介して行われる。
す。これは３つの導線から成るバスを有する：クロック
線CLKならびに図１からの命令−およびデータ線C/Dの代
わりに設けられている命令線Ｃおよびデータ線Ｄ。デー
タ線Ｄを介して従局ＳのデータメモリMEMのなかに記憶
されているデータの伝送が行われ、他方において命令線
Ｃを介して命令および命令受信確認が主局Ｍと従局Ｓと
の間で交換される。さらに本発明による同定が命令線Ｃ
を介して行われる。
命令線Ｃは、スイッチＳにより不能動化可能な、たと
えばトランジスタにより実現され得る電流源Ｉを介し
て、第１の電位VCCに予充電可能である。このような電
流源Ｉにより第１の動作形式（同定）での命令線Ｃの放
電過程は、図１中に示されているような抵抗Ｒを使用す
る際よりも速く行われ得る。電流源Ｉはもちろん主局Ｍ
の構成部分であり得る。電流源Ｉが不能動化可能である
ことにより、図２中の抵抗Ｒに関して説明されたよう
に、第２の動作形式での（第２の出力回路TRの使用の際
の）導線Ｃの充放電時間が短縮されるので、第２の出力
回路TRにより達成可能な最大データレートが一層高めら
れる。
えばトランジスタにより実現され得る電流源Ｉを介し
て、第１の電位VCCに予充電可能である。このような電
流源Ｉにより第１の動作形式（同定）での命令線Ｃの放
電過程は、図１中に示されているような抵抗Ｒを使用す
る際よりも速く行われ得る。電流源Ｉはもちろん主局Ｍ
の構成部分であり得る。電流源Ｉが不能動化可能である
ことにより、図２中の抵抗Ｒに関して説明されたよう
に、第２の動作形式での（第２の出力回路TRの使用の際
の）導線Ｃの充放電時間が短縮されるので、第２の出力
回路TRにより達成可能な最大データレートが一層高めら
れる。
図４中の主局Ｍは、図２中のそれに類似して構成され
ていてよく、その際にもちろん別々の端子がデータ線Ｄ
および命令線Ｃに対して設けられていなければならな
い。従局Ｓへの対応付けられているアドレスの伝達は命
令線Ｃを介して行われる。
ていてよく、その際にもちろん別々の端子がデータ線Ｄ
および命令線Ｃに対して設けられていなければならな
い。従局Ｓへの対応付けられているアドレスの伝達は命
令線Ｃを介して行われる。
図５は図４の従局Ｓの１つを示す。この従局Ｓは図３
中に示されている従局Ｓと下記の点に関してのみ相違し
ている： データ線Ｄへの接続のために入力−および出力回路I/
Oが存在しており、それを介してデータがデータメモリM
EMのなかに読入れ可能またはこれから読出し可能であ
る。有意義に、この入力−および出力回路I/Oは同じく
高いデータレートを保証するためトライステート出力端
を有し得る。
中に示されている従局Ｓと下記の点に関してのみ相違し
ている： データ線Ｄへの接続のために入力−および出力回路I/
Oが存在しており、それを介してデータがデータメモリM
EMのなかに読入れ可能またはこれから読出し可能であ
る。有意義に、この入力−および出力回路I/Oは同じく
高いデータレートを保証するためトライステート出力端
を有し得る。
従局Ｓの第１の出力回路OCおよび第２の出力回路TR
は、図３による実施例の際のように、やはりオープン−
ドレイン−出力回路またはトライステート出力回路であ
ってよく、また出力側で命令線Ｃと接続されている。第
１の出力回路OCはこの実施例では、第１のトランジスタ
T1および第２のトランジスタT2により形成されている第
２の出力回路TRの部分である。第１の出力回路OCは、第
２の出力回路TRの第２のトランジスタT2により形成され
ている。第２の出力回路TRは両トランジスタT1、T2のゲ
ートを介して制御可能であり、この仕方で両論理状態
０、１の１つをその出力端に与え、またはこれは高抵抗
に切換え得る。それに対して第１の出力回路は、第１の
トランジスタT1の制御信号が不能動化状態にとどまり、
従ってこれが遮断しているかぎり、第２のトランジスタ
T2のゲートを介して制御可能である。
は、図３による実施例の際のように、やはりオープン−
ドレイン−出力回路またはトライステート出力回路であ
ってよく、また出力側で命令線Ｃと接続されている。第
１の出力回路OCはこの実施例では、第１のトランジスタ
T1および第２のトランジスタT2により形成されている第
２の出力回路TRの部分である。第１の出力回路OCは、第
２の出力回路TRの第２のトランジスタT2により形成され
ている。第２の出力回路TRは両トランジスタT1、T2のゲ
ートを介して制御可能であり、この仕方で両論理状態
０、１の１つをその出力端に与え、またはこれは高抵抗
に切換え得る。それに対して第１の出力回路は、第１の
トランジスタT1の制御信号が不能動化状態にとどまり、
従ってこれが遮断しているかぎり、第２のトランジスタ
T2のゲートを介して制御可能である。
図４に示されている通信システムでは、命令線Ｃは専
ら命令を主局Ｍから従局Ｓへ、また命令受信確認をその
逆の方向に伝達する役割をする。第１の動作形式（同
定）での第１の出力回路OCの動作から第２の動作形式
（データ伝送）での第２の出力回路TRの動作への本発明
による切換により、第２の動作形式で従局Ｓにより受信
された命令の受信確認が高いデータレートで行われ得
る。その理由は、既に述べたように、オープン−ドレイ
ン／コレクタ−出力回路にくらべて高いスイッチング速
度がトライステート出力回路により達成可能なことであ
る。通信システムの動作は、従ってまた従局Ｓの動作
も、動作クロックCLKに同期して行われるので、すべて
の出力回路OC、TR、I/Oのデータレートは同じくクロッ
クCLKにより決定される。
ら命令を主局Ｍから従局Ｓへ、また命令受信確認をその
逆の方向に伝達する役割をする。第１の動作形式（同
定）での第１の出力回路OCの動作から第２の動作形式
（データ伝送）での第２の出力回路TRの動作への本発明
による切換により、第２の動作形式で従局Ｓにより受信
された命令の受信確認が高いデータレートで行われ得
る。その理由は、既に述べたように、オープン−ドレイ
ン／コレクタ−出力回路にくらべて高いスイッチング速
度がトライステート出力回路により達成可能なことであ
る。通信システムの動作は、従ってまた従局Ｓの動作
も、動作クロックCLKに同期して行われるので、すべて
の出力回路OC、TR、I/Oのデータレートは同じくクロッ
クCLKにより決定される。
全体として本発明のこの実施例では、図１による実施
例の際のように、第２の動作形式での動作に対して高い
データレートが生ずる。なぜならば、第２の動作形式で
は第１の動作形式の際よりも高いクロックレートのクロ
ックがクロック線CLK上に与えられているからである。
すなわちクロックCLKは、図１中では命令−およびデー
タ線C/Dの同期化の役割をし、図４中では命令線Ｃの動
作の同期化の役割もデータ線Ｄの同期化の役割もする。
例の際のように、第２の動作形式での動作に対して高い
データレートが生ずる。なぜならば、第２の動作形式で
は第１の動作形式の際よりも高いクロックレートのクロ
ックがクロック線CLK上に与えられているからである。
すなわちクロックCLKは、図１中では命令−およびデー
タ線C/Dの同期化の役割をし、図４中では命令線Ｃの動
作の同期化の役割もデータ線Ｄの同期化の役割もする。
第１の動作形式での同定は基本的に比較わずかな時間
しか必要としないので、通信システムはたいてい常に第
２の動作形式にあり、また、第２の出力回路TRとしても
入力−および出力回路I/O（図５中の実施例の際）のな
かでもトライステート出力回路を使用することにより、
より高いクロックレートが可能にされるという利点が得
られる。
しか必要としないので、通信システムはたいてい常に第
２の動作形式にあり、また、第２の出力回路TRとしても
入力−および出力回路I/O（図５中の実施例の際）のな
かでもトライステート出力回路を使用することにより、
より高いクロックレートが可能にされるという利点が得
られる。
図４は、以上に示された従局Ｓを例として、これが接
続装置Ａを介して通信システムの導線CLK、Ｃ、Ｄと接
続されていることを付加的に示す。接続装置Ａはたとえ
ば従局Ｓに対する差し込みコネクタであり得る。その場
合、システムが一連のこのような接続装置Ａを有し、そ
れらのうちすべてがシステムの動作の際に従局Ｓと接続
されていなくてもよいように構成することが可能であ
る。図４中の接続装置Ａは、接続装置Ａへの従局Ｓの接
続を確認する役割をする検出手段DMを有する。この検出
はたとえば、接続装置Ａへの従局Ｓの接続の際に駆動さ
れる機械的または電気的なスイッチにより実現され得
る。検出手段DMは、それが従局Ｓの接続を確認した後
に、相応の結果信号を主局Ｍに伝達する。示されている
実施例ではこの結果信号は命令線Ｃを介して伝送され
る。
続装置Ａを介して通信システムの導線CLK、Ｃ、Ｄと接
続されていることを付加的に示す。接続装置Ａはたとえ
ば従局Ｓに対する差し込みコネクタであり得る。その場
合、システムが一連のこのような接続装置Ａを有し、そ
れらのうちすべてがシステムの動作の際に従局Ｓと接続
されていなくてもよいように構成することが可能であ
る。図４中の接続装置Ａは、接続装置Ａへの従局Ｓの接
続を確認する役割をする検出手段DMを有する。この検出
はたとえば、接続装置Ａへの従局Ｓの接続の際に駆動さ
れる機械的または電気的なスイッチにより実現され得
る。検出手段DMは、それが従局Ｓの接続を確認した後
に、相応の結果信号を主局Ｍに伝達する。示されている
実施例ではこの結果信号は命令線Ｃを介して伝送され
る。
上記の検出出力DMは、それまでにまだ同定されておら
ず、かつアドレスを付されている新しい従属Ｓが通信シ
ステムに接続されることを主局Ｍに報知することを可能
にする。このことは特に、通信システムの動作中に、接
続される従局Ｓの数が別の従局Ｓの付加により増大する
ときに望ましい。その場合、既に同定されている従局Ｓ
の不能動化が主局Ｍにより行われ、それに基づいてそれ
までにまだ主局Ｍからアドレスを対応付けられていない
１つまたはそれ以上の新たに付加された従局Ｓが前記の
仕方で同定される。
ず、かつアドレスを付されている新しい従属Ｓが通信シ
ステムに接続されることを主局Ｍに報知することを可能
にする。このことは特に、通信システムの動作中に、接
続される従局Ｓの数が別の従局Ｓの付加により増大する
ときに望ましい。その場合、既に同定されている従局Ｓ
の不能動化が主局Ｍにより行われ、それに基づいてそれ
までにまだ主局Ｍからアドレスを対応付けられていない
１つまたはそれ以上の新たに付加された従局Ｓが前記の
仕方で同定される。
図６および７によりいま実施例により、図１および４
に示されている通信システムを有利に動作させる仕方を
説明する： 図６の一番上には、通信システムの始動の際、すなわ
ち供給電圧の印加（パワー−オン）の際に、すべての従
局Ｓが最初に休止状態（アイドル状態）にあることが示
されている。この休止状態ではすべての従局Ｓはいつで
も通信システムの動作中に主局Ｍのリセット命令CMD0に
よりセット可能である。
に示されている通信システムを有利に動作させる仕方を
説明する： 図６の一番上には、通信システムの始動の際、すなわ
ち供給電圧の印加（パワー−オン）の際に、すべての従
局Ｓが最初に休止状態（アイドル状態）にあることが示
されている。この休止状態ではすべての従局Ｓはいつで
も通信システムの動作中に主局Ｍのリセット命令CMD0に
よりセット可能である。
通信システムの始動の際に従局Ｓは、固定値−メモリ
手段REG2のなかに記憶されている、すべての従局Ｓに対
して等しいアドレスを介して、主局Ｍによりアドレス指
定され得る。第１の命令CMD1により主局Ｍは従局Ｓを、
オープン−ドレイン−出力回路OCが動作可能である準備
完了状態（レディ状態）に移す。
手段REG2のなかに記憶されている、すべての従局Ｓに対
して等しいアドレスを介して、主局Ｍによりアドレス指
定され得る。第１の命令CMD1により主局Ｍは従局Ｓを、
オープン−ドレイン−出力回路OCが動作可能である準備
完了状態（レディ状態）に移す。
主局Ｍの第２の命令CMD2（同定命令）により従局Ｓは
次いで、上記の第１の動作形式に相当する同定状態に移
り得る。この同定状態では同定コードIDのビットごとの
出力が第１の出力回路OCを介して行われる。
次いで、上記の第１の動作形式に相当する同定状態に移
り得る。この同定状態では同定コードIDのビットごとの
出力が第１の出力回路OCを介して行われる。
同定し得た従局Ｓには第３の命令CMD3により対応付け
られているアドレスが伝達され、またそれは続いて待機
状態（スタンバイ状態）に移される。この待機状態では
それはもはや命令CMD2およびCMD3に反応しない。
られているアドレスが伝達され、またそれは続いて待機
状態（スタンバイ状態）に移される。この待機状態では
それはもはや命令CMD2およびCMD3に反応しない。
まだ同定されていない従局Ｓは、この同定サイクルの
実行後に再び準備完了状態にあり、それに基づいて第２
の命令CMD2によりすぐ次の従局Ｓの同定が開始される。
実行後に再び準備完了状態にあり、それに基づいて第２
の命令CMD2によりすぐ次の従局Ｓの同定が開始される。
すべての従局Ｓが同定されているならば、それらは待
機状態から第４の命令CMD4により、ある状態（プッシュ
−プル状態）に移り得る。この状態では、オープン−ド
レイン−出力回路OCが動作不可能にされ、トライステー
ト出力回路TRが動作可能状態に保たれる。
機状態から第４の命令CMD4により、ある状態（プッシュ
−プル状態）に移り得る。この状態では、オープン−ド
レイン−出力回路OCが動作不可能にされ、トライステー
ト出力回路TRが動作可能状態に保たれる。
追加的な従局Ｓが通信システムに接続されると、この
ことは、図４に関連して説明されたように、検出手段DM
により主局Ｍに報知され得る。これは第５の命令CMD5に
より、プッシュ−プル状態にある、既に同定されている
従局Ｓを再び待機状態（スタンバイ状態）に戻るように
移し得る。新たにシステムに接続された少なくとも１つ
の従局Ｓは、供給電圧の初めての供給により休止状態
（アイドル状態）にある。この（またはこれらの）従局
Ｓに対して命令CMD1、CMD2およびCMD3を介して既に説明
された同定過程が実行され得る。
ことは、図４に関連して説明されたように、検出手段DM
により主局Ｍに報知され得る。これは第５の命令CMD5に
より、プッシュ−プル状態にある、既に同定されている
従局Ｓを再び待機状態（スタンバイ状態）に戻るように
移し得る。新たにシステムに接続された少なくとも１つ
の従局Ｓは、供給電圧の初めての供給により休止状態
（アイドル状態）にある。この（またはこれらの）従局
Ｓに対して命令CMD1、CMD2およびCMD3を介して既に説明
された同定過程が実行され得る。
図７には、従局Ｓの既に説明された状態、休止状態
（アイドル状態）、プッシュ−プル状態および待機状態
（スタンバイ状態）、が示されている。いま通信システ
ムのその他の動作状態が説明される。
（アイドル状態）、プッシュ−プル状態および待機状態
（スタンバイ状態）、が示されている。いま通信システ
ムのその他の動作状態が説明される。
プッシュ−プル状態から出発して従局Ｓのそれぞれ１
つが、同定状態で第３の命令CMD3によりそれに主局Ｍに
より対応付けられた個別のアドレスを介して、移行状態
（トランスファ状態）に移され得る。この時点でこの従
局Ｓと主局Ｍとの間にポイントツーポイント接続が構成
されている。この移行状態で従局Ｓは主局Ｍの各命令の
受信を確認する。第９の命令CMD9を介して従局Ｓは主局
Ｍから、従局Ｓのなかに記憶されている特有のデータを
主局Ｍに伝送することを要求される。特有のデータは、
たとえばデータメモリMEMのキャパシティ、データメモ
リMEMのなかに記憶されているデータに対する使用すべ
き誤り訂正コードの形式ならびに従局Ｓの動作のために
許容し得る動作クロックに対する最大可能なクロックレ
ートに関するものである。
つが、同定状態で第３の命令CMD3によりそれに主局Ｍに
より対応付けられた個別のアドレスを介して、移行状態
（トランスファ状態）に移され得る。この時点でこの従
局Ｓと主局Ｍとの間にポイントツーポイント接続が構成
されている。この移行状態で従局Ｓは主局Ｍの各命令の
受信を確認する。第９の命令CMD9を介して従局Ｓは主局
Ｍから、従局Ｓのなかに記憶されている特有のデータを
主局Ｍに伝送することを要求される。特有のデータは、
たとえばデータメモリMEMのキャパシティ、データメモ
リMEMのなかに記憶されているデータに対する使用すべ
き誤り訂正コードの形式ならびに従局Ｓの動作のために
許容し得る動作クロックに対する最大可能なクロックレ
ートに関するものである。
第11の命令CMD11により、主局Ｍは移行状態にあるア
ドレス指定された従局Ｓに、データメモリMEMのなかに
記憶されているデータを命令−およびデータ線C/D（図
１）またはデータ線Ｄ（図４）を介して伝送するように
要求し得る。第11の命令CMD11によりデータメモリMEMの
なかの開始アドレスが、データが読出されるべき従局Ｓ
に伝送される。データ伝送は、従局Ｓが停止命令CMD12
を受けるまで、または新たにデータメモリMEMからデー
タを読出すための新しい開始アドレスを通知する第11の
命令CMD11を受けるまで、ずっと行われる。
ドレス指定された従局Ｓに、データメモリMEMのなかに
記憶されているデータを命令−およびデータ線C/D（図
１）またはデータ線Ｄ（図４）を介して伝送するように
要求し得る。第11の命令CMD11によりデータメモリMEMの
なかの開始アドレスが、データが読出されるべき従局Ｓ
に伝送される。データ伝送は、従局Ｓが停止命令CMD12
を受けるまで、または新たにデータメモリMEMからデー
タを読出すための新しい開始アドレスを通知する第11の
命令CMD11を受けるまで、ずっと行われる。
第５の命令CMD5は、図６により説明されたように、プ
ッシュ−プル状態にある従局Ｓを待機状態（スタンバイ
状態）に移す役割をするだけでなく、図７中に示されて
いるように、場合によっては移行状態（トランスファ状
態）にある従局Ｓを待機状態に移す役割もする。
ッシュ−プル状態にある従局Ｓを待機状態（スタンバイ
状態）に移す役割をするだけでなく、図７中に示されて
いるように、場合によっては移行状態（トランスファ状
態）にある従局Ｓを待機状態に移す役割もする。
さらに、図６および７に示されている実施例では有利
な仕方で、ただ１つの従局Ｓが通信システムに接続可能
であるかぎり、または接続されているかぎり、この従局
Ｓは第６の命令CMD6により直接に休止状態（アイドル状
態）から移行状態（トランスファ状態）へ移るように構
成されている。この単独の従局Ｓは、命令CMD1、CMD2お
よびCMD3を介して従局Ｓの同定が新しいアドレスの割当
てのもとに行われる必要なしに、永久的に固定値−メモ
リ手段REG2のなかに記憶されているアドレスを介して主
局Ｍによりアドレス指定され得る。ただ１つの従局Ｓが
存在しているこのような通信システムではこの仕方で、
第１の出力回路OCが能動化される第１の動作形式での動
作が省略され、また従局Ｓが専ら第２の動作形式で（移
行状態（トランスファ状態）に相応して）動作させられ
る。有利な仕方でこうして個々の従局Ｓの駆動の大きい
時間節減が生ずる。
な仕方で、ただ１つの従局Ｓが通信システムに接続可能
であるかぎり、または接続されているかぎり、この従局
Ｓは第６の命令CMD6により直接に休止状態（アイドル状
態）から移行状態（トランスファ状態）へ移るように構
成されている。この単独の従局Ｓは、命令CMD1、CMD2お
よびCMD3を介して従局Ｓの同定が新しいアドレスの割当
てのもとに行われる必要なしに、永久的に固定値−メモ
リ手段REG2のなかに記憶されているアドレスを介して主
局Ｍによりアドレス指定され得る。ただ１つの従局Ｓが
存在しているこのような通信システムではこの仕方で、
第１の出力回路OCが能動化される第１の動作形式での動
作が省略され、また従局Ｓが専ら第２の動作形式で（移
行状態（トランスファ状態）に相応して）動作させられ
る。有利な仕方でこうして個々の従局Ｓの駆動の大きい
時間節減が生ずる。
従局Ｓはたとえばカード状のデータキャリアであるこ
とができ、また主局Ｍは相応の書込み−／読出し−また
は再生装置であり得る。
とができ、また主局Ｍは相応の書込み−／読出し−また
は再生装置であり得る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ボルン、クリスチーネ ドイツ連邦共和国 デー―85521 オッ トーブルン ローゼンハイマー ラント シュトラーセ 18アー (72)発明者 エントリス、ハインツ ドイツ連邦共和国 デー―82131 シュ トックドルフ ヒムプゼルヴェーク ９ (72)発明者 ゴスマン、チモ ドイツ連邦共和国 デー―80335 ミュ ンヘン エルツギーセライシュトラーセ 17 (56)参考文献 特開 平２−177615（ＪＰ，Ａ) 特開 昭63−77214（ＪＰ，Ａ) 特開 平５−274068（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 3/00
Claims (6)
- 【請求項１】導線（C;C/D）を介して主局（Ｍ）と接続
され得る出力および２つの動作形式を有する通信システ
ムに対する従局（Ｓ）であって、該従局（Ｓ）は、 −第１の動作形式では、従局（Ｓ）を同定する同定コー
ド（ID）をビットごとに主局（Ｍ）に出力し、 −第２の動作形式では、主局（Ｍ）に他のデータを出力
し、 −その際、従局（Ｓ）は、同定コード（ID）を出力する
ための第１の出力回路（OC）と、第１の出力回路よりも
高い達成可能スイッチング速度を有する前記他のデータ
を出力するための第２の出力回路（TR）とを備え、 −その際、両出力回路（OC、TR）は前記出力と接続され
ている ことを特徴とする従局。 - 【請求項２】第１の出力回路（OC）が第１の論理状態
（Ｏ）のデータを出力する際に第２の論理状態（１）の
データを出力する際よりも高抵抗の状態をとることを特
徴とする請求項１記載の従局。 - 【請求項３】第２の出力回路（TR）がトライステート−
出力回路であることを特徴とする請求項１または２記載
の従局。 - 【請求項４】少なくとも１つの従局（Ｓ）と１つの主局
（Ｍ）および２つの動作形式を有する通信システムにお
いて、 −すべての第１（OC）および第２（TR）の出力回路が出
力側で導線（C;C/D）を介して主局（Ｍ）に接続され −その際第１の動作形式では、従局（Ｓ）はその同定コ
ード（ID）を同時にビットごとに第１の出力回路（OC）
を介して導線（C;C/D）上に出力し、 −その際第２の動作形式では、主局（Ｍ）は従局（Ｓ）
のそれぞれ１つをアドレス指定可能であり、それに従い
他のデータをその第２の出力回路（TR）および導線（C;
C/D）を介して主局（Ｍ）に伝達する ことを特徴とする通信システム。 - 【請求項５】−主局（Ｍ）のなかで発生されるクロック
を従局（Ｓ）に伝達するためのクロック線（CLK）を有
し、その際該クロックは主局（Ｍ）および従局（Ｓ）の
作動を同期化する役割をし、 −その際クロックのクロックレートは第１の動作形式の
際には第２の動作形式の際よりも低い ことを特徴とする請求項４記載のシステム。 - 【請求項６】従局（Ｓ）の接続のための接続装置（Ａ）
を有し、その際該接続装置 （Ａ）は検出手段（DM）を有し、該検出手段（DM）によ
り従局（Ｓ）の接続が検出され、相応の信号が主局
（Ｍ）へ伝達される ことを特徴とする請求項１ないし５の１つに記載のシス
テム。
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