JP3226930B2 - 従局および少なくとも1つの従局を有する通信システム - Google Patents
従局および少なくとも1つの従局を有する通信システムInfo
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Description
ための1つの主局を有する通信システムに関する。その
際に従局は主局なしでは動作可能でない。
いて実現され得る。I2Cバスには複数の主局および複数
の従局がオープン−コレクタ−出力端を介して接続され
ている。主局は従局を、従局のなかに固定的に記憶され
ている主局に知られているアドレスを介して制御する。
するために、同時にバスにアクセスしようとすることが
起こり得る。この場合、I2Cバスではいわゆるアービト
レーション過程が予定されている。この過程では競合す
る主局が、同時にビットごとに、それらのなかに記憶さ
れているそれぞれ個別的な同定コードを、それらのオー
プン−コレクタ−出力端を介してバスの予充電された導
線に与える。導線の電位は、まさに出力すべきビットの
1つが高レベルを有すると、たとい他の主局のビットが
低レベルを有するとしても、直ちに接地電位をプルダウ
ンされる。各主局は、導線の放電の際にその同定コード
のまさに出力されたビットが高レベルを有するか否かを
監視する。監視の結果が否定であれば、その主局は非能
動に切換わり、同定コードがすべてのそのビットにより
導線の次々と続く電位状態に対して決定的であるような
主局がバス−アクセスに成功する。
コレクタ−出力端の独占的な使用により制限されている
ことである。
の数が従局を制御する主局に前もって知られていない任
意の数の従局が接続可能であり、他方では最大のデータ
レートがI2Cバスの際のそれにくらべて改善されている
通信システムを提供することである。
8による通信システムに対する従局により解決される。
−クロックレートによる第1の動作形式での主局による
従局の同定と、第2の出力回路の使用による高いクロッ
クレートによる第2の動作形式でのデータ伝送とを可能
にする。
オア”論理演算で並列に動作可能であり、主局による従
局の同定を可能にする。このことは、第1の出力回路
が、第1の論理状態のデータを出力する際に、第2の論
理状態のデータを出力する際よりも高抵抗の状態をとる
ことによって達成される。このような第1の出力回路
は、たとえばオープン−ドレイン−またはオープン−コ
レクタ−出力回路である。しかしながらこの第1の出力
回路はトライステート−出力回路に比較して比較的低い
スイッチング速度を有する。
ト−出力回路が使用され得る。それによって、システム
がたいてい位置している第2の動作形式でI2Cバスの際
よりも高いデータレートが達成可能である。
実施例、 図2は図1における主局の実施例、 図3は図1における従局の実施例、 図5は図4における従局の実施例、 図6および図7は図1および図4における通信システ
ムに対する動作方法を示す。
ロック線CLKおよび命令−およびデータ線C/Dを有するバ
スを有する。さらに必要な供給電位の導線は図示されて
いない。クロック線CLKおよび命令−およびデータ線C/D
に、2つの従局Sおよび1つの主局Mが接続されてお
り、その際に主局Mは従局Sを制御する役割をする。
CLKと接続可能なクロック発生手段CLKGを有し、このク
ロック発生手段は主局Mおよび従局Sに対する共通の動
作クロックを発生する。この動作クロックは局M、Sの
同期動作を可能にする。
介して命令−およびデータ線C/Dと接続されている別の
要素CTRMを有する。出力回路OUTMは、命令および従局の
なかに記憶すべきデータを出力する役割をし、他方にお
いて入力回路INMは従局Sの命令確認および従局Sによ
り送られたデータを受信する役割をする。
ドレス発生手段を用いて主局Mは、後でまた説明する同
定プロセスの間に、従局Sにその後のアドレス指定のた
めのアドレスを対応付けることができる。これらのアド
レスは、事情によっては同じく出力回路OUTMおよび命令
−およびデータ線C/Dを介して、後でまた説明するよう
に、従局Sに伝送され得る。
プルアップ抵抗)を介して、主局Mの供給電位であり得
る第1の電位VCCと接続されている。本発明のこの実施
例では抵抗Rは主局Mの内部に配置されている。しか
し、それは主局Mの外部に配置されていてもよい。抵抗
RはスイッチSにより不能動化可能である。
に構成されている。各従局Sは、出力側で互いに接続さ
れている第1の出力回路OC(オープン−ドレイン−出力
回路)および第2の出力回路TR(プッシュプル動作のた
めのトライステート出力回路)を介して、命令−および
データ線C/Dと接続されている。第2の出力回路TRは、
第1のトランジスタT1および第2のトランジスタT2を有
する。第1の出力回路OCは第3のトランジスタT3を有す
る。第1の出力回路OCは、もちろんバイポーラトランジ
スタを有するオープン−コレクタ−出力端としても実現
され得る。
クをクロック線CLKを介して供給され得る構成要素CTRS
を有する。入力回路INSを介して従局Sは命令−および
データ線C/Dと接続されている。入力回路INSは、従局S
に主局Mから対応付けられたアドレス、主局Mから送り
得る命令およびデータを受信する役割をする。
同定コードは通信システムに接続されているすべての従
局Sに対して相い異なっている。同定コードIDは、ビッ
トごとに第1の出力回路OCを介して命令−およびデータ
線C/Dに出力可能である。これはすべての従局Sに対し
て同時に、一層詳細には動作クロックCLKに同期して、
行われ得る。
を有し、そのなかに主局Mから伝達されたアドレスが書
込まれ得る。さらに従局Sは、固定値メモリ手段REG2
(ROM)を有し、そのなかにすべての従局Sに対して等
しい初期化アドレスが永久的に記憶されている。さらに
従局Sは監視手段Uを含んでおり、この監視手段により
第1の出力回路OCを介して同定コードIDを出力する際
に、同定コードIDの個々のビットが命令−およびデータ
線C/Dの電位と比較され得る。従局SはデータメモリMEM
をも含んでおり、そのなかに命令−およびデータ線C/D
を介して伝達されたデータが記憶され得る。これらのデ
ータは第2の出力回路TRを介して再び出力され得る。デ
ータメモリMEMはRAMまたはROMであり得る。
した構成要素の機能の仕方を説明する: 通信システムおよび従局Sは、主局Mにより2つの異
なる動作形式に切換可能である。第1の動作形式では、
通信システムに接続されている従局Sの同定が、同定さ
れる従局Sにその後の個別的なアドレス指定のためのア
ドレスを割り当てる主局Mにより行われる。第2の動作
形式では、個々の従局Sがこれらのアドレスを介して主
局Mによりアドレス指定され得る。またデータメモリME
Mのなかに記憶されているデータまたは記憶すべきデー
タの伝送がアドレス指定された従局Sと主局Mとの間で
行われる。
路OCが能動化可能であるのに対して、第2の動作形式で
は、それぞれアドレス指定された個々の従局Sの第2の
出力回路TRのみが能動化可能である。
が第1の動作形式に移される。固定値メモリ手段REG2の
なかに記憶されている、すべての従局Sに対して等しい
初期化アドレスを介してすべての従局Sをアドレス指定
する主局Mの命令に基づいて、すべての従局Sが、同時
にその同定コードを、ビットごとにその第1の出力回路
OCを介して、最初に第1の電位VCCに予充電された命令
−およびデータ線C/Dに与える。
力の際に、第2の論理状態1のデータの出力の際(第3
のトランジスタT3が導通)よりも高抵抗の状態(第3の
トランジスタT3が遮断)を有する。命令−およびデータ
線C/Dが第1の電位VCCに予充電されているので、すべて
の第1の出力回路OCに第1の論理状態0が存在している
かぎり、この第1の電位VCCが導線C/Dの上に保たれてい
る。それに対して従局Sのただ1つにおいて第1の出力
回路OCに第2の論理状態1が存在しているならば、導線
C/Dの電位は、再び第1の論理状態0のビットのみが第
1の出力回路OCに存在するようになるまで、相応の第3
のトランジスタT3を介して接地電位に放電される。
る間に、それらはそれらの監視手段Uを用いて導線C/D
の電位を監視する。しかし、第1の論理状態0のビット
を出力する従局Sは、導線C/Dがそれにもかかわらず放
電され、非能動的状態に切換わることを確認する。その
後は、まさに第2の論理状態1のビットを出力する従局
Sのみが能動的状態にとどまる。同定コードIDのすべて
のビットの出力後にその結果として従局Sの1つのみが
能動的状態にある。なぜならば、すべての同定コードID
が相い異なっているからである。
トごとの出力が動作クロックCLKに同期して行われるの
で、主局Mはすべてのビットが出力された時点を知り、
この時点にそのアドレス発生手段ADRGにより最後のなお
能動的な従局Sに、その後のアドレス指定のためのアド
レスを対応付ける。このアドレス対応付けのためには2
つの可能性がある: 1.主局Mがそのアドレス発生手段ADRGにより個別的なア
ドレスを発生し、このアドレスを命令−およびデータ線
C/Dを介してなお能動的な従局Sに伝達し、そこでそれ
はその書込み可能なメモリ手段REG1のなかに記憶され
る。
(同定コードIDの出力)の間に導線C/D上の電位を監視
し、それから最後になお能動的な従局Sの同定コードを
再構成し、この同定コードをその従局Sが、この同定コ
ードIDを介しての従局Sのその後のアドレス指定のため
にアドレス発生手段ADRGのなかに記憶する。従局Sに対
応付けられているアドレスは、その主局Mにより確かめ
られた同定コードIDに等しい。この変形例の利点は、従
局Sのなかに書込み可能なメモリ手段REG1が必要とされ
ず、それに新たに対応付けらるアドレスの伝達が行われ
なくてよいことにある。
りも本質的に少数のビットを有する新しいアドレスが対
応付けら得るという大きい利点を提供する。さらに主局
Mは、従局Sにより出力された同定コードIDを認識する
ための手段を有していなくてよい。すべての同定コード
IDは異なっていなければならず、また使用場所はまだ知
られていないのに、それらはたとえば従局Sの製造プロ
セスの間に固定値メモリ手段REG2のなかに記憶されなけ
ればならないので、多数の従局Sが製造される際には同
定コードIDのビットが多数用意されていなければならな
い。それに対して通信システムのなかの加入者の数は常
に限られているので、すべての従局Sの個別的なアドレ
ス指定は少ない数のビットにより可能である。アドレス
ビットが少数ですむことにより得られる利点は、第2の
動作形式で主局Mから従局Sへのアドレスビットの伝達
により行われるアドレス指定過程が本質的に短縮され得
ることにある。たとえば同定コードIDはそれぞれ128ビ
ットを、また対応付けられているアドレスは32ビットの
みを有するように構成され得る。
つのアドレスを対応付け得るようにするためには、前記
の方法がまだ同定されていない従局Sに関しては繰り返
され、他方において既に同定されている従局Sは不能動
化状態にとどまる。この仕方で、それぞれ同定コードID
が前記の仕方でビットごとに出力されるnの同定サーク
ルの後にnの従局Sが同定可能である。
定、の実行のため、第1の出力回路OCがオープン−ドレ
イン−出力回路として構成されていることにより、確か
に好ましい仕方で、本発明による同定のために必要であ
るように、すべての従局Sの並列接続の可能性が生ず
る。しかしながらこのようなオープン−ドレイン−出力
回路のスイッチング挙動は比較的遅い。第2の動作形
式、すなわち従局Sの1つから主局Mへのデータ伝送、
を実行するためにオープン−ドレイン−出力回路よりも
速くスイッチング可能なトライステート出力回路として
第2の出力回路TRを使用することは、有利な仕方で、第
2の動作形式でも第1の出力回路OCを利用する際に可能
であろうデータレートよりもはるかに高いデータレート
を可能にする。
Mのクロック発生器CLKGにより発生されるクロック線CL
K上のクロックが、2つの異なる値、すなわち第1の出
力回路OCが駆動される第1の動作形式に対する低いほう
のクロックレート、およびデータメモリMEMのなかに記
憶されているデータが相応の第2の出力回路TRを介して
伝達され得る第2の動作形式に対する高いほうのクロッ
クレート、に設定可能である。
割をする。
令を、固定値メモリ手段REG2のなかに記憶されている初
期化アドレスを介してアドレス指定されたすべての従局
Sに伝達し、従局Sの同定コードIDを第1の出力回路OC
を介して出力し、場合によっては対応付けられているア
ドレスを主局Mからそのつどの従局Sへ伝送し、 −第2の動作形式(データ伝送)においては、主局Mの
命令を、書込み可能なメモリ手段REG1のなかに記憶され
ている新たに対応付けられたアドレスによって従局Sの
個々に伝達し、アドレス指定された従局Sのなかに記憶
可能または記憶されているデータを主局Mとそれぞれア
ドレス指定された従局Sとの間で伝送し、また主局Mの
命令への回答として場合によっては予定されている従局
Sによる命令受信確認信号を伝送する。
より、データ伝送ならびに命令の受信確認が、そのため
に第1の出力回路OCが使用されさ際よりも高いデータレ
ートで行われ得る。これはオープン−ドレイン−出力回
路にくらべて高いデータレートがトライステート出力回
路により可能であることによるものである。これはクロ
ック線CLK上の動作クロックが第2の動作形式の際には
第1の動作形式の際にくらべて高められることによって
達成される。
スイッチSを介して第2の動作形式で不能動化可能であ
ることは特に有利である。スイッチSは第1の動作形式
でのみ閉じられている。なぜならば、予充電は第1の出
力回路OCの並列動作に対してのみ必要であるからであ
る。それに対して第2の出力回路TRは、スイッチSが第
2の動作形式で開かれているとき、最大のデータレート
で動作可能である。
す。これは3つの導線から成るバスを有する:クロック
線CLKならびに図1からの命令−およびデータ線C/Dの代
わりに設けられている命令線Cおよびデータ線D。デー
タ線Dを介して従局SのデータメモリMEMのなかに記憶
されているデータの伝送が行われ、他方において命令線
Cを介して命令および命令受信確認が主局Mと従局Sと
の間で交換される。さらに本発明による同定が命令線C
を介して行われる。
えばトランジスタにより実現され得る電流源Iを介し
て、第1の電位VCCに予充電可能である。このような電
流源Iにより第1の動作形式(同定)での命令線Cの放
電過程は、図1中に示されているような抵抗Rを使用す
る際よりも速く行われ得る。電流源Iはもちろん主局M
の構成部分であり得る。電流源Iが不能動化可能である
ことにより、図2中の抵抗Rに関して説明されたよう
に、第2の動作形式での(第2の出力回路TRの使用の際
の)導線Cの充放電時間が短縮されるので、第2の出力
回路TRにより達成可能な最大データレートが一層高めら
れる。
ていてよく、その際にもちろん別々の端子がデータ線D
および命令線Cに対して設けられていなければならな
い。従局Sへの対応付けられているアドレスの伝達は命
令線Cを介して行われる。
中に示されている従局Sと下記の点に関してのみ相違し
ている: データ線Dへの接続のために入力−および出力回路I/
Oが存在しており、それを介してデータがデータメモリM
EMのなかに読入れ可能またはこれから読出し可能であ
る。有意義に、この入力−および出力回路I/Oは同じく
高いデータレートを保証するためトライステート出力端
を有し得る。
は、図3による実施例の際のように、やはりオープン−
ドレイン−出力回路またはトライステート出力回路であ
ってよく、また出力側で命令線Cと接続されている。第
1の出力回路OCはこの実施例では、第1のトランジスタ
T1および第2のトランジスタT2により形成されている第
2の出力回路TRの部分である。第1の出力回路OCは、第
2の出力回路TRの第2のトランジスタT2により形成され
ている。第2の出力回路TRは両トランジスタT1、T2のゲ
ートを介して制御可能であり、この仕方で両論理状態
0、1の1つをその出力端に与え、またはこれは高抵抗
に切換え得る。それに対して第1の出力回路は、第1の
トランジスタT1の制御信号が不能動化状態にとどまり、
従ってこれが遮断しているかぎり、第2のトランジスタ
T2のゲートを介して制御可能である。
ら命令を主局Mから従局Sへ、また命令受信確認をその
逆の方向に伝達する役割をする。第1の動作形式(同
定)での第1の出力回路OCの動作から第2の動作形式
(データ伝送)での第2の出力回路TRの動作への本発明
による切換により、第2の動作形式で従局Sにより受信
された命令の受信確認が高いデータレートで行われ得
る。その理由は、既に述べたように、オープン−ドレイ
ン/コレクタ−出力回路にくらべて高いスイッチング速
度がトライステート出力回路により達成可能なことであ
る。通信システムの動作は、従ってまた従局Sの動作
も、動作クロックCLKに同期して行われるので、すべて
の出力回路OC、TR、I/Oのデータレートは同じくクロッ
クCLKにより決定される。
例の際のように、第2の動作形式での動作に対して高い
データレートが生ずる。なぜならば、第2の動作形式で
は第1の動作形式の際よりも高いクロックレートのクロ
ックがクロック線CLK上に与えられているからである。
すなわちクロックCLKは、図1中では命令−およびデー
タ線C/Dの同期化の役割をし、図4中では命令線Cの動
作の同期化の役割もデータ線Dの同期化の役割もする。
しか必要としないので、通信システムはたいてい常に第
2の動作形式にあり、また、第2の出力回路TRとしても
入力−および出力回路I/O(図5中の実施例の際)のな
かでもトライステート出力回路を使用することにより、
より高いクロックレートが可能にされるという利点が得
られる。
続装置Aを介して通信システムの導線CLK、C、Dと接
続されていることを付加的に示す。接続装置Aはたとえ
ば従局Sに対する差し込みコネクタであり得る。その場
合、システムが一連のこのような接続装置Aを有し、そ
れらのうちすべてがシステムの動作の際に従局Sと接続
されていなくてもよいように構成することが可能であ
る。図4中の接続装置Aは、接続装置Aへの従局Sの接
続を確認する役割をする検出手段DMを有する。この検出
はたとえば、接続装置Aへの従局Sの接続の際に駆動さ
れる機械的または電気的なスイッチにより実現され得
る。検出手段DMは、それが従局Sの接続を確認した後
に、相応の結果信号を主局Mに伝達する。示されている
実施例ではこの結果信号は命令線Cを介して伝送され
る。
ず、かつアドレスを付されている新しい従属Sが通信シ
ステムに接続されることを主局Mに報知することを可能
にする。このことは特に、通信システムの動作中に、接
続される従局Sの数が別の従局Sの付加により増大する
ときに望ましい。その場合、既に同定されている従局S
の不能動化が主局Mにより行われ、それに基づいてそれ
までにまだ主局Mからアドレスを対応付けられていない
1つまたはそれ以上の新たに付加された従局Sが前記の
仕方で同定される。
に示されている通信システムを有利に動作させる仕方を
説明する: 図6の一番上には、通信システムの始動の際、すなわ
ち供給電圧の印加(パワー−オン)の際に、すべての従
局Sが最初に休止状態(アイドル状態)にあることが示
されている。この休止状態ではすべての従局Sはいつで
も通信システムの動作中に主局Mのリセット命令CMD0に
よりセット可能である。
手段REG2のなかに記憶されている、すべての従局Sに対
して等しいアドレスを介して、主局Mによりアドレス指
定され得る。第1の命令CMD1により主局Mは従局Sを、
オープン−ドレイン−出力回路OCが動作可能である準備
完了状態(レディ状態)に移す。
次いで、上記の第1の動作形式に相当する同定状態に移
り得る。この同定状態では同定コードIDのビットごとの
出力が第1の出力回路OCを介して行われる。
られているアドレスが伝達され、またそれは続いて待機
状態(スタンバイ状態)に移される。この待機状態では
それはもはや命令CMD2およびCMD3に反応しない。
実行後に再び準備完了状態にあり、それに基づいて第2
の命令CMD2によりすぐ次の従局Sの同定が開始される。
機状態から第4の命令CMD4により、ある状態(プッシュ
−プル状態)に移り得る。この状態では、オープン−ド
レイン−出力回路OCが動作不可能にされ、トライステー
ト出力回路TRが動作可能状態に保たれる。
ことは、図4に関連して説明されたように、検出手段DM
により主局Mに報知され得る。これは第5の命令CMD5に
より、プッシュ−プル状態にある、既に同定されている
従局Sを再び待機状態(スタンバイ状態)に戻るように
移し得る。新たにシステムに接続された少なくとも1つ
の従局Sは、供給電圧の初めての供給により休止状態
(アイドル状態)にある。この(またはこれらの)従局
Sに対して命令CMD1、CMD2およびCMD3を介して既に説明
された同定過程が実行され得る。
(アイドル状態)、プッシュ−プル状態および待機状態
(スタンバイ状態)、が示されている。いま通信システ
ムのその他の動作状態が説明される。
つが、同定状態で第3の命令CMD3によりそれに主局Mに
より対応付けられた個別のアドレスを介して、移行状態
(トランスファ状態)に移され得る。この時点でこの従
局Sと主局Mとの間にポイントツーポイント接続が構成
されている。この移行状態で従局Sは主局Mの各命令の
受信を確認する。第9の命令CMD9を介して従局Sは主局
Mから、従局Sのなかに記憶されている特有のデータを
主局Mに伝送することを要求される。特有のデータは、
たとえばデータメモリMEMのキャパシティ、データメモ
リMEMのなかに記憶されているデータに対する使用すべ
き誤り訂正コードの形式ならびに従局Sの動作のために
許容し得る動作クロックに対する最大可能なクロックレ
ートに関するものである。
ドレス指定された従局Sに、データメモリMEMのなかに
記憶されているデータを命令−およびデータ線C/D(図
1)またはデータ線D(図4)を介して伝送するように
要求し得る。第11の命令CMD11によりデータメモリMEMの
なかの開始アドレスが、データが読出されるべき従局S
に伝送される。データ伝送は、従局Sが停止命令CMD12
を受けるまで、または新たにデータメモリMEMからデー
タを読出すための新しい開始アドレスを通知する第11の
命令CMD11を受けるまで、ずっと行われる。
ッシュ−プル状態にある従局Sを待機状態(スタンバイ
状態)に移す役割をするだけでなく、図7中に示されて
いるように、場合によっては移行状態(トランスファ状
態)にある従局Sを待機状態に移す役割もする。
な仕方で、ただ1つの従局Sが通信システムに接続可能
であるかぎり、または接続されているかぎり、この従局
Sは第6の命令CMD6により直接に休止状態(アイドル状
態)から移行状態(トランスファ状態)へ移るように構
成されている。この単独の従局Sは、命令CMD1、CMD2お
よびCMD3を介して従局Sの同定が新しいアドレスの割当
てのもとに行われる必要なしに、永久的に固定値−メモ
リ手段REG2のなかに記憶されているアドレスを介して主
局Mによりアドレス指定され得る。ただ1つの従局Sが
存在しているこのような通信システムではこの仕方で、
第1の出力回路OCが能動化される第1の動作形式での動
作が省略され、また従局Sが専ら第2の動作形式で(移
行状態(トランスファ状態)に相応して)動作させられ
る。有利な仕方でこうして個々の従局Sの駆動の大きい
時間節減が生ずる。
とができ、また主局Mは相応の書込み−/読出し−また
は再生装置であり得る。
Claims (6)
- 【請求項1】導線(C;C/D)を介して主局(M)と接続
され得る出力および2つの動作形式を有する通信システ
ムに対する従局(S)であって、該従局(S)は、 −第1の動作形式では、従局(S)を同定する同定コー
ド(ID)をビットごとに主局(M)に出力し、 −第2の動作形式では、主局(M)に他のデータを出力
し、 −その際、従局(S)は、同定コード(ID)を出力する
ための第1の出力回路(OC)と、第1の出力回路よりも
高い達成可能スイッチング速度を有する前記他のデータ
を出力するための第2の出力回路(TR)とを備え、 −その際、両出力回路(OC、TR)は前記出力と接続され
ている ことを特徴とする従局。 - 【請求項2】第1の出力回路(OC)が第1の論理状態
(O)のデータを出力する際に第2の論理状態(1)の
データを出力する際よりも高抵抗の状態をとることを特
徴とする請求項1記載の従局。 - 【請求項3】第2の出力回路(TR)がトライステート−
出力回路であることを特徴とする請求項1または2記載
の従局。 - 【請求項4】少なくとも1つの従局(S)と1つの主局
(M)および2つの動作形式を有する通信システムにお
いて、 −すべての第1(OC)および第2(TR)の出力回路が出
力側で導線(C;C/D)を介して主局(M)に接続され −その際第1の動作形式では、従局(S)はその同定コ
ード(ID)を同時にビットごとに第1の出力回路(OC)
を介して導線(C;C/D)上に出力し、 −その際第2の動作形式では、主局(M)は従局(S)
のそれぞれ1つをアドレス指定可能であり、それに従い
他のデータをその第2の出力回路(TR)および導線(C;
C/D)を介して主局(M)に伝達する ことを特徴とする通信システム。 - 【請求項5】−主局(M)のなかで発生されるクロック
を従局(S)に伝達するためのクロック線(CLK)を有
し、その際該クロックは主局(M)および従局(S)の
作動を同期化する役割をし、 −その際クロックのクロックレートは第1の動作形式の
際には第2の動作形式の際よりも低い ことを特徴とする請求項4記載のシステム。 - 【請求項6】従局(S)の接続のための接続装置(A)
を有し、その際該接続装置 (A)は検出手段(DM)を有し、該検出手段(DM)によ
り従局(S)の接続が検出され、相応の信号が主局
(M)へ伝達される ことを特徴とする請求項1ないし5の1つに記載のシス
テム。
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