JPH1173479A - 高速通信プロトコルを備えるチップカード読取り装置 - Google Patents
高速通信プロトコルを備えるチップカード読取り装置Info
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Abstract
マイクロコンピュータ間の読取りまたは書込みモードに
おけるデータ交換を実施するために、マイクロコンピュ
ータに接続するように、チップカード読取り装置を設計
する。 【解決手段】 読取り装置は、カードとマイクロコンピ
ュータ間のデータ交換を実施することができ、マイクロ
プロセッサなしで作動するが、第1に、カード中で読取
ったデータ部分の一時記憶が可能なデータバッファメモ
リと、第2に、ビット時間を随意に設定するための周波
数信号、および読取り装置の内部クロックの周波数分割
によってプログラム可能な周波数分割器とを備え、この
ビット時間が、チップと読取り装置間のデータ交換にお
けるデータビット送信に対応する時間であることを特徴
とする読取り装置。この読取り装置は、次に、マイクロ
コンピュータとは無関係に低速または高速プロトコルに
よって、送信を実施することができる。
Description
の制御下で、カードとマイクロコンピュータ間の読取り
または書込みモードにおけるデータ交換を実施するため
に、マイクロコンピュータに接続するよう設計されたチ
ップカード読取り装置に関する。
プカードのほとんどは、まず第1に、カードと読取り装
置間の通信、第2に、読取り装置とマイクロコンピュー
タ間の通信に対する制御を行うことができるよう十分強
力なマイクロコンピュータによって、動作する。カード
とマイクロコンピュータ間の通信の難しさは、第1に、
カードの動作とマイクロコンピュータの動作間の同期性
がまったくないこと、第2に、カードがカード読取り装
置と通信しているときに、マイクロコンピュータが、読
取り装置との通信以外の作業を行っている可能性がある
ことに起因する。従って、一般に、読取り装置における
マイクロプロセッサの存在は、交換の管理に必要である
と考えられる。しかし、その場合、費用がかかってしま
う。
ンピュータによって制御することができ、カードとマイ
クロコンピュータ間の交換を実施することができるチッ
プカード読取り装置であって、読取り装置は、マイクロ
プロセッサなしで作動するが、第1に、カードから読取
られたデータの一時的に記憶するバッファメモリと、第
2に、設定のためのデジタル信号によりプログラム可能
な周波数分割器で任意に読み取り装置の内部クロックの
周波数、ビット時間、(すなわちチップカードと読取り
装置間のデータ交換における1データビットの送信に対
応する時間)を分割することにより前記設定を行う周波
数分割器とを備えるカード読取り装置を提供する。ビッ
ト時間値の選択は、周波数分割器に、分割比を定める指
令を送るマイクロコンピュータによって定められる。
ロセッサがなく、従って、内部指示のプログラムの制御
で動作することはできないが、チップカードと読取り装
置間のデータ伝送プロトコルを設定するための非常に簡
単な手段を備えた単純化された電子回路によって形成さ
れ、第1に、カードと読取り装置間の可変高速通信プロ
トコルについて決定することができ、第2に、プロトコ
ルの速度によって、マイクロコンピュータとカード間の
交換でいかなるデータ損失も起こらないようするもので
ある。プロトコルの設定は、マイクロコンピュータによ
る読取り装置へのディジタル信号の送信によって行われ
る。このディジタル信号は、読取り装置に含まれるプロ
グラム可能な周波数分割器に作用する。
は、本発明は、カードとマイクロコンピュータ間のデー
タ交換を行う、マイクロコンピュータの制御下でマイク
ロプロセッサなしで動作するチップカード読取り装置で
あって、第1に、マイクロコンピュータによる読取りの
間、カードから読取ったデータ要素の一時記憶を行うこ
とが可能なデータバッファメモリと、第2に、マイクロ
コンピュータの出力バスからのディジタル制御信号を受
信することができるディジタル方式でプログラム可能な
周波数分割器を備え、このディジタル制御信号が、所望
の分割比を表し、周波数分割器は、読取り装置で形成さ
れた基準クロック信号を受信すると共に、カードと読取
り装置間のデータ交換のための同期信号を出力し、この
同期信号が、マイクロコンピュータが出力した分割比に
従う基準クロックの周波数の分割により得られたビット
時間の所望の値に対応する周期を有する読取り装置を提
供する。
分割比は、2〜372の範囲である。ここで、値2は、非常
に高速の交換プロトコルに対応するが、値372は、ISO78
16-3規格によって規定される最低速度のプロトコルに対
応するのではなく、最も使用されるプロトコルである。
好ましくは、分割器は、少なくとも比2、31および372で
分割を実施する。
に、非常に高いビット速度で作動することができるチッ
プカード読取り装置を得ることができ、この読取り装置
は、マイクロコンピュータの2方向パラレルポートに接
続される場合もある。このポートを通じて、通信できる
のは交換されたデータだけではなく、いくつかの制御信
号、特にバッファメモリの制御信号、ならびに、ビット
時間の値を定める分割比を表すディジタルデータ要素も
ある。
ものと同時に他のタスクを実施している場合でも、チッ
プカードに含まれるデータ要素の収集を可能にするため
に、極端に高速である必要はない。読取り装置の動作
は、マイクロコンピュータの速度とは無関係である。バ
ッファメモリによって、読取り装置は、マイクロコンピ
ュータとは独立して作動することができる。そのため
に、マイクロコンピュータは、カードからのデータを失
うことなく、数種のタスクを同時に実施することができ
る。さらに、このバッファメモリによって、様々なオペ
レーションシステム(ウィンドウズ95、ウィンドウズN
T、ウィンドウズ3.11、DOS等)での読取り装置の使用が
可能になる。
備えたバッファメモリの主な利点は、これによって、読
取り装置が、カードとの様々な通信プロトコルを受入れ
可能になり、これらの通信プロトコルにおいて、ビット
時間の値が、特に2〜372のクロック周期の範囲で変化し
得ることである。
は、すでに提案されているが、これらはISO7816-3規格
によって設計された最低速度で作動しなければならず、
しかも、マイクロコンピュータが、カードから読取り装
置に伝送された情報部分を一切失うことなく読取りがで
きるように、マイクロコンピュータは、このプロトコル
に合わせて調整しなければならなかった。
説明から、本発明の特徴および利点がさらに明らかにな
るであろう。
参照番号10によって示される。これは、2方向パラレル
バス14によってマイクロコンピュータ12に接続される。
データ交換の目的のために、カード16を読取り装置10に
挿入することができ、このデータ交換はマイクロコンピ
ュータによって制御される。カード16とチップと間のリ
ンクは、通常、カードと読取り装置との接点によって行
うことができるが、データそのものは、この交換を目的
とする接点(I/O)で、シリアルリンクによって交換さ
れる。読取り装置とカード間のその他の接続接点は、電
源(VCC)、アース(GND)、読取り装置がカードに送る
クロック(CLK)、ならびにカード用に向けたその他の
制御信号、例えば、リセット信号(RST)、例えば、交
換が、読取り交換、あるいは、カードへの書込み交換の
いずれかを定めることができる読取り装置への内部制御
信号(CTRL)等に対応する。その他の信号は、使用する
カードのタイプ、および用途に応じて作成することがで
きる(全部で6〜8個の接点が、カードの動作のために
用意されている)。
示す。
ロコンピュータ、ならびに、読取り装置の内部回路の両
方に2方向パラレル通信バスによって接続されるコネク
タ20を通じて実施される。このバス21は、カードとマイ
クロコンピュータ間で交換すべきデータ要素を通信し、
また、読取り装置を操作するのに使用される制御信号も
運搬する。特に、後に説明するように、読取り装置に
は、読取り装置とカード間の通信プロトコルの変更を行
うことのできるマイクロプロセッサがないため、この通
信プロトコルの変更を可能にする信号も通信する。最後
に、バス21は、2方向動作を制御する状態信号を伝送す
る。
した制御信号は、読取り装置の様々な回路で使用され
る。参照番号22は、これら各種制御信号を使用し、カー
ドとの通信を操作する読取り装置の回路のほとんどをま
とめて示している(例えば、マイクロコンピュータが与
える指令に基づき、RSTおよびCTRL接点に向けられる信
号の発生、接点CLKに向けられるカードに対してクロッ
ク信号の伝送を可能にする信号CLK-ENの発生、カードへ
の電源電圧の伝送を許可する信号VCC-ENの発生)。
取り装置がマイクロコンピュータに送った信号も見いだ
すことができ、このようにして、読取り装置の内部状態
についての情報をマイクロコンピュータに提供する。こ
れらの信号は、バス21に接続された状態レジスタ24にお
いて、マイクロコンピュータが読取ることができる。状
態レジスタ24からの情報のいくつかは、バス21の特定の
コンダクタを通じて移動することができる。この特定の
コンダクタは、データコンダクタそのものとは異なるコ
ンダクタで、例えば、交換が正常に行われているかどう
かを示す全体情報ビットの供給のために備えておくこと
ができる。状態レジスタに含まれるさらに詳細な情報
は、データ要素用に備えられたコンダクタを通じて移動
し、マイクロコンピュータによるレジスタ24の呼びかけ
信号にのみ基づいて与えられる。
に、後述するように、読取り装置におけるカードの存在
に関する情報、バッファメモリにおけるデータの存在に
関する情報、ならびに、伝送エラー(交換データのパリ
ティ・エラーまたは停止エラー)に関する情報が含まれ
る。
挿入によって作動する単純なスイッチであるカード存在
検知器26は、信号CARD-INを状態レジスタに送って、カ
ードの存在を知らせる。
要素の交換のために、後に詳しく説明する下記の主要操
作が、読取り装置によって実施される:データメモリ中
へのパラレル形式でのデータの一時記憶;カードが用い
ている論理規則の検出と使用;チップカードに書込まれ
たデータのためのパラレル−シリアル変換、およびカー
ドで読取られたデータのためのパラレル−シリアル変
換。
取り装置の単一I/O接点を通じて、2方向シリアルリン
クによって行われる。2方向バッファ増幅器28は、2線
/1線コンバータとも呼ばれ、読取り装置に入るデータ
と、そこから出るデータの分離を行う。カードでシリア
ルに読取られるデータは、I/O接点からバッファ増幅器2
8に移動し、読取り装置の入力データチャネルを通じて
送られる。これは、入力チャネル上の増幅器28の下流側
に配置されたパラレル−シリアルコンバータ30において
パラレルデータに変換される。後に説明するように、シ
リアル−パラレルコンバータは、「ビット時間」と呼ば
れる標本化周期で、読取ったデータ要素を標本化する。
ビット時間は、明らかに、カードによるシリアルデータ
伝送の周期に対応しなければならない。この時間は、接
点CLKによってカードに伝送された読取り装置の内部基
準クロックの周期の倍数である。
は、バス21上のパラレル状態のカードによって与えられ
る連続データ要素を出力する。カードが与えたデータ要
素がN個(一般に12)のビットを有する場合には、デー
タは、Nビット時間の終了時点で、コンバータ30の出力
において得ることができる。典型的には、カードが与え
たデータ要素は、1つの出力ビット(「開始」ビット)
が先行し、1つのパリティ・ビットと2つの停止ビット
が続く8つの有効ビットを持つ。これについては、チッ
プカードシステム用の規格(特にISO7816-3規格)に詳
しく指定されているため、これ以上詳しく述べる必要は
ない。実際、パリティ・ビットまたは停止ビットにエラ
ーがあった場合、これは、送信が不完全であり、有効な
データ要素が間違っている可能性があることを意味す
る。パリティ・エラーの場合には、カードによるデータ
の再送信を実施する必要があり、マイクロコンピュータ
の干渉なしに、このエラー検出、ならびに、それに続か
なければならない再送信を直接管理するのは読取り装置
である。停止エラーの場合には、カードに再送信要求は
送られないが、状態レジスタ24によって、マイクロコン
ピュータにエラー情報が通信される。
有効データを伝送するパラレルバス21に接続されたブロ
ックとして図2に示した。しかし、パリティ・エラー検
出回路は、増幅器28から来るシリアルデータで直接作動
することができ、すなわち、回路32は、直接−パラレル
コンバータ30の上流側に接続されることが理解される。
この検出回路32は、受信した有効データの8ビットに対
応するパリティ・ビットを計算する。この回路は、計算
結果を、カードから受信したデータ要素の10番目のビッ
トと比較する。というのは、この第10ビットは、カード
によって計算され、送られたパリティ・ビットだからで
ある。回路32は、これら二つのビット間に同一性がない
場合に、エラー信号を送り、データ再送信要求の回路34
による送信を制御する。規格によれば、カードは、この
種の指令を受信してもよく、前記と同じデータ要素を再
送信する、すなわち、カードは、以前のデータ要素を取
出したメモリアドレスを増加しないと規定されている。
さらに、パリティ・エラーは状態レジスタ24に報告され
る。
置の内部回路であって、再送信操作は、マイクロコンピ
ュータによって管理されないが、読取り装置は、この状
態を管理するためのマイクロプロセッサをまったく備え
ていないことに留意すべきである。従って、回路34は、
カードによって再送信要求として解釈されるパラレルデ
ータ要素を自動的に送るためのワイヤード(配線)レジ
スタである。
タの11番目および12番目のビットが、期待値(例えば、
2つの停止ビットは1)に等しいことを確認し、等しく
なかった場合には、エラー情報要素を状態レジスタ24に
向けて送る。このエラー情報要素は、マイクロコンピュ
ータに送られる。
カードが送るデータ要素をコード化するためにカードが
使用する高・低ポテンシャル状態の意味を解明する目的
で使用される。従って、論理規則は、高ポテンシャル状
態が論理1または0のいずれを表すかを指定する。
固有であり、カードから受取ったデータ要素を解釈する
ためには、読取り装置が、この規則を識別できなくては
ならない。規則は、カードを読取り装置中で作動させた
とき、カード自体によって示されるが、これは次のよう
にして行われる:読取り装置がリセット信号に対する返
答要求をカードに送り、リセット信号に対してカードは
使用するプロトコルに関する情報を与えるために応答し
なければならない。カードが、規則を含む返答を送り、
読取り装置が、その規則を検出する。さらに具体的に
は、マイクロコンピュータの指令に応じて読取り装置の
回路22および24が送ったリセット信号は、接点VCCおよ
びGND間の電源電圧の送信、次にクロック信号CLKの送
信、ならびに、デフォルトで高レベルにあった接点RST
の状態変化で構成されるものでもよい。これがリセット
命令であり、ISO7816規格に従うあらゆるチップカード
の動作プロトコルは、カードに、データの一部の送信に
よる応答(これが「リセットに対する返答」である)を
強制する。カードによって送り返されたデータは、カー
ドの種類およびその読取り装置との通信に関する8つの
有効情報ビットを有する。これら8つのビットのうち、
第4ビットが、カードによって使用される順または逆規
則を定める。回路38は、この第4ビットを観察し、有効
データをそのままマイクロコンピュータに通すか、ある
いは、それを逆転させる。
ー検出回路の場合と同様に、規則検出回路38は、パラレ
ルバス21に接続した状態で図示したが、シリアル/パラ
レルコンバータ30の上流側に接続することもできる。こ
の場合には、これを同期およびビット時間カウント回路
によって制御し、リセットに対する返答における第4有
効データビットを直接識別できるようにしなければなら
ない。次に、シリアル/パラレルコンバータ30を直接制
御して、逆規則の場合には、逆転データを与えるように
する。回路32および36は、シリアル/パラレルコンバー
タの上流側に配置させ、このコンバータが、カードが送
信した12ビットではなく、バス21上のカードのデータ要
素の8つの有効ビットのみを与えるようにしなければな
らない。
る必要があることを示すと同時に、カードへの書込み過
程も、無論この規則を考慮にいれる必要があることを示
すことに留意されたい。カード書込み規則の管理のため
の回路40は、回路38によって与えられた指示、あるい
は、状態レジスタ24が検出された規則を含む場合には、
このレジスタ24によって与えらえた指示に応じて、この
変換を実施する。
ラレルに配置され、検出回路32および36によって確認さ
れるが、直ちにバッファメモリ42中に転送される。転送
速度は、読取り装置とカード間の伝送プロトコルによっ
て命令された速度である。カードから受取った情報の実
時間標本化を実施するのに、マイクロコンピュータの能
力に頼ることはない。読取り装置とカード間の交換は、
非常に高速で行うことができ、バッファメモリ中のデー
タは、マイクロコンピュータによって、別のタスクを実
施中に、低速で読み取ることができる。データをメモリ
とカード間に転送しなければならない場合には、メモリ
42の動作は、ビット時間同期信号(これについては、後
に述べる)の速度でシーケンサによって制御される。図
2では、このシーケンサは、メモリ42の一部を成すと考
えられている。しかし、メモリとマイクロコンピュータ
間のデータ転送は、マイクロコンピュータの速度で、マ
イクロコンピュータ自体によって制御される。従って、
データの読取りおよび書込みの両方で、2つの交換の間
に非同期性が生じる。
とができるデータ部分は、カードで読取ったデータ同じ
バス21を介して移動し、バッファメモリ42に記憶され
る。
タ部分は、すでに説明したように、規則管理回路40を通
過する。次に、これらは、パリティ管理回路44中に入
り、この回路44が、8つの有効データビットの個々の値
に応じてパリティ値を計算し、このパリティ値を第10位
のビットに割り当てる(カードに包括的に送信されたデ
ータは、所与の順序で下記を含む:1つの開始ビット8
つの有効ビット、1つのパリティ・ビットと2つの停止
ビットことを思い出されたい)。
アル変換後を含む送信中のあらゆる時点で導入すること
ができる。これらは、マイクロコンピュータによって与
えてもよい。
データは、次に、パラレル−シリアルコンバータ46を通
過する。ここから、データは2方向バッファ増幅器28に
送られ、この増幅器28が、チップカードに接続されたI/
C接点にデータを与える。
接点CLKでカードに与えられる基準クロック48によっ
て、第2に、後に説明するように、ビット時間同期信号
によって実施される。この同期信号の周期は、基準クロ
ック周期の倍数であり、増倍率は可変的で、マイクロコ
ンピュータによって直接決定される。クロックの周波数
は、例えば、5MHzでよい。
波数分割器50に与えられ、分割器50は、その出力で、マ
イクロコンピュータが与えたディジタル信号SEL-VALに
より定められる数によって分割される周波数を与える。
この信号SEL-VALは、分割比を直接表すか、あるいは、
予め定めたいくつかの比のうちの一つを特定するコード
を表すかのいずれかである。いずれの場合でも、信号SE
L-VALは、制御可能な分割比を伴う分割器の制御信号を
構成する。
信号である。この信号は、同期信号の作成回路52中で整
形・カウントされ、周期が所望のビット時間を表し、そ
のカウントが、データ送信の開始から受け取ったビット
の順位を表す同期信号を提供する。同期信号が、互いに
ずれている場合もある:例えば、カード中の書込みチャ
ネルに使用される信号は、読取りチャネルに使用される
信号に対して若干ずれる可能性がある。
ドからまたはカードへのデータ伝送と同期して行われる
ように、パラレル−シリアルおよびシリアル−パラレル
コンバータを操作するために使用される。コンバータ用
の信号は、周期がビット時間に等しい信号だけではな
く、カードと読取り装置間で伝送されるデータ部分が12
ビットを含む場合には、12までのビット時間をカウント
する信号も含まれる。各種有効信号を与えるのは、同期
およびカウント回路52である。
し、クロック周波数の特定倍数でビット時間を設定する
プロトコルと共に作動する。デフォルトでは、ビット時
間は、372クロック・サイクルに等しいが、これより高
速のプロトコル(31サイクルで)が現在作成中であり、
超高速(2ビット)プロトコルが開発されるのも夢では
ない。マイクロコンピュータは、値SEL-VALを与えて、
カードのビット時間に対応するビット時間を読取り装置
に課す。同期信号、あるいは、読取り装置が作成する信
号は、さらに、読取り装置の内部回路だけではなく、通
信ポートにこの目的で備えられたコンダクタでマイクロ
コンピュータにも伝送することができる。
ば、自動再送信要求回路34にも与えられる。実際に、こ
の回路は、プロトコルに対応するビット時間を有し、再
送信の順序を表す一連のビットを生成しなければならな
い。
トで372クロック周期の長いビット時間を伴うプロトコ
ルを課すことによって、マイクロコンピュータが、カー
ドのプロトコルを検出し、読取り装置に、後の交換で使
用することになるビット時間を課す前に、前記のビット
時間で送られたリセットに対する返答を標本化できるよ
うにすることに留意されたい。
入力における揮発性状態レジスタに記憶されている。
回路(特に、読取り装置の操作を実施する制御信号を作
成する回路22内)が、操作の設定中(またはカード設定
に対する返答後)に、マイクロコンピュータによって直
接ロードされるランダムアクセスメモリレジスタを含ん
でもよいことである。特に信号SEL-VALは、このタイプ
のレジスタにロードされ、交換操作の間、マイクロコン
ピュータによって送られる次のビット時間変更指令の受
信まで保存される。
該略図である。
である。
Claims (5)
- 【請求項1】 カードとマイクロコンピュータ間のデー
タ交換を行うために、マイクロコンピュータの制御下
で、マイクロプロセッサなしで作動し、マイクロコンピ
ュータによる読取り中に、カード中で読取られたデータ
要素の一時的保存が可能なデータバッファメモリを備え
るチップカード読取り装置であって、 マイクロコンピュータの出力バスからディジタル制御信
号を受信することができるディジタル方式でプログラム
可能な周波数分割器を備え、このディジタル制御信号
が、所望の分割比を表し、周波数分割器が、読取り装置
で形成された基準クロック信号を受信すると共に、カー
ドと読取り装置間のデータ交換のための同期信号を与
え、この同期信号は、マイクロコンピュータによって与
えられた分割比に応じた基準クロックの周波数分割によ
って得られたビット時間の所望値に対応する周期を有す
ることを特徴とするチップカード読取り装置。 - 【請求項2】 周期が所望のビット時間を表し、カウン
ト数が、データ送信の開始から始まるビットの順位を表
す同期信号を供給する同期信号の形成回路を備え、この
回路が、読取り装置の少なくともシリアル−パラレルお
よびパラレル−シリアル変換回路を制御する請求項1に
記載のカード読取り装置。 - 【請求項3】 前記同期信号の形成回路が、前記バッフ
ァメモリを制御する請求項2に記載のカード読取り装
置。 - 【請求項4】 前記周波数分割器が、2〜372の分割比を
与えるようにプログラム可能である請求項1〜3のいず
れか一項に記載のカード読取り装置。 - 【請求項5】 周波数分割器が、少なくとも分割比2、3
1および372を与えるようにプログラム可能である請求項
1〜4のいずれか一項に記載のカード読取り装置。
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