JP4787841B2 - 接点を有しおよびまたは接点のないチップカードをプログラミングするための電子モジュール - Google Patents

Description

本発明は、少なくとも一つのカードタイプデータキャリアからデータを読み出すおよびまたはデータを書き込む電子モジュールに関し、特に、データを受信およびまたは送信するためにカードタイプデータキャリアに接続され得る少なくとも一つのインタフェースを制御するための制御ユニットを備える電子モジュールに関する。

種々の分野での数々の進歩により、カードタイプデータキャリアはより一層の重要性を獲得している。特に、集積回路（チップ）を備える、いわゆるスマートカードは、例えば磁気カードに比べて大幅に多くの情報を記憶することが出来るため、多くの異なる応用分野で用いられている。クレジットカードおよびデビットカードの分野では、スマートカードは、カードで行われる決済の安全性の大幅な向上を容易するため、より一層利用されるようになっている。加えて、スマートカードに基づくボーナスプログラムが、小売業および他の企業によってかつて無いほど用いられており、種々のオンライン決済に伴う個人データ誤用に関する認識の高まりが、ＰＣ環境でのスマートカードへのさらなる需要を引き起こしている。いわゆるＳＩＭカード（ＳＩＭ＝Subscriber Identity Module、サブスクライバアイデンティティモジュール）のように、このタイプのカードベースのデータキャリアは、電気通信端末装置の分野でも一般的になってきている。

さらに、チップカードでの主な差別化できる特徴は、そのカードが、接点有りタイプか、接点無しタイプかということである。接点を有するタイプでは、エネルギと情報の転送は、接点装置を介して行われる、この例は、現在、電話やマネーカードに用いられている。これとは対照的に、接点無しカードのタイプでは、エネルギと情報の転送は、誘導または容量結合を用いて、または放射結合を用いて行われる。

エネルギと情報の転送については、混合した形態を示すチップカードもある。例えば、エネルギは誘導的に転送される一方、情報転送は放射エネルギを用いて行われる。チップカードはまた、両方のタイプのカップリング、コンタクトの有無に対しても設計され得る。

これらのタイプのチップカードの製造およびプログラミング中に、データはチップカードまたはその準備段階、例えばチップモジュールに書き込まれなければならず、製造プロセス中および顧客への出荷前に試験目的で再度読み出される。特にこれらのタイプのチップカードおよびチップモジュールの製造中に、チップモジュールとのデータ交換に用いられる通信プロトコルがカードのタイプに応じてしばしば変わり得るという問題が生じる。

例えば、異なるクロック周波数、異なる電圧値およびプロトコルタイプのような異なる信号の設定があり得るに違いない。

通常、データは、スマートカードの集積回路からいわゆるカードリーダを用いて書き込み、読み出しされる。いくつかの公知の方法を用いて、信号転送のクロック周波数は、特定のチップカードの要求に従い変更し得る。特許文献１より、例えば、マイクロプロセッサから供給されるシステムクロックは、デジタルプログラマブル分周器を用いて適切に変更され得ることが知られている。さらに、所要のクロック周波数に応じて作動する多くの発振器をカードリーダに備え得る（例えば、特許文献２参照）。特許文献３より、システムクロックを提供するため第一および第二の発振器がスイッチを用いて選択されるスマートカードリーダも知られている。

さらにまた、公知のカードリーダは、ＲＳ２３２／ＲＳ４８５インタフェースまたはＵＳＢインタフェースを用いてより高いレベルのコンピュータに接続される。ここでは、各々の場合においては、異なる通信プロトコルのために専用プルグラムが用いられている。

したがって、カードタイプデータキャリアとのデータ通信が、特に効果的に、柔軟にかつ高速に実行し得る、普遍的に適用可能な電子モジュールの提供への要求がある。
欧州特許第０８８９４２９号明細書 米国特許出願公開第２００３／００２４９８４号明細書 米国特許第６，１３８，０２９号明細書

この目的は、請求項１記載の電子モジュールおよび請求項２１記載の方法により解決される。

本発明による解決手法は、いわゆる組み込みＰＣ全体を、標準データバスを介し適切に構成可能なインタフェースに接続するという思想に基づく。ここで、組み込みＰＣとは、コンピュータシステムであって、技術システムの集積（組み込み）構成要素部分として設計されたものを指し、一般的にプラグインモジュールとして実現される。

産業応用に広く普及している組み込みＰＣは、広範囲の機能性をもつ既製のハードウエア部品として購入し得て、かつユーザ固有のソフトウエアとともにユーザにより装備され得るという利点をもつ。この点において、プログラミングは一般に利用可能なより高いレベルのプログラミング言語で実施され得て、よって所有システムの慣熟は必要とされない。

本発明の電子モジュールへの組み込みＰＣの使用は、データバスを介し通信を行うチップカードのインタフェース、および、例えば拡張データバスを有し得るかイーサネットのようなネットワーク互換のインタフェースを用いてインターネットへのアクセスを提供し得る任意のより高いレベルのコンピュータとの通信を行うチップカードのインタフェース、への可能性を開拓する。同時に、組み込みＰＣの使用は、比較的複雑な暗号化タスクをも追加のコンピュータ無しに、むしろ本発明のモジュールの排他的な制御下で実行し得るという利点をも提供する。

組み込みＰＣの使用により、任意のより高いレベルの制御コンピュータのための変更はされる必要がなく、かつ本発明のモジュールが標準周辺機器と同様制御され得ることが保障されている。

標準データバス、例えば、いわゆるＰＣＩ（Peripheral Component Interconect：周辺機器間接続）バスを用いたことにより、全ての設定およびデータ転送は単純かつ高速なメモリアクセスにより実行され得る。クリティカルタイム制御は、インタフェースのディジタル回路で実行され得て、よってソフトウエアは、有利な意味で負担から大いに軽減され得る。

その定義から、組み込みＰＣは労力無く交換し得るモジュラ部品である。したがって、実行能力や所要メモリ素子の利用可能メモリサイズをも、簡単に、例えば標準ＳＯ−ＤＩＭＭ部品として実現されている組み込み基板やメモリモジュールを置き換えることで変更することが可能である。モジュールの実行能力は、このように簡単なプラグアンドプレイ方式で向上され得る。

本発明に係る電子モジュールにより、広範な通信プロトコルをサポートするチップカードとのデータ通信を行うことが可能である。このことは、あまりコストの高くない装置を用いる多様なほとんどの応用に向けてカードがチェック、プログラムされようとする際に特に重要である。

好ましい実施の形態によれば、チップカードへのインタフェースは、異なるタイプのプロトコルに対して必要な構成要素部品をそれぞれ備える二つのインタフェースユニットに細分化されている。もちろん、本発明はこれら二つのインタフェースユニットに制限されるものではなく、二つより多いユニットも提供され得る。

有利な実施の形態によれば、第一のインタフェースユニットは、非同期シリアルプロトコルのための自動バイト毎データ転送を用いたシリアルインタフェースで形成される。第二のインタフェースユニットは、同期プロトコルまたはカスタムプロトコルのための半自動波形生成器を備える。両方のインタフェースユニットは、データバスを介し直接アドレス指定される。組み込みＰＣは、特定のチップカードに必要とされるインタフェースユニットを選択し、このインタフェースユニットを介し通信を実行する。ここで、この選択は、チップカードの入力呼びかけ（interrogation）に基づき、またはユーザによって選択されるプレセットオプションによって、行われ得る。

さらなる有利な実施の形態によれば、第一のインタフェースは、個々のインタフェースユニットに所望の機能がとりわけ効果的に実現されているいわゆるフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を備える。この点で、ＦＰＧＡは、通常、開発労力が低く、変更された要求に対する適応が素早く容易に行われ得るという利点を提供する。とりわけ、ＦＰＧＡにより、プログラマブルメモリ素子（ＰＲＯＭ）が問題なく置き換えられ得るので、容易なハードウエアアップグレードを促進する。

さらなる有利な実施の形態によれば、二つの第一のインタフェースが備えられ、その両方が異なったインタフェースユニットを介しチップカードと通信する可能性を提供する。このように、本発明に係る電子モジュールは、一より多くのチップカードを同時にプログラムまたは読み出しし得る。本発明の組み込みＰＣ、およびインタフェースとの通信のためのデータバスを使用することは、チップカードの真の並列処理が可能であるので、実際に利益を生み出すようになる。

さらなる有利な実施の形態によれば、第一のインタフェースは分離した接触ヘッドの接続のためのプラグインインタフェース回路を備える。このタイプの接触ヘッドは、外部からアクセス可能なチップカード上の接点に電気的な接触を提供する。この点から、接触ヘッドは、例えばテスト目的で、チップカードにまだ完全に組み込まれていないチップモジュールへの接触に適するようにも制御され得る。あるいは、このタイプの接触ヘッドは、チップカードへの非接触接続をも提供する。

さらなる有利な実施の形態によれば、少なくとも一つの接触ヘッド、以下で内部ヘッドと呼ばれている接触ヘッドが、本発明に係る電子モジュールに直接配置される。例えばプラグインスロットを用いてチップカードにアクセス可能であるこの接触ヘッドは、別のこの種のチップカードに記憶され得るアクセス権や暗号鍵が、例えば外部データベースと電子モジュールとの間で暗号化要素が転送される必要無しに、呼び出し取り出され（interrogated）得るという利点を提供する。複号化は直接、電子モジュール自体で行われ得るので、もし存在すれば、より高いレベルの制御ＰＣはこの種のタスクから大いに負担が軽減される。

ある特定のタイプのチップカードへのカードリーダまたは書き込み装置の適合において重大な困難点は、時に、異なるクロック周波数が必要とされることである。本発明のさらなる有利な実施の形態によれば、所望のシステムクロックは、位相同期制御ループ（いわゆる位相同期ループ、ＰＬＬ）を用いて設定され、位相同期制御ループは、位相同期制御ループの帰還経路に配置された帰還分周器を有する。

本発明によれば、この帰還分周器の分周比は、データバスを介し送られたコマンドを用いて要求に対して調整され得る。ＰＬＬ回路の帰還分周器が、インタフェースをも実現するＦＰＧＡに配置されている場合には、分周器の分周比は、データバスを介し書き込み得るレジスタにより定義され得る。このことは、プロセッサ自体のクロック周波数を変える必要無しに、異なるタイミング設定を容易にする。加えて、このようにして、単純なメモリアクセスを介しグリッチ無しで周波数を選択し得る。最後に、この装置は、高精度でかつ広い周波数範囲での正確な周波数動作を容易にする。

さらにまた、クロック周波数調整の柔軟性を向上させるため、ＰＬＬ回路の出力周波数は、再度、データバスを介しアドレス指定され得るさらなる分周器によって再分周され得る。ここで、この後置分周（post-division）の選択は、最も遅い周波数に同期して行われるべきである。そして、第一のインタフェースの全ての回路は、生成された周波数で動作される。

本発明のより良い理解のために、以下の図面に示される実施の形態を用いて本発明がより詳細に説明される。ここで、種々の記述された実施の形態において、同一部分には、同一参照記号および同一部品記号表示が与えられ、ここで、完全な記述が含まれた開示は、同一参照記号および同一部品記号表示を持つ同一部分に、論理的に書き換えされ得る。さらに、図解され、記述される、異なる実施の形態からのいくつかの特性また特性の組み合わせは、独立な、発明的な解決手段や本発明の解決手段をも示し得る。

本発明の基本原理を、図１を参照してより詳細に説明する。本発明の電子モジュール１００は、データ記憶および考え得るデータ処理のための少なくとも一つの集積回路１０３（チップ）を備えるチップカード１０２との通信に用いられる。チップカードは、チェックカードフォーマットのいわゆるスマートカードかメディアカード、同様により小型のいわゆるＳＩＭカードであり得る。

さらに、本発明は、完成した、組み立てられたチップカードというよりむしろ、例えばエンドレスベルト上に存在するチップモジュールのように、組立の不完全な初期段階にある集積回路１０３との通信が行われようとするテスト装置に非常に有利に用いられ得る。

さらに、以下に示される実施の形態は、主に接点を持つチップカードとの通信に関する。もちろん、本発明の実施の形態は、無線通信の形態にも用いられ得る。

図１に示すように、電気接点１０４を有するチップカードの場合、チップカード１０２は第一のインタフェース１０６に接続されている。接点の割り当てとその対応する信号は、例えばＩＳＯ７８１６に仕様が定められているように設計され得る。しかしながら、本発明における原理は、接点を有さないチップカードの場合にも用いられ得ることは明らかである。

例えばチップカード生産におけるチップカードテストのための装置にインストールされた、または、エンドユーザへの出荷前のチップカードのプログラミングに用いられ得るモジュール１００は、第一のインタフェース１０６を介し、チップカード１０２と通信する。本発明によれば、電子モジュール１００は、データバス１１０を介し第一のインタフェースに接続されている組み込みＰＣ１０８を備える。組み込みＰＣは完全にバス互換であり、かつ非常に高い機能性を有しているので、第一のインタフェースの通信プロトコルは非常に柔軟に処理され得る。

組み込みＰＣモジュール１０８として、例えば、プラグインＥＸＴカードが考慮され得る。ここで、略語「ＥＴＸ」とは「Embedded Technology eXtended」の意味であり、ケーブルとコネクタが大幅に省略された、いわゆる組み込みシステムの開発のためのフォームファクタを示す。ＥＴＸ−ＰＣは、比較的小さな寸法（１１４ｍｍ×９５ｍｍ、最大厚１２ｍｍ）で特徴付けられる。しかしながら、いかなる他のカードフォーマットも使用し得る。図２は、組み込みＰＣ１０８が、通常、ＣＰＵモジュール１１２と、種々のメモリ１１４、１１６と、ＰＣＩバスインタフェースおよびイーサーネットインタフェースといった異なるインタフェース１１５とを備えているタイプの装置を模式的に示している。問題の無いアップグレードのために、一つ以上のメモリ１１４、１１６はＳＯ−ＤＩＭＭフォーマットを持ったプラグイン設計であり得る。

図３は、大きく模式化した図解方法により、チップカード製造中に高スループット率でカードをプログラミングするのに有利であり得る、本発明の、および考え得る実施の形態の電子モジュール１００のブロック図を示している。

図３に示された実施の形態によれば、本発明の電子モジュール１００は、そのそれぞれが、チップカードとの電気的接触のために、プラグインインタフェース回路１１８、１２０を介し接触ヘッド１２２、１２１に接続された、計二つの第一のインタフェース１０６、１０７を備える。この構成において、接触ヘッド１２２は内部ヘッドである。すなわちモジュール１００の回路基板に直接搭載され、プラグインスロットを介しチップカード１０２に外部よりアクセス可能である。以下、より精密に説明するように、この内部ヘッド１２２は、アクセス権や暗号鍵を収容しているカードとの通信のために必要とされる。

インタフェース１０６の各々は、主要なインタフェース部品を含むフィールドプログラマブルゲートアレイ（ＦＰＧＡ）１２４を収容している。

各々のＦＰＧＡ１２４は自身のＰＣＩバスインタフェースを有し、各々の場合、独立なプラグインインタフェース回路１１８、１２０を制御する。インタフェース回路１１８は、チップカード１０２上の集積回路、またはケーシングに収容されていないモジュールと接触ヘッドを介し通信する。接触ヘッド１２１は、いわゆるアクティブヘッドまたはパッシブヘッドであり、すなわち、チップカードへの電気接触のためだけに用いられるかまたは信号調節をもする。信号調節を含んでいるアクティブヘッドは、調節された信号が、より容易にかつより少ない擾乱で電子モジュールに渡され得るという利点を有する。このことは、フィーダケーブル１２６が比較的長い場合に特に有利である。

有利な実施の形態では、インタフェース回路１１８、１２０は、電子モジュールの回路基板１２８にモジュラ的に差し込まれ得る。このようにして、異なる外部ヘッド１２１への適応が問題なく可能である。この実施の形態によれば、二つの第一のインタフェース１０６、１０７は、インタフェース１０７が内部カードリーダをも制御し得る点で異なる。この装置を用いることで、例えば、データベースと回路基板１２８との間で暗号化要素が転送される必要無しに、アクセス権や暗号鍵を呼び出し取り出し（interrogate）可能である。復号化は直接、回路基板１２８自体で行われ得るので、より高いレベルの制御ＰＣが存在する場合はその負担を軽減する。実際の制御は、ＰＣＩバス１１０を介し二つのインタフェース１０６および１０７に接続された組み込みＰＣ１０８を介し行われる。

任意に、組み込みＰＣは、例えばデータベースがローカライズされているより高いレベルのコンピュータとイーサネット接続１３２を介し接触し得る。しかし、例えば、もし組み込みＰＣ１０８の機能性で十分足りる単純なテストタスクのみを実行する場合は、より高いレベルのコントローラ１３０は用いられなくて良い。加えて、インタラプト信号が、ＦＰＧＡ１２４から組み込みＰＣ１０８へＰＣＩバス１１０を介し転送され得る。

ＦＰＧＡ１２４の考え得る有利な実施の形態が、以下、図４を参照して記述される。図４に見られるように、二つの異なるインタフェースユニット１３４、１３６がこれらＦＰＧＡ１２４それぞれに含まれている。二つのユニット１３４、１３６の一つが、プログラムされようとするチップカードの所望通信プロトコルに応じてＰＣＩバス１１０を介し選択され得る。ここで、この選択は、チップカードの入力呼びかけ（interrogation）に基づいて、またはユーザによりなされるプレセット調整を介して自動的に行われ得る。加えて、インタフェースユニット１３４、１３６を介する通信に加えて、ＰＣＩバス１１０と信号線ドライバとの間に双方向矢印１６０で記号化して示されているように、接触ピンはＰＣＩバス１１０を介し直接アクセスされ得る。

両方のインタフェースユニット１３４、１３６とともに、時間およびクロック制御は、位相同期制御ループ、いわゆる位相同期ループ（ＰＬＬ）回路１３８を介し行われる。ＰＬＬ回路１３８の助けを得て、簡単な方法で調整可能なシステムクロックを得るために、いわゆる帰還分周器、すなわち、位相同期制御ループの帰還経路に配置された帰還分周器が、ＦＰＧＡ１２４内に実現されている。

分周器１４０の分周比は、ＰＣＩバス１１０を介し書き込みされ得るレジスタにより規定されている。ＰＬＬ回路１３８により供給される出力周波数は、代替的には、後置分周器（post-divider）１４２によって再度分周され得る。後置分周器の分周比は、本発明によれば、同様にＰＣＩバス１１０を用いて設定される。後置分周の選択は、最も遅い周波数に同期して行われる。ＦＰＧＡインタフェース１２４の全ての回路は、このようにして生成された周波数で動作され得る。このことは、組み込みＰＣのプロセッサの周波数を変える必要無しに、特定のチップカードの要求に依存する異なるタイミング設定を容易にする。加えて、所望周波数は単純なメモリアクセスを介しグリッチ無しで選択し得て、かつ周波数は広い範囲にわたって高い分解能で正確に規定され得る。

インタフェースユニット１３４、１３６の機能原理を、図４を参照してより詳細に説明する。第一のインタフェースユニット１３４は、チップカードとの通信に、いわゆるプロセッサモードで用いられる。インタフェースユニット１３４は、非同期シリアル転送のための自動、バイト毎転送からなり、その仕様、すなわち、例えば、ハイポテンシャルまたはロウポテンシャルが論理的なものとして解釈されるかの定義、ビット方向（ＭＳＢかＬＳＢ優先）、パリティ、スタートおよび停止ビットの数およびレベル、データビットの数などが、より高いレベルのソフトウエアによって管理される。組み込みＰＣ１０８に保存され得るソフトウエアは、データを準備し、それをバイト毎にインタフェース１０６に送る。インタフェース１０６または１０７は、データを独立にチップカード１０２に送り、エラー無し転送を確認する。加えて、インタフェースユニット１３４は、最小待ち時間との一致を監視する。転送の終了、およびまたは最小待ち時間の後、組み込みＰＣ１０８は、インタラプト信号１４４で知らされる。インタフェースコントローラ１４９は、インタフェースユニットで直接制御されるすべてのタスクのために設けられている。

インタフェースユニットは、チップカードから送られたデータを独立に受信し、組み込みＰＣ１０８に受信データが取り出し得ることを知らせる。受信データは受信レジスタ１４６に保存される。クロック信号も、クロックコントローラ１４７を用いてインタフェースユニット１３４から同様に制御される。クロック信号は、グリッチを生じさせること無しに、スタートされ、選択され、停止される。加えて、定義された停止状態も可能である。

第二のインタフェースユニット１３６は、いわゆるメモリモードにあるチップカードとの通信に用いられる。第二のインタフェースユニットは、同期プロトコルまたはカスタムプロトコルのための半自動波形生成器１４８を備える。ここで、準備された信号シーケンスは、ＰＣＩバス１１０を介するバーストアクセスを用いて、デュアルポートランダムアクセスメモリ（ＲＡＭ）１５０に順に入力され、そして波形生成器がスタートされる。波形生成器１４８は、個々のデータレコードがデュアルポートＲＡＭ１５０から取り出され、実行されるように、信号シーケンスを処理する。各々のデータレコードは、出力されようとする信号状態と、待ち時間と、種々のフラグとからなる。まず、信号状態が出力され、フラグに依存して信号線がサンプルされる。そして、待ち時間がパスを許される。この手続きは、データレコード内に設定されたエンドフラグに達するまで繰り返される。そして、波形生成器１４８は出力を終了し、インタラプト信号１４４を介し組み込みＰＣ１０８に知らせる。シーケンス処理中に生じるサンプリングは、第二のデュアルポートＲＡＭ１５２に保存される。これらのサンプリングは、バーストメモリアクセスを介してソフトウエアにより取り出され、評価され得る。

ＦＰＧＡ１２４の典型的な構造が、図５に模式的に示されている。一般に、ＦＰＧＡは自由に構成可能な基本論理モジュールのプールと見做され得る。構成可能な論理ブロック１５４およびこれらの論理ブロック間の接続１５６はユーザにより自由にプログラムされ得る。したがって、一つのＦＰＧＡ上に、ゲート、カウンタ、ＦＩＦＯ、メモリおよびコントローラの多数のディジタル回路を実現することが可能である。外界とのリンクは、図５にまた模式的に示されている入出力ブロック１５８を介し行われる。それらの柔軟性のために、ＦＰＧＡは、上記全ての種々のタスクを実行し得て、またことさら容易に、新しい要求に適応され得る。

本発明のチップカードシステムの原理を示すブロック図 組み込みＰＣの簡単化されたブロック図 本発明に係る電子モジュールの第一の実施の形態を示す図 図３の電子モジュールの抜粋図 ＦＰＧＡの原理を示す簡単化されたブロック図

Claims (28)

1. 少なくとも一つのチップカードからデータを読み出しおよびまたは書き込む電子モジュールであって：
   第一のインタフェースユニットと第二のインタフェースユニットとを備え、データの受信およびまたは送信のために前記チップカードに接続し得る少なくとも一つの第一のインタフェースと；
   前記第一のインタフェースを制御するための制御ユニットと、
   を備え、
   前記第一のインタフェースは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）を備え、
   前記制御ユニットは、バス互換性をもつ組み込みＰＣで構成され、データバスを介し前記第一のインタフェースと通信し、
   前記第一のインタフェースユニットは、前記ＦＰＧＡの一部分であり、第一の通信プロトコルを用いて前記チップカードとデータを交換するように構成され、
   前記第二のインタフェースユニットは、前記ＦＰＧＡの、前記第一のインタフェースユニットとは別の部分であり、少なくとも一つの第二の通信プロトコルを用いて前記チップカードとデータを交換するように構成され、
   前記組み込みＰＣは、前記チップカードに割り当てられたプロトコルのタイプに依存して、データの送信およびまたは受信のための前記第一のインタフェースの少なくとも一つのインタフェースユニットを、前記チップカードの生産、プログラミングまたはテストのために選択するように構成されている、
   電子モジュール。
2. 前記第一の通信プロトコルは非同期プロトコルであり、前記少なくとも一つの第二のプロトコルは同期プロトコルである、
   請求項１記載の電子モジュール。
3. 前記第一のインタフェースユニットは：
   前記チップカードに送信されようとするデータを保存するための送信レジスタと；
   前記チップカードから受信されたデータを保存するための受信レジスタと；
   転送サイクルを制御するためのクロック制御ユニットと；
   非同期データ転送を制御するためのインタフェースコントローラと、
   を備える、
   請求項２記載の電子モジュール。
4. 前記第二のインタフェースユニットは、自由に選択可能なアクセスを有する少なくとも一つのメモリを介し前記データバスに接続された送信信号を生成するための波形生成器を備える、
   請求項２記載の電子モジュール。
5. 前記少なくとも一つの第一のインタフェースは前記チップカードの電気接点の電気接触のための少なくとも一つの接触ヘッドを備える、
   請求項１記載の電子モジュール。
6. 前記少なくとも一つの接触ヘッドは分離外部接触ヘッドモジュールのように構成されている、
   請求項５記載の電子モジュール。
7. 前記少なくとも一つの接触ヘッドは構造的に前記電子モジュール内に一体化されている、
   請求項５記載の電子モジュール。
8. 前記少なくとも一つの第一のインタフェースは前記接触ヘッドとの接続のためのプラグインインタフェース回路を備える、
   請求項５記載の電子モジュール。
9. 前記接触ヘッドは前記チップカードから受信されたデータの信号準備を実行するようにセットアップされている、
   請求項５記載の電子モジュール。
10. 前記接触ヘッドはパッシブ接触ヘッドである、
    請求項５記載の電子モジュール。
11. 前記データバスは周辺機器間接続（ＰＣＩ）バスである、
    請求項１記載の電子モジュール。
12. 前記制御ユニットからの制御信号に依存して調整可能なクロック信号を生成するクロック生成ユニットをさらに備える、
    請求項１記載の電子モジュール。
13. 前記クロック生成ユニットは、
    帰還分周器を有する位相同期制御ループを備え、
    前記帰還分周器は前記位相同期制御ループの帰還経路に配置されており、
    前記帰還分周器の分周比は制御信号に応えて制御し得る、
    請求項１２記載の電子モジュール。
14. 前記帰還分周器はフィールドプログラマブルゲートアレイとして構成されている、
    請求項１３記載の電子モジュール。
15. 前記クロック生成ユニットは第二の分周器を備え、
    前記第二の分周器はクロック信号を生成するために前記位相同期制御ループの出力信号を受信し、その分周比は前記制御ユニットにより設定され得る、
    請求項１３記載の電子モジュール。
16. 前記第二の分周器はフィールドプログラマブルゲートアレイとして構成されている、
    請求項１５記載の電子モジュール。
17. 少なくとも一つの第二のインタフェースはより高いレベルの制御ユニットとの通信のために設けられている、
    請求項１記載の電子モジュール。
18. 前記第二のインタフェースはイーサーネットインタフェースである、
    請求項１７記載の電子モジュール。
19. 請求項１記載の電子モジュールと；
    少なくとも一つのチップカードと、
    を備え、
    前記チップカードはＳＩＭカード、スマートカード、フラッシュカードまたはマルチメディアカードで構成されている、
    電子システム。
20. 前記チップカードはまだ完全に組み立てられていないチップモジュールで構成されている、
    請求項１９記載の電子システム。
21. 請求項１記載の電子モジュールを用いてチップカードを生産、プログラミングまたはテストするための方法であって：
    前記チップカードを、第一のインタフェースユニットと第二のインタフェースユニットとを備えた第一のインタフェースに接続するステップと；
    前記チップカードに対応する所定の通信プロトコルに従って、前記第一のインタフェースの少なくとも一つのインタフェースユニットを、バス互換性の組み込みＰＣで選択するステップと；
    前記組み込みＰＣで選択されたインタフェースユニットをデータの送信およびまたは受信のためにデータバスを介し制御するステップと、
    を備える方法。
22. 非同期通信プロトコルが前記チップカードに対応付けられている場合に、第一のインタフェースユニットが選択され、
    選択されたインタフェースユニットを制御するステップは、
    送信すべきデータを前記組み込みＰＣで準備するステップと、
    前記データバスを介して前記第一のインタフェースユニットの送信レジスタにバイト毎に転送するステップと、
    を備える、
    請求項２１記載の方法。
23. 前記送信レジスタからのデータは、インタフェースコントローラの制御下で前記チップカードに送られ、
    転送終了後に前記インタフェースコントローラから前記埋め込みＰＣにインタラプト信号が転送される、
    請求項２２記載の方法。
24. 前記インタフェースコントローラはさらに最小待ち時間との一致を監視する、
    請求項２３記載の方法。
25. 前記チップカードから送られたデータは、前記第一のインタフェースユニットの受信レジスタに保存され、
    前記インタフェースコントローラは前記組み込みＰＣに知らせる、
    請求項２２記載の方法。
26. 同期通信プロトコルが前記チップカードに対応付けられている場合に、第二のインタフェースユニットが選択され、
    選択されたインタフェースユニットを制御するステップは、
    送信すべき少なくとも一つの信号シーケンスを前記組み込みＰＣで準備するステップと、
    前記第二のインタフェースユニットの第一のデュアルポートＲＡＭに前記データバスを介してバーストアクセスにより前記信号シーケンスを保存するステップと、
    前記第二のインタフェースユニットの波形生成器をスタートするステップと、
    前記チップカードに信号シーケンスを転送するステップと、
    を備える、
    請求項２５記載の方法。
27. 前記少なくとも一つの信号シーケンスは、
    出力すべき信号状態と、
    待ち時間と、
    少なくとも一つのフラグと、
    を有する、
    請求項２６記載の方法。
28. サンプルされた信号は第二のデュアルポートＲＡＭに保存され、前記組み込みＰＣからバーストメモリアクセスを介し読み出される、
    請求項２６記載の方法。

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