JPH06110798A - Ｉ／ｏ疑似動作装置 - Google Patents

Abstract

(57)【要約】 【目的】 他のシステム側から与えられる動作命令とＩ
／Ｏポートアドレスとを記憶するＦＩＦＯメモリとし
て、スタック数が小さいＦＩＦＯメモリの使用を可能に
して低コスト化を実現し、要求されたＩ／Ｏ疑似動作
が、良好に行えるようにする。 【構成】 同一の連続した動作命令とＩ／Ｏポートアド
レスとが他のＣＰＵから送出されたとき、最初の情報の
みをＦＩＦＯメモリに格納し、動作命令またはＩ／Ｏポ
ートアドレスが変化するまでは、動作命令とＩ／Ｏポー
トアドレスを格納しない。 【効果】 スタック数の小さいＦＩＦＯメモリに、動作
命令とＩ／Ｏポートアドレスを格納できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＣＰＵとＩ／Ｏ（入
出力）ポートとを有する装置について、そのファームウ
ェアやソフトウェアの動作を確認するために使用するＩ
／Ｏ疑似動作装置に係り、特に、他のシステム側から与
えられる動作命令とＩ／Ｏポートアドレスとを記憶する
ためのＦＩＦＯメモリ（ファースト・イン・ファースト
・アウト・メモリ）として、スタック数が小さいＦＩＦ
Ｏメモリの使用を可能にして、低コスト化を実現すると
共に、要求されたＩ／Ｏ疑似動作が、良好に実行できる
ようにしたＩ／Ｏ疑似動作装置に関する。

【０００２】

【従来の技術】従来、少なくとも１つ以上のＣＰＵと、
該ＣＰＵに接続されたＩ／Ｏポートとを有する装置にお
いて、ファームウェアやソフトウェアの動作を確認する
ためには、実際にＩ／Ｏポートに接続される装置を開発
したり、既存の装置を接続したりして、ファームウェア
等の動作を確認する方法が用いられている。しかし、こ
の方法でも、実際の装置全体では、確認が可能な項目は
限られている。

【０００３】そこで、最近では、従来の場合に接続され
る装置の代りに、その装置の疑似動作を行うＩ／Ｏ疑似
動作装置を使用する方法が多く用いられる傾向にある。
このようなＩ／Ｏ疑似動作装置を使用する方法を実施す
るためには、従来から知られている複数のＣＰＵ間の通
信が可能なＩ／Ｏ疑似動作装置を構成すればよい。

【０００４】複数のＣＰＵ間の通信については、ＦＩＦ
Ｏメモリ（ファースト・イン・ファースト・アウト・メ
モリ）によって、複数のＣＰＵの処理速度の違いを除去
する方法や、デュアル・ポートＲＡＭを使用する方法等
が知られている。このようなＩ／Ｏ疑似動作装置を使用
する方法によれば、より多く、かつ、詳細にファームウ
ェアやソフトウェアの動作を確認することが可能であ
る。

【０００５】一般に、あるシステムが、Ｉ／Ｏ装置をア
クセスするときは、Ｉ／Ｏポートアドレスと、動作命令
（読み出しや書き込み命令を含む動作命令）とが、Ｉ／
Ｏ装置に対して発行される。Ｉ／Ｏ疑似動作装置は、Ｉ
／Ｏ装置の代りに、あるシステムと接続され、Ｉ／Ｏポ
ートアドレスと、動作命令に対応した疑似動作結果をス
テータスとして、接続されたシステムに返送する。ここ
では、一例として、デュアル・ポートＲＡＭを用いる場
合を説明する。

【０００６】図４は、従来のデュアル・ポートＲＡＭを
使用して複数のＣＰＵ間の通信を行うＩ／Ｏ疑似動作装
置について、その要部構成の一例を示す機能ブロック図
である。図において、１はＣＰＵ、２は第１のデュアル
・ポートＲＡＭ、３は第２のデュアル・ポートＲＡＭ、
４はＩ／Ｏポートを示す。

【０００７】この図４では、Ｉ／Ｏポート４の同一アド
レスに、動作命令を連続して書き込むと、前の動作命令
が消えてしまう。そこで、このような不都合を解決した
Ｉ／Ｏ疑似動作装置も、従来から知られている。

【０００８】図５は、従来のデュアル・ポートＲＡＭを
使用して複数のＣＰＵ間の通信を行うＩ／Ｏ疑似動作装
置について、その要部構成の他の一例を示す機能ブロッ
ク図である。図において、１１はＩ／Ｏ疑似動作装置
（Ｂシステム）で、１２は第２のＣＰＵ、１３はデュア
ル・ポートＲＡＭ、１４は第１のＦＩＦＯメモリ、１５
は第２のＦＩＦＯメモリ、２１は外部装置（Ａシステ
ム）で、２２はＩ／Ｏポート、２３は第１のＣＰＵを示
す。

【０００９】この図５に示すように、Ｉ／Ｏ疑似動作装
置１１は、Ａシステムである外部装置２１と接続され
る。外部装置（Ａシステム）２１は、Ｉ／Ｏポート２２
と、第１のＣＰＵ２３とを備えており、Ｉ／Ｏポート２
２を通して、Ｂシステムを構成するＩ／Ｏ疑似動作装置
１１をアクセスする。

【００１０】この図５に示す装置では、Ｂシステムを構
成するＩ／Ｏ疑似動作装置１１は、別のＡシステムであ
る外部装置２１からの動作命令とＩ／Ｏポートアドレス
の受信用に、それぞれ第１のＦＩＦＯメモリ１４と、第
２のＦＩＦＯメモリ１５とを使用し、第２のＣＰＵ１２
が生成したステータス返信用に、デュアル・ポートＲＡ
Ｍ１３を使用している。しかしながら、実際上は、Ａシ
ステム側の第１のＣＰＵ２３から、連続して同一の動作
命令と、Ｉ／Ｏポートアドレスとが送信される、という
ケースがしばしば発生する。

【００１１】例えば、ポート変化の状態をポーリングに
よってＩ／Ｏ疑似動作装置１１側のＣＰＵ（第２のＣＰ
Ｕ１２）が監視している場合などには、Ａシステム側の
第１のＣＰＵ２３の要求に、第２のＣＰＵ１２の処理が
追従できなくなり、第１のＦＩＦＯメモリ１４や第２の
ＦＩＦＯメモリ１５がオーバーフローを引き起こし、要
求されたＩ／Ｏ疑似動作が行えない、という状態が生じ
る。

【００１２】このような問題を解決するためには、第１
のＦＩＦＯメモリ１４や、第２のＦＩＦＯメモリ１５の
スタック数を大きくすることが考えられる。しかし、こ
のような対応方法では、コストの増大や、実装面積の増
大、さらには、制御の複雑さの増大、等の別な問題が発
生する、という不都合がある。

【００１３】

【発明が解決しようとする課題】この発明では、従来の
Ｉ／Ｏ疑似動作装置におけるこれらの不都合を解決し、
連続して同一の動作命令と、その動作命令に対応するＩ
／Ｏポートアドレス（以下、適宜、動作命令とＩ／Ｏポ
ートアドレス、と略称する）とを受け取った場合には、
最初の動作命令とＩ／Ｏポートアドレスとを、ＦＩＦＯ
メモリに格納し、その後に、動作命令とＩ／Ｏポートア
ドレスとが変化するまで、以後の動作命令と、その動作
命令に対応するＩ／ＯポートアドレスとをＦＩＦＯメモ
リに格納しないようにして、スタック数の小さいＦＩＦ
Ｏメモリの有効利用を可能にしたＩ／Ｏ疑似動作装置を
提供することを目的とする。

【００１４】

【課題を解決するための手段】この発明は、第１に、少
なくとも１つ以上のＣＰＵと、該ＣＰＵに接続されたＩ
／Ｏポートとを有する外部装置から動作命令と該動作命
令に対応するＩ／Ｏポートアドレスとを受け取り、前記
動作命令に対応したステータスを前記外部装置へ返信す
るＩ／Ｏ疑似動作装置であって、所定のスタック数Ｎを
有し、前記ＣＰＵからの前記動作命令を格納する第１の
ＦＩＦＯメモリと、前記Ｉ／Ｏポートアドレスを格納す
る第２のＦＩＦＯメモリと、前記動作命令に対応するス
テータスを前記ＣＰＵへ返信するためのデュアル・ポー
トＲＡＭと、前記ステータスを生成する第２のＣＰＵ
と、前記第２のＣＰＵの動作に必要な情報を記憶する記
憶部、とを備え、同一の連続した前記動作命令と前記Ｉ
／Ｏポートアドレスとが前記ＣＰＵから送出されたと
き、同一の連続した前記動作命令と前記Ｉ／Ｏポートア
ドレスの最初の情報のみを前記第１のＦＩＦＯメモリと
第２のＦＩＦＯメモリに格納し、動作命令またはＩ／Ｏ
ポートアドレスが変化するまで前記同一の連続した前記
動作命令と前記Ｉ／Ｏポートアドレスとを格納しないよ
うに構成している。

【００１５】第２に、上記第１のＩ／Ｏ疑似動作装置に
おいて、前記第１のＦＩＦＯメモリまたは第２のＦＩＦ
Ｏメモリは、動作命令とＩ／Ｏポートアドレスの格納数
が、前記スタック数Ｎと同じになったとき、前記ＣＰＵ
に対してその旨を示す第１の所定の信号を発するように
構成している。

【００１６】第３に、上記第１のＩ／Ｏ疑似動作装置に
おいて、前記第１のＦＩＦＯメモリまたは第２のＦＩＦ
Ｏメモリは、動作命令とＩ／Ｏポートアドレスの格納数
が、前記スタック数Ｎより少ない所定の数ｎになったと
き、前記第２のＣＰＵに対してその旨を示す第２の所定
の信号を発するように構成している。

【００１７】第４に、上記第３のＩ／Ｏ疑似動作装置に
おいて、前記第２のＣＰＵは、前記第２の所定の信号が
出力されたとき、前記ステータスの生成を停止し、動作
命令とＩ／Ｏポートアドレスを、前記第１のＦＩＦＯメ
モリと第２のＦＩＦＯメモリから、前記第２のＣＰＵの
動作に必要な情報を記憶する記憶部へ転送して、ステー
タスの生成を継続するように構成している。

【００１８】

【作用】この発明では、連続して同一の動作命令と、そ
の動作命令に対応するＩ／Ｏポートアドレスとを受け取
った場合には、最初に、その動作命令とＩ／Ｏポートア
ドレスとを保持しておけば、その後の命令の実行に際し
て、特に、動作命令とＩ／Ｏポートアドレスとを使用す
る必要がない、という点に着目し、最初の動作命令とＩ
／Ｏポートアドレスとを、ＦＩＦＯメモリに格納してお
き、その後は、動作命令とＩ／Ｏポートアドレスとが変
化するまでは、新たな動作命令とＩ／Ｏポートアドレス
とをＦＩＦＯメモリに格納しないように制御することに
よって、スタック数の小さいＦＩＦＯメモリの有効利用
を可能にする（請求項１の発明）。

【００１９】また、相手側のＣＰＵの動作が非常に速
く、単に、最初の動作命令とＩ／Ｏポートアドレスとを
ＦＩＦＯメモリに格納し、その後の同一の動作命令とＩ
／ＯポートアドレスとをＦＩＦＯメモリに格納しない
（請求項１の発明）、という対応だけでは、Ｉ／Ｏ疑似
動作装置におけるＣＰＵの処理が間に合わない、という
ケースも希に発生するが、このような場合には、要求さ
れたＩ／Ｏ疑似動作が行えない、という問題がある。そ
こで、ＦＩＦＯメモリの容量が一杯になったときは、Ｆ
ＩＦＯメモリがフルになったことを示す信号（第１の所
定の信号）を、ＦＩＦＯメモリから相手側のＣＰＵへ出
力して、そのＣＰＵの動作を一時停止させることによ
り、希なケースが発生したときでも、その後に、要求さ
れたＩ／Ｏ疑似動作が確実に実行できるようにする（請
求項２の発明）。

【００２０】しかし、このような希なケースでも、可能
な限り、その発生を減少させて、相手側のＣＰＵを一時
停止させる、という状態を回避することが望ましい。そ
こで、ＦＩＦＯメモリに所定の数の動作命令と、その動
作命令に対応するＩ／Ｏポートアドレスとが格納された
時点で、ＦＩＦＯメモリから、Ｉ／Ｏ疑似動作装置のＣ
ＰＵに対して、所定の数の動作命令とＩ／Ｏポートアド
レスとがＦＩＦＯメモリに格納されたことを示す信号
（第２の所定の信号）を出力し、この信号を受け取った
Ｉ／Ｏ疑似動作装置のＣＰＵが、その後の動作命令とＩ
／Ｏポートアドレスとを、ＦＩＦＯメモリからＣＰＵ用
の記憶部に転送して格納し、その後の同一の動作命令を
実行する（請求項３と請求項４の発明）。

【００２１】

【実施例】次に、この発明のＩ／Ｏ疑似動作装置につい
て、図面を参照しながら、その実施例を説明する。この
実施例は、主として、請求項１の発明に対応するが、請
求項２から請求項４の発明にも関連する。

【００２２】図１は、この発明のＩ／Ｏ疑似動作装置に
ついて、その要部構成の一実施例を示す機能ブロック図
である。図において、２１〜２３は図５と同様であり、
３１はＩ／Ｏ疑似動作装置、３２は第２のＣＰＵ、３３
はＲＯＭ、３４はＲＡＭ、３５はデュアル・ポートＲＡ
Ｍ、３６は第１のＦＩＦＯメモリ、３７は第２のＦＩＦ
Ｏメモリ、３８はアクセス監視部を示し、ＸＲＤは読み
出し（リード）命令、ＸＷＲは書き込み（ライト）命
令、ＸＦＷＲはＦＩＦＯメモリ３６，３７への書き込み
許可／禁止信号、ＦＦは第２のＦＩＦＯメモリ３７に格
納された（動作命令と）Ｉ／Ｏポートアドレスの数がス
タック数と同じ数になったことを示す第１の信号、ＨＦ
は第２のＦＩＦＯメモリ３７に格納された（動作命令
と）Ｉ／Ｏポートアドレスの数がスタック数より少ない
特定の数になったことを示す第２の信号、ＥＦは第２の
ＦＩＦＯメモリ３７に格納された（動作命令と）Ｉ／Ｏ
ポートアドレスの数が「０」の状態を示す第３の信号を
示す。

【００２３】この図１に示したＩ／Ｏ疑似動作装置で
も、先の図５と同様で、別のＡシステム側（２１）か
ら、Ｉ／Ｏポート２２を通して、ＢシステムであるＩ／
Ｏ疑似動作装置３１がアクセスされ、命令に対応した疑
似動作結果をステータスとして、Ａシステム側（２１）
に返送する構成である。そして、Ｉ／Ｏ疑似動作装置３
１も、図５と同様に、デュアル・ポートＲＡＭ３５（図
５の１３に相当する）と、第１のＦＩＦＯメモリ３６
（図５の１４に相当する）と、第２のＦＩＦＯメモリ３
７（図５の１５に相当する）とを備えている点は、基本
的に同様の構成である。

【００２４】しかし、この発明のＩ／Ｏ疑似動作装置で
は、特に、アクセス監視部３８が付加され、別のＡシス
テム側（２１）から、動作命令とＩ／Ｏポートアドレス
とが与えられたとき、第１のＦＩＦＯメモリ３６と、第
２のＦＩＦＯメモリ３７の状態、すなわち、格納された
スタックの数について監視する点に、主たる特徴を有し
ている。また、第２のＦＩＦＯメモリ３７（または第１
のＦＩＦＯメモリ３６）は、Ｉ／Ｏ疑似動作装置３１内
の第２のＣＰＵ３２に対して、第２のＦＩＦＯメモリ３
７に格納されたＩ／Ｏポートアドレス（または動作命
令）の数が、スタック数Ｎと同じ数になったときや、ス
タック数Ｎより少ない特定の数ｎになったとき、その旨
を示す信号（第１の信号ＨＨ、第２の信号ＨＦ）を出力
して、第２のＣＰＵ３２に通知する。

【００２５】次に、図１に示したこの発明のＩ／Ｏ疑似
動作装置について、各部の構成と動作を説明する。第１
のＦＩＦＯメモリ３６には、Ａシステム側（２１）から
の動作命令がスタックされる。そのスタック数は、例え
ば、１，０２４である。この第１のＦＩＦＯメモリ３６
に格納された動作命令は、第２のＣＰＵ３２によって読
み出される。

【００２６】同様に、第２のＦＩＦＯメモリ３７には、
Ａシステム側（２１）からの動作命令が出された（動作
対象の）Ｉ／Ｏポートアドレスが、スタックされる。そ
のスタック数は、第１のＦＩＦＯメモリ３６と等しくさ
れている。第２のＦＩＦＯメモリ３７に格納されたＩ／
Ｏポートアドレスは、第２のＣＰＵ３２によって、先の
第１のＦＩＦＯメモリ３６の動作命令と共に、読み出さ
れる。

【００２７】この場合に、第２のＦＩＦＯメモリ３７か
らは、格納されたＩ／Ｏポートアドレスの数がスタック
数と同じ数になったことを示す第１の信号ＦＦと、格納
されたＩ／Ｏポートアドレスの数がスタック数より少な
い特定の数（例えば８００）になったことを示す第２の
信号ＨＦと、格納されたＩ／Ｏポートアドレスの数が
「０」の状態を示す第３の信号ＥＦ、とを出力する構成
である。なお、第２のＦＩＦＯメモリ３７のスタック数
と、第１のＦＩＦＯメモリ３６のスタック数とは等しい
（Ｉ／Ｏポートアドレスの数と、動作命令の数とは同じ
であるから、両者のスタック数は等しくされる）ので、
第１のＦＩＦＯメモリ３６から出力することもできる
が、いずれか一方から出力すれば十分である。

【００２８】第２のＣＰＵ３２は、読み出したＩ／Ｏポ
ートアドレスと動作命令から、疑似動作結果であるステ
ータスを生成して、Ｉ／Ｏポートアドレスと動作命令に
対応するデュアル・ポートＲＡＭ３５の一方のポートの
アドレスに、ステータスを書き込む。デュアル・ポート
ＲＡＭ３５に書き込まれたステータスは、デュアル・ポ
ートＲＡＭ３５の他方のポートから、Ａシステム側（２
１）のＩ／Ｏポート２２を通して、そのシステム側の第
１のＣＰＵ２３に読み込まれる。

【００２９】アクセス監視部３８は、Ａシステム側（２
１）からのＩ／Ｏポートアドレスと動作命令の、第１の
ＦＩＦＯメモリ３６と第２のＦＩＦＯメモリ３７への書
き込みを制御する機能を有している。このアクセス監視
部３８は、Ａシステム側（２１）からのＩ／Ｏポートア
ドレスと動作命令が、２回以上同一であったときは、２
回目以降は、第１のＦＩＦＯメモリ３６と第２のＦＩＦ
Ｏメモリ３７への書き込みを禁止するように、書き込み
許可／禁止信号ＸＦＷＲを禁止で出力し、同一のＩ／Ｏ
ポートアドレスと動作命令が連続して書き込まれないよ
うに制御する。

【００３０】このＦＩＦＯメモリ３６，３７への書き込
み禁止の状態は、少なくとも、Ａシステム側（２１）か
らのＩ／Ｏポートアドレス、あるいは動作命令のいずれ
か一方が異なるまで、続けられる。第２のＦＩＦＯメモ
リ３７から出力される第３の信号ＥＦ（格納された動作
命令とＩ／Ｏポートアドレスの数が「０」の状態を示す
信号）は、第２のＣＰＵ３２へ与えられており、この第
３の信号ＥＦがアクティブになることによって、第２の
ＣＰＵ３２は、ＦＩＦＯメモリ３６，３７内に、Ｉ／Ｏ
ポートアドレスと動作命令が、存在しないことを検知す
る。

【００３１】同様に、第２のＦＩＦＯメモリ３７から出
力される第２の信号ＨＦ（格納されたＩ／Ｏポートアド
レスの数がスタック数より少ない特定の数、例えば、８
００になったことを示す信号）も、第２のＣＰＵ３２へ
与えられる。第２のＣＰＵ３２は、この第２の信号ＨＦ
がアクティブになったことを検知すると、ステータスの
生成を一時中断して、ＦＩＦＯメモリ３６，３７からＩ
／Ｏポートアドレスと動作命令を、例えば、１００のよ
うな所定の数だけ、ＲＡＭ３４上に転送し、ＲＡＭ３４
上のＩ／Ｏポートアドレスと動作命令に対応したステー
タスの生成を実行させる。

【００３２】この処理によって、第２のＦＩＦＯメモリ
３７（第１のＦＩＦＯメモリ３６に同じ）のスタック数
Ｎが、例えば１，０２４のとき、第２のＦＩＦＯメモリ
３７に格納されたＩ／Ｏポートアドレスの数が、このス
タック数Ｎより少ない特定の数ｎ、例えば８００になっ
た時点で、その一部の数、例えば１００のＩ／Ｏポート
アドレスが、第２のＦＩＦＯメモリ３７からＲＡＭ３４
に転送される。したがって、その分だけ、第２のＦＩＦ
Ｏメモリ３７では、格納済みのスタック数が減少し、そ
の後に与えられるＩ／Ｏポートアドレスに対して、余裕
が生じる。

【００３３】また、第２のＦＩＦＯメモリ３７から出力
される第１の信号ＦＦ（格納されたＩ／Ｏポートアドレ
スの数がスタック数と同じ数になったことを示す信号）
も、第２のＣＰＵ３２へ与えられている。第２のＣＰＵ
３２は、この第１の信号ＦＦがアクティブになったこと
を検知すると、Ｉ／Ｏポートアドレスと動作命令の発行
を停止し、この第１の信号ＦＦがインアクティブになっ
たとき、Ｉ／Ｏポートアドレスと動作命令の発行を再開
する。次に、アクセス監視部３８の構成と動作につい
て、詳しく説明する。

【００３４】図２は、この発明のＩ／Ｏ疑似動作装置で
使用されるアクセス監視部の詳細な構成の一実施例を示
す機能ブロック図である。図において、４１はオアゲー
ト回路、４２は第１のラッチ回路、４３は第２のラッチ
回路、４４は第１の比較器、４５は第２の比較器、４６
はナンドゲート回路を示し、ＩＡＤＲはＩ／Ｏポートア
ドレス、ＣＭＤは動作命令、ＮＥＱ１は第１の比較器４
４の比較出力、ＮＥＱ２は第２の比較器４５の比較出力
を示す。

【００３５】図３は、図２に示したアクセス監視部の動
作を説明するためのタイムチャートである。図の各信号
波形に付けられた符号は、図２の符号位置に対応する。

【００３６】図２に示すように、Ｉ／Ｏポートアドレス
ＩＡＤＲは、第１のラッチ回路４２と、第１の比較器４
４へそれぞれ入力される。また、動作命令ＣＭＤは、第
２のラッチ回路４３と、第２の比較器４５へそれぞれ入
力される。

【００３７】最初のＩ／ＯポートアドレスＩＡＤＲと、
動作命令ＣＭＤとが、読み込まれた状態では、第１のラ
ッチ回路４２と、第２のラッチ回路４３には、何も保持
されていない。したがって、図３に示すように、第１の
比較器４４と第２の比較器４５から出力される比較出力
ＮＥＱ１，ＮＥＱ２は、いずれも不一致を示す出力信号
（ハイ出力）となり、ナンドゲート回路４６から出力さ
れる書き込み許可／禁止信号ＸＦＷＲは、インアクティ
ブ（ロー：許可）で出力される。

【００３８】次に、新たなＩ／ＯポートアドレスＩＡＤ
Ｒと、動作命令ＣＭＤとが読み込まれると、第１の比較
器４４、第２の比較器４５によって、先に第１のラッチ
回路４２と、第２のラッチ回路４３に保持された内容と
それぞれ比較される。両者をそれぞれ比較した結果、同
じとき（図３では、ＣＭＤとＩＡＤＲがいずれも同じ内
容のＦH と３のとき）は、第１の比較器４４と第２の比
較器４５から出力される比較出力ＮＥＱ１，ＮＥＱ２
は、いずれも一致を示す出力信号（ロー出力）となり、
ナンドゲート回路４６から出力される書き込み許可／禁
止信号ＸＦＷＲは、アクティブ（ハイ：禁止）で出力さ
れる。

【００３９】その後、別の新たなＩ／Ｏポートアドレス
ＩＡＤＲと、動作命令ＣＭＤとが読み込まれたときも同
様で、最初に第１のラッチ回路４２と、第２のラッチ回
路４３に保持された内容とそれぞれ比較される。図３で
は、Ｉ／ＯポートアドレスＩＡＤＲのみが「３」から
「４」に変化した場合を示している。

【００４０】この場合には、第１の比較器４４の比較出
力ＮＥＱ１が、不一致を示す出力信号（ハイ出力）にな
る。したがって、ナンドゲート回路４６から出力される
書き込み許可／禁止信号ＸＦＷＲは、インアクティブ
（ロー：許可）で出力される。

【００４１】このように、Ｉ／ＯポートアドレスＩＡＤ
Ｒと、動作命令ＣＭＤのいずれか一方が変化すると、第
１の比較器４４と第２の比較器４５から出力される比較
出力ＮＥＱ１，ＮＥＱ２の内、対応する出力が、不一致
を示す出力信号（ハイ出力）になる。また、Ｉ／Ｏポー
トアドレスＩＡＤＲと、動作命令ＣＭＤの両方が変化し
た場合も同様で、ナンドゲート回路４６から出力される
書き込み許可／禁止信号ＸＦＷＲは、インアクティブ
（ロー：許可）で出力される。

【００４２】図１に示したアクセス監視部３８は、以上
のような構成であり、少なくとも、Ｉ／Ｏポートアドレ
スＩＡＤＲと、動作命令ＣＭＤのいずれもか一方が、最
初にラッチされたＩ／ＯポートアドレスＩＡＤＲ、動作
命令ＣＭＤと異なるときに限り、第１のＦＩＦＯメモリ
３６と第２のＦＩＦＯメモリ３７への書き込みを許可す
るよう動作し、両者が同じ内容の間は、書き込み禁止の
状態を続ける。以上のように、この発明のＩ／Ｏ疑似動
作装置では、動作命令とＩ／Ｏポートアドレスとが与ら
れたとき、次の動作命令とＩ／Ｏポートアドレスが、最
初の動作命令とＩ／Ｏポートアドレスと同じであるかど
うかチェックし、もし、同じときは、第１のＦＩＦＯメ
モリ３６と第２のＦＩＦＯメモリ３７への書き込みを行
わず、保持した最初の動作命令とＩ／Ｏポートアドレス
を実行する。

【００４３】

【発明の効果】請求項１のＩ／Ｏ疑似動作装置では、連
続して同一の動作命令とＩ／Ｏポートアドレスとがきた
ときは、最初の動作命令とＩ／Ｏポートアドレスとをそ
れぞれのＦＩＦＯメモリに格納し、少なくとも、動作命
令とＩ／Ｏポートアドレスとのいずれか一方が変化する
まで、動作命令とＩ／ＯポートアドレスとをＦＩＦＯメ
モリに格納しないように制御している。したがって、動
作命令とＩ／Ｏポートアドレスを格納するＦＩＦＯメモ
リを、スタック数が小さいメモリで構成することが可能
になり、また、要求されたＩ／Ｏ疑似動作を良好に実行
することができる。

【００４４】請求項２のＩ／Ｏ疑似動作装置では、ＦＩ
ＦＯメモリの容量が一杯になったときは、ＦＩＦＯメモ
リがフルになったことを示す第１の所定の信号（ＦＦ）
を、相手側のＣＰＵへ送出することにより、相手側のＣ
ＰＵの動作を一時停止させるようにしている。したがっ
て、相手側のＣＰＵの動作が非常に速くて、請求項１の
Ｉ／Ｏ疑似動作装置による対応だけでは、Ｉ／Ｏ疑似動
作装置におけるＣＰＵの処理が間に合わない、というも
希なケースが発生しても、その後に、要求されたＩ／Ｏ
疑似動作を実行することができる。

【００４５】請求項３のＩ／Ｏ疑似動作装置では、ＦＩ
ＦＯメモリに格納された動作命令とＩ／Ｏポートアドレ
スの数がスタック数Ｎより少ない特定の数ｎになったこ
とを示す第２の所定の信号（ＨＦ）を、ＦＩＦＯメモリ
からＩ／Ｏ疑似動作装置のＣＰＵに対して出力するよう
に構成している。したがって、Ｉ／Ｏ疑似動作装置のＣ
ＰＵは、この第２の所定の信号（ＨＦ）により、Ｉ／Ｏ
疑似動作装置のＦＩＦＯメモリの状態を判断することが
できるので、迅速に、必要な対応を行うことができる。

【００４６】請求項４のＩ／Ｏ疑似動作装置では、請求
項３のＩ／Ｏ疑似動作装置で出力された第２の所定の信
号（ＨＦ）を、Ｉ／Ｏ疑似動作装置のＣＰＵが受け取っ
たとき、テスータスの生成を停止し、動作命令とＩ／Ｏ
ポートアドレスを、ＦＩＦＯメモリからＣＰＵの動作に
必要な情報を記憶する記憶部（ＲＡＭ）へ転送して、Ｆ
ＩＦＯメモリに格納される動作命令とＩ／Ｏポートアド
レスとを減少させてから、ステータスの生成を継続する
ようにしている。したがって、本来希なケースの発生
を、より少なくすることが可能となり、相手側のＣＰＵ
は、その動作を停止することがほとんどなくなるので、
そのＣＰＵのプログラムの動作の確認を良好に行うこと
ができる。

【図面の簡単な説明】

【図１】この発明のＩ／Ｏ疑似動作装置について、その
要部構成の一実施例を示す機能ブロック図である。

【図２】この発明のＩ／Ｏ疑似動作装置で使用されるア
クセス監視部の詳細な構成の一実施例を示す機能ブロッ
ク図である。

【図３】図２に示したアクセス監視部の動作を説明する
ためのタイムチャートである。

【図４】従来のデュアル・ポートＲＡＭを使用して複数
のＣＰＵ間の通信を行うＩ／Ｏ疑似動作装置について、
その要部構成の一例を示す機能ブロック図である。

【図５】従来のデュアル・ポートＲＡＭを使用して複数
のＣＰＵ間の通信を行うＩ／Ｏ疑似動作装置について、
その要部構成の他の一例を示す機能ブロック図である。

【符号の説明】

３１ Ｉ／Ｏ疑似動作装置 ３２ 第２のＣＰＵ ３３ ＲＯＭ ３４ ＲＡＭ ３５ デュアル・ポートＲＡＭ ３６ 第１のＦＩＦＯメモリ ３７ 第２のＦＩＦＯメモリ ３８ アクセス監視部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 少なくとも１つ以上のＣＰＵと、該ＣＰ
   Ｕに接続されたＩ／Ｏポートとを有する外部装置から動
   作命令と該動作命令に対応するＩ／Ｏポートアドレスと
   を受け取り、前記動作命令に対応したステータスを前記
   外部装置へ返信するＩ／Ｏ疑似動作装置であって、 所定のスタック数Ｎを有し、前記ＣＰＵからの前記動作
   命令を格納する第１のＦＩＦＯメモリと、 前記Ｉ／Ｏポートアドレスを格納する第２のＦＩＦＯメ
   モリと、 前記動作命令に対応するステータスを前記ＣＰＵへ返信
   するためのデュアル・ポートＲＡＭと、 前記ステータスを生成する第２のＣＰＵと、 前記第２のＣＰＵの動作に必要な情報を記憶する記憶
   部、とを備え、 同一の連続した前記動作命令と前記Ｉ／Ｏポートアドレ
   スとが前記ＣＰＵから送出されたとき、同一の連続した
   前記動作命令と前記Ｉ／Ｏポートアドレスの最初の情報
   のみを前記第１のＦＩＦＯメモリと第２のＦＩＦＯメモ
   リに格納し、動作命令またはＩ／Ｏポートアドレスが変
   化するまで前記同一の連続した前記動作命令と前記Ｉ／
   Ｏポートアドレスとを格納しないことを特徴とするＩ／
   Ｏ疑似動作装置。
2. 【請求項２】 請求項１のＩ／Ｏ疑似動作装置におい
   て、 前記第１のＦＩＦＯメモリまたは第２のＦＩＦＯメモリ
   は、動作命令とＩ／Ｏポートアドレスの格納数が、前記
   スタック数Ｎと同じになったとき、前記ＣＰＵに対して
   その旨を示す第１の所定の信号を発することを特徴とす
   るＩ／Ｏ疑似動作装置。
3. 【請求項３】 請求項１のＩ／Ｏ疑似動作装置におい
   て、 前記第１のＦＩＦＯメモリまたは第２のＦＩＦＯメモリ
   は、動作命令とＩ／Ｏポートアドレスの格納数が、前記
   スタック数Ｎより少ない所定の数ｎになったとき、前記
   第２のＣＰＵに対してその旨を示す第２の所定の信号を
   発することを特徴とするＩ／Ｏ疑似動作装置。
4. 【請求項４】 請求項３のＩ／Ｏ疑似動作装置におい
   て、 前記第２のＣＰＵは、前記第２の所定の信号が出力され
   たとき、前記ステータスの生成を停止し、動作命令とＩ
   ／Ｏポートアドレスを、前記第１のＦＩＦＯメモリと第
   ２のＦＩＦＯメモリから、前記第２のＣＰＵの動作に必
   要な情報を記憶する記憶部へ転送して、ステータスの生
   成を継続することを特徴とするＩ／Ｏ疑似動作装置。