EP1101170B1 - Interface-schaltung und verfahren zur übertragung von daten zwischen einer seriellen schnittstelle und einem prozessor - Google Patents

Interface-schaltung und verfahren zur übertragung von daten zwischen einer seriellen schnittstelle und einem prozessor Download PDF

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EP1101170B1
EP1101170B1 EP99941524A EP99941524A EP1101170B1 EP 1101170 B1 EP1101170 B1 EP 1101170B1 EP 99941524 A EP99941524 A EP 99941524A EP 99941524 A EP99941524 A EP 99941524A EP 1101170 B1 EP1101170 B1 EP 1101170B1
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EP
European Patent Office
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memory
processor
cpu
bit
data
Prior art date
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EP99941524A
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English (en)
French (fr)
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EP1101170A2 (de
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Klaus Klosa
Harald Hofmann
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
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    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4009—Coupling between buses with data restructuring
    • G06F13/4018—Coupling between buses with data restructuring with data-width conversion

Definitions

  • the present invention relates to an interface circuit for the transmission of data via a serial interface to and from a processor and method of transmission of data between a serial interface and a Processor.
  • the present invention is intended for serial, in particular wireless data transmission to one for example on a Serve chip card arranged processor. Particularly suitable is the present invention for wireless data transmission between a card reader and a contactless chip card with processor.
  • the processor should be relieved, so that a slower clocked processor can be used can. This should reduce electricity consumption (at Power consumption is proportional to today's processors to the clock frequency).
  • the processor should be as possible often and as long as possible in the so-called sleep or Stand by mode in which the processor does not work and therefore consumes considerably less electricity.
  • the transmission takes place according to the current state of the art of data between a serial interface and a processor by means of a parallel-serial or serial-parallel conversion via a so-called UART (Universal Asynchronus Receiver Transmitter) -universal asynchronous Receiver and transmitter.
  • UART Universal Asynchronus Receiver Transmitter
  • This is usually represented by a Shift register realized on the side, for example the transceiver is connected to a wireless transmission is.
  • This shift register can be written bit by bit (when receiving) or read bit by bit (when sending).
  • the processor must be on the other side of the UART's data parallel and synchronous to the data transmission protocol used pick up from the UART, or available to him places (see Figures 1 and 2). This is quite high Processor real-time capability requirements.
  • processors should be especially useful for contactless chip cards can be used as simple and as possible are clocked slowly, and therefore very little power consume and are very cheap. Such processors can but the above Do not meet real-time requirements.
  • EP 02 90 172 shows an interface circuit for data transmission between two data buses, where the data width is adjusted can be. However, it is only a byte-wise adjustment possible.
  • this object is achieved by an interface circuit solved where a memory for multiple bus or Processor word lengths (e.g. bytes) between the serial interface and processor is arranged.
  • the task is also solved by a method at which receive the data serially bit by bit and into a memory read in and read out byte by byte by the processor or byte by byte into the memory written and sent bit by bit from there.
  • the memory is word or can be written and read bit by bit.
  • the processor via a power saving mode (sleep or stand by mode) with minimal power consumption.
  • the comparator can preferably use simple logic that automatically include every received bit with the content compares the memory cell in memory to that received Bit should be written.
  • the memory in the CPU module or be integrated into the receiver module. This also simplifies the circuit further possible that the memory by ram cells from the normal RAM is realized in the address area of the processor.
  • a checksum module can be provided. additionally a comparator can also be provided for the checksum module be the checksum of the received data with a expected, pre-calculated checksum. To this In this way, the processor can be relieved.
  • the memory can preferably be in the form of a ring structure be realized, and / or with an overflow detection device be provided in the event of an impending overflow of the Memory activated (wakes up) the processor. This allows Data loss through overwriting in memory can be avoided.
  • the process offers even greater flexibility in terms of programming where the processor the individual memory cells of the memory are treated as part of the own address area and can read and write them at will.
  • the processor can be further relieved by that an automatic data comparison is provided, whereby the expected data at the corresponding point in the Memory must be stored, and by means of a simple Logic of each bit received with the contents of the memory cell is compared in memory to which it is written becomes.
  • the write pointer of the memory can preferably be both the addressing of the expected bit compared to that as well as the addressing of the received bit, that should now be written to memory. This simplifies programming and the circuit structure.
  • a bit assigned to this byte is set to 0, if all bits were the same, while it was otherwise set to 1 becomes. It is particularly preferred if the assigned Bits are accessed byte by byte by the processor can. By masking out comparative information quickly and easily evaluated a newly received bit sequence become.
  • the processor can also do this during data transmission in a power saving mode (sleep or stand by mode) be switched. It is particularly preferred that the processor should an impending memory overflow occur is activated (woken up).
  • An automatic data comparison can also be provided for bits be, whereby automatically a checksum of the received data with a previously calculated checksum of the expected Data is compared.
  • the processor can be relieved, by making comparisons, e.g. the serial number of the contactless Chip card, automated and without the support of the Processor can take place during data reception.
  • Protocols can also be processed with the present invention be the transfer of fractions of a Allow bytes (e.g. only 3 bits).
  • FIGS 1 and 2 again show the problems of the stand of technology.
  • UART Universal Asynchronous Receiver Transmitter
  • Another solution in the booth the technology provides a receiver module 20, which itself carries the UART circuit, and then over the data bus 22 of the Processor 24 is connected to this.
  • FIGS. 3 and 4 show the invention Solution.
  • Fig. 3 there is again a receiver module 30 with serial Interface usage. Via the serial connection 32, the receiver module 30 with the processor module 34 in connection.
  • the UART circuit is on the Processor module 34 a first-in-first-out memory is provided.
  • a first-in-first-out structure is thus created with, for example, 32 bytes. In doing so in the event of data being received, the data is bitwise in the First-in-first-out memory written. Once a byte is filled is the next byte in the first-in-first-out memory filled bit by bit until the data block closes End is.
  • Sending is analogous to receiving, i.e.
  • the Data is bit by bit from the first-in-first-out memory, Read byte by byte. Both the receiving and the Sending processes can take place independently of the processor (CPU).
  • the processor can preferably be in one Sleep or stand by mode (a power saving mode with negligible Power consumption).
  • the processor can Contents of the first-in-first-out memory sequentially Read out or write data sequentially there byte. With the help of a writing and a reading pointer it is possible to each bit in the first-in-first-out memory individually address. This can also result in incomplete bytes, for example only 3 bits can be sent or received. At the same time, the requirements for real-time capability of the processor considerably less than in the solution according to the state of the art with UART circuit.
  • a last-in-first-out memory can also be used.
  • the first-in-first-out memory is thus gem. Fig. 3 integrated into the CPU module.
  • the first-in-first-out memory can even be implemented with RAM cells from the normal RAM working memory in the address area of the processor (for example in the internal RAM). As a result, no additional memory circuits are required.
  • FIG. 4 shows a further embodiment of the invention.
  • the first-in-first-out memory is in the receiver module 40 integrated. This is then via the processor data bus 42 is connected to the processor module 44.
  • Both in the embodiment of the invention according to FIG. 3 4 can also be provided, that the first-in-first-out memory is only sequential from that Processor (CPU) can be written and read. On random access of the processor to the first-in-first-out memory is excluded. This contributes significantly Data security when an application is to be avoided manipulating another application's data tried to change.
  • Processor CPU
  • This further increases the flexibility of access allows the processor to read the individual bits of the First-in-first-out memory as part of its logical Address range considered and this optional and independent from the writing or reading pointers or can read.
  • This solution is particularly suitable in combination with the implementation of the first-in-first-out storage using physical RAM cells from normal working memory of the processor.
  • first-in-first-out memory can also use a comparison circuit in the first-in-first-out memory or an automatic checksum check be provided.
  • first-in-first-out memory there can also be one UART circuit acc. state of the art, for example, long protocols (with a 32-byte first-in first-out memory e.g. 40-byte protocols) to be able to process conventionally.
  • long protocols with a 32-byte first-in first-out memory e.g. 40-byte protocols
  • first-in-first-out memory it is particularly preferred to use the first-in-first-out memory to organize in the form of a ring structure. Then at an impending overflow of the first-in-first-out store Processor activated (woken up) so that this data processed from the first-in-first-out memory.
  • the first-in-first-out storage can also like operated a "classic" UART circuit of the prior art become.
  • the first-in-first-out storage can of course also can be realized with processors without power saving mode.
  • An automatic Comparators can be implemented in the interface circuit. This makes the processor of the task of comparing of received data with expected data (e.g. for authentication). According to the invention these tasks are accomplished through a first-in-first-out store done with built-in comparator, like this in Fig. 5 is shown. This allows the performance requirements to the processor and thus the power consumption be lowered. It may also be possible to use one cheaper processor to use.
  • the comparison circuit shown in Fig. 5 needs the expected data, such as a serial number or a Password, in the first-in-first-out memory.
  • a simple logic 50 automatically compares each received bit (New Bit, 2) with the content of the memory cell 51 in the first-in-first-out memory 52 on which it should be written.
  • the write pointer 53 serves the write pointer 53 both addressing the expected Bits (1) to be compared with as well as the addressing the write point of the received bit (2), which is now should be written to the first-in-first-out memory ( ⁇ 3).
  • the new bits are used by the transceiver RFI (Radio Frequency Interface) delivered.
  • this comparison circuit can also be used in conjunction with a UART circuit acc. used the prior art become. This way even an automatic comparator can be realized without first-in-first-out storage.
  • the basic function of a first-in-first-out storage is shown in Figure 6.
  • the first-in-first-out store consists of a series of memory cells that are cyclical addressed by a read and a write pointer become.
  • When writing to the first-in-first-out memory the value to be written is written to the position at which the writing pointer shows and the writing pointer turns around increment one digit.
  • When reading it is checked that the Writing pointer is not the same as the reading pointer. Then the Read the value of the memory cell to which the read pointer has shown that the reading pointer is incremented. If Writing pointer is equal to reading pointer, is the first-in-first-out memory empty. This is indicated by an appropriate Differential circuit 62 found.
  • the differential circuit 62 is always the number which indicates bits in the first-in-first-out memory this circuit can also be used to prevent overflow of the first-in-first-out memory to activate the processor and cause the processing of data so again Space is created in the first-in-first-out store.
  • Another possibility according to the invention for data comparison consists in the automatic creation of a checksum (Checksummer) of the received data, for example after the CRC procedure, which is carried out in advance (e.g. during the initialization) calculated checksum of the expected Data is compared.
  • Checksummer a checksum of the received data
  • this procedure is not as efficient as the comparator described in FIG. 5 in the first-in-first-out memory because the checksums of the received data and the expected data from the processor compared Need to become. This in turn puts a strain on the processor.
  • at most one bit error per data block be present so that it is recognized reliably.
  • the checksum of the received data may be is formed via commands other than the checksum of the expected data. This is shown in detail in FIGS. 7 and 8:
  • the CRC checksum is calculated from the expected data. This consists of two bytes. It will then be received from the Data also according to the CRC procedure the checksums educated. Then only 2 byte long CRC checksums are required be compared, and not all the data. The Comparing these short two-byte CRC checksums is essential faster than comparing the entire data.
  • the Checksum of the expected data can be done well in advance can be calculated. As shown in Fig. 8 also exists the possibility of simultaneously receiving the received data in the Enter first-in-first-out memory and in a checksum logic. This generates the checksums in real time, so that the processor only needs little computing time in real time Must carry out checksum comparison.
  • the processor significantly relieved compared to the usual UART concept. Thereby can the frequency and thus the power consumption of the processor be lower.
  • Lower power consumption means one contactless chip card in particular greater range.
  • a processor the while sending, receiving, or as long as he is not busy, put into a power saving mode can.
  • the processor can then, for example, when using preparation for sending / receiving is completed in the Power saving mode can be switched until sending / receiving is finished.
  • the energy otherwise required by the processor can then either be saved or it is the broadcast or Receive hardware available.
  • no supply spikes from the Hit the processor on the wireless signal no supply spikes from the Hit the processor on the wireless signal. Lower power consumption and cheaper energy distribution on the card chip as well as a more favorable signal behavior a greater range.
  • the send function can also be triggered on a time-controlled basis be while the processor is in sleep mode located.
  • an "autoreceive function" i.e. a automatic reception function can be realized. It can during processor power saving mode automatically after sending can be switched to reception mode without need to activate the processor.

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Description

Die vorliegende Erfindung betrifft eine Interface-Schaltung zur Übertragung von Daten über eine serielle Schnittstelle von und zu einem Prozessor und ein Verfahren zur Übertragung von Daten zwischen einer seriellen Schnittstelle und einem Prozessor.
Die vorliegende Erfindung soll zur seriellen, insbesondere drahtlosen Datenübertragung zu einem beispielsweise auf einer Chipkarte angeordneten Prozessor dienen. Besonders geeignet ist die vorliegende Erfindung für die drahtlose Datenübertragung zwischen einem Kartenleser und einer kontaktlosen Chipkarte mit Prozessor.
In diesen Anwendungsfällen soll der Prozessor entlastet werden, damit ein langsamer getakteter Prozessor verwendet werden kann. Dadurch soll der Stromverbrauch gesenkt werden (bei den heute üblichen Prozessoren ist der Stromverbrauch proportional zur Taktfrequenz). Außerdem soll der Prozessor möglichst oft und möglichst lange in den sogenannten Schlafoder Stand by-Modus geschaltet werden, in dem der Prozessor nicht arbeitet und dadurch wesentlich weniger Strom verbraucht.
Gemäß dem gegenwärtigen Stand der Technik erfolgt die Übertragung von Daten zwischen einer seriellen Schnittstelle und einem Prozessor mittels einer parallel-seriell bzw. seriellparallel-Wandlung über einen sogenannten UART (Universal Asynchronus Receiver Transmitter) -universeller asynchroner Empfänger und Sender. Dieser wird üblicherweise durch ein Schieberegister auf der Seite realisiert, an der beispielsweise der Transceiver einer drahtlosen Übertragung angeschlossen ist. Dieses Schieberegister kann bitweise beschrieben (beim Empfangen) bzw. bitweise gelesen (beim Senden) werden. Der Prozessor muß auf der anderen Seite des UART die Daten parallel und zeitsynchron zu dem verwendeten Datenübertragungsprotokoll von dem UART abholen, bzw. diesem zur Verfügung stellen (sh. Figuren 1 und 2). Dies stellt recht hohe Anforderungen an die Echtzeitfähigkeit des Prozessors. Solche hohen Anforderungen an die Echtzeitfähigkeit des Prozessors stehen im Widerspruch zu der Forderung, daß der Prozessor möglichst wenig Strom verbrauchen soll und möglichst billig sein soll. Gerade bei kontaktlosen Chipkarten sollten Prozessoren verwendet werden können, die möglichst einfach und möglichst langsam getaktet sind, und deshalb sehr wenig Strom verbrauchen und sehr billig sind. Solche Prozessoren können aber die o.g. Echtzeitanforderungen nicht erfüllen.
Man verwendet daher gegenwärtig im Stand der Technik bei kontaktlosen Chipkarten ein Verfahren, bei dem die serielle Information bitweise vom Prozessor vom Anschluß der seriellen Schnittstelle geholt bzw. an den Anschluß der seriellen Schnittstelle geschrieben wird. Diese Aufgabe bindet jedoch sehr viel Rechenzeit des Prozessors, so daß wiederum die Notwendigkeit entsteht, einen schnelleren Prozessor einzusetzen.
EP 02 90 172 zeigt eine Interface-Schaltung zur Datenübertragung zwischen zwei Datenbussen, bei der die Datenbreite angepaßt werden kann. Allerdings ist nur eine Byte-weise Anpassung möglich.
Es ist daher Aufgabe der vorliegenden Erfindung, eine Interface-Schaltung zur Übertragung von Daten über eine serielle Schnittstelle von und zu einem Prozessor anzugeben, bei der die Datenübertragung ablaufen kann, ohne daß der Prozessor damit belastet wird. Weiter ist es Aufgabe der Erfindung, ein dafür geeignetes Verfahren zur Übertragung von Daten zwischen einer seriellen Schnittstelle und einem Prozessor anzugeben.
Erfindungsgemäß wird diese Aufgabe durch eine Interface-Schaltung gelöst, bei der ein Speicher für mehrere Bus- oder Prozessor-Wortlängen (z.B. Byte) zwischen serieller Schnittstelle und Prozessor angeordnet ist.
Die Aufgabe wird ebenfalls durch ein Verfahren gelöst, bei dem die Daten seriell bitweise empfangen und in einen Speicher eingelesen und vom Prozessor dort byteweise wieder ausgelesen werden, bzw. vom Prozessor byteweise in den Speicher geschrieben und von dort bitweise gesendet werden.
Es ist dabei besonders bevorzugt, wenn der Speicher Wortoder bitweise beschrieben und ausgelesen werden kann. Dazu ist es besonders bevorzugt, daß der Speicher einen Schreib und einen Lesepointer besitzt, die jedes Bit oder jedes Wort (z. B. Byte) einzeln adressieren können.
Zur weiteren Stromersparnis ist es vorteilhaft, wenn der Prozessor über einen Stromsparmodus (Sleep- oder Stand by-Mode) mit minimalem Stromverbrauch verfügt.
Es ist weiter vorteilhaft, in dem Speicher einen Vergleicher einzubauen. Dadurch kann der Prozessor weiter entlastet werden.
Vorzugsweise kann der Vergleicher dabei eine einfache Logik umfassen, die automatisch jedes empfangene Bit mit dem Inhalt der Speicherzelle im Speicher vergleicht, auf die das empfangene Bit geschrieben werden soll.
Zur weiteren Vereinfachung der Schaltung kann der Speicher in das CPU-Modul oder in das Empfänger-Modul integriert werden. Eine weitere Vereinfachung der Schaltung ist auch dadurch möglich, daß der Speicher durch RAM-Zellen aus dem normalen RAM im Adreßbereich des Prozessors realisiert wird.
Zur weiteren Entlastung des Prozessors kann zusätzlich zu dem Speicher ein Checksummenmodul vorgesehen werden. Zusätzlich zum Checksummenmodul kann auch noch ein Vergleicher vorgesehen sein, der die Checksumme der empfangenen Daten mit einer erwarteten, vorausberechneten Checksumme vergleicht. Auf diese Weise kann der Prozessor weiter entlastet werden.
Vorzugsweise kann der Speicher in Form einer Ringstruktur realisiert werden, und/oder mit einer Überlaufdetektionsvorrichtung versehen sein, die bei einem drohenden Überlauf des Speichers den Prozessor aktiviert (aufweckt). Dadurch können Datenverluste durch Überschreiben im Speicher vermieden werden.
Bei dem erfindungsgemäßen Verfahren kann zur Entlastung des Prozessors vorzugsweise vorgesehen sein, daß der Schreib- und Lesepointer des Speichers automatisch ohne Tätigwerden des Prozessors gesetzt werden kann.
Eine wesentlich größere Flexibilität der Programmierung bietet ein Verfahren, bei dem der Prozessor die Schreib- und Lesepointer des Speichers frei setzen kann.
Noch größere programmtechnische Flexibilität bietet das Verfahren, bei dem der Prozessor die einzelnen Speicherzellen des Speichers als Bestandteile des eigenen Adreßbereichs behandelt und diese somit wahlfrei lesen und beschreiben kann.
Eine weitere Entlastung des Prozessors kann dadurch erfolgen, daß ein automatischer Datenvergleich vorgesehen wird, wobei die zu erwartenden Daten an der entsprechenden Stelle im Speicher abgespeichert sein müssen, und mittels einer einfachen Logik jedes empfangene Bit mit dem Inhalt der Speicherzelle im Speicher verglichen wird, auf die es geschrieben wird.
Dabei kann vorzugsweise der Schreibpointer des Speichers sowohl die Adressierung des erwarteten Bits, mit dem verglichen werden soll, als auch die Adressierung des empfangenen Bits, das jetzt in den Speicher geschrieben werden soll, liefern. Auf diese Weise ergibt sich eine Vereinfachung der Programmierung und des Schaltungsaufbaus.
Hierbei kann vorzugsweise nach dem Vergleich aller Bits eines Bytes ein diesem Byte zugeordnetes Bit auf 0 gesetzt werden, wenn alle Bits gleich waren, während es sonst auf 1 gesetzt wird. Dabei ist es besonders bevorzugt, wenn auf die zugeordneten Bits von dem Prozessor byteweise zugegriffen werden kann. Durch Ausmaskieren von Vergleichsinformationen kann schnell und einfach eine neu empfangene Bitfolge bewertet werden.
Vorzugsweise kann auch dabei der Prozessor während der Datenübertragung in einen Stromsparmodus (Sleep- oder Stand by-Mode) geschaltet werden. Dabei ist es besonders bevorzugt, daß der Prozessor bei einem drohenden Überlauf des Speichers aktiviert (aufgeweckt) wird.
Anstelle des relativ aufwendigen Vergleichs der einzelnen Bits kann auch ein automatischer Datenvergleich vorgesehen werden, wobei automatisch eine Prüfsumme der empfangenen Daten mit einer im voraus berechneten Prüfsumme der zu erwartenden Daten verglichen wird.
Auf diese Weise kann der Prozessor weiter entlastet werden, indem Vergleiche, z.B. der Seriennummer der kontaktlosen Chipkarte, automatisiert und ohne Unterstützung durch den Prozessor während des Datenempfangs stattfinden können.
Mit der vorliegenden Erfindung können auch Protokolle verarbeitet werden, die die Übertragung von Bruchteilen eines Bytes zulassen (z.B. nur 3 Bit).
Sowohl die Anwendung von Mehrwort-Speichern im seriellen Interface von Chipkarten, als auch die Verwendung solcher automatischer Vergleichsschaltungen und -verfahren in Kombination mit einer CPU sind bisher nicht bekannt gewesen.
Im folgenden wird die Erfindung anhand der in der beiliegenden Zeichnung dargestellten Ausführungsformen näher erläutert. Es zeigen:
  • Fig. 1 den Stand der Technik mit serieller Übertragung zwischen Empfängermodul und Prozessormodul;
  • Fig. 2 den Stand der Technik mit Anschluß des Empfängermoduls an den CPU-Bus.
  • Fig. 3 eine erfindungsgemäße Lösung mit serieller Übertragung der Daten zwischen Empfängermodul und dem Prozessormodul;
  • Fig. 4 eine erfindungsgemäße Lösung mit Anschluß des Empfängermoduls an den Prozessorbus;
  • Fig. 5 einen erfindungsgemäßen FiFo-Speicher mit Vergleichsschaltung zur Überprüfung der Richtigkeit erwarteter Daten;
  • Fig. 6 eine Prinzipdarstellung des First-in-First-out-Speichers;
  • Fig. 7 einen erfindungsgemäßen Datenvergleich über Bildung einer Prüfsumme; und
  • Fig. 8 die Bildung der Prüfsumme parallel zum Laden der Daten in den First-in-First-out-Speicher.
    • Die Figuren 1 und 2 zeigen nochmals die Probleme des Standes der Technik auf. Entweder kann der Empfänger 10 über eine serielle Verbindung 12 mit dem Prozessormodul 14 verbunden sein, auf dem dann eine UART (Universal Asynchronuous Receiver Transmitter = universeller asynchroner Empfänger und Sender)-Schaltung vorgesehen ist. Eine andere Lösung im Stand der Technik sieht ein Empfängermodul 20 vor, welches selbst die UART-Schaltung trägt, und dann über den Datenbus 22 des Prozessors 24 an diesen angeschlossen ist.
    Die Figuren 3 und 4 zeigen demgegenüber die erfindungsgemäße Lösung. In Fig. 3 findet wieder ein Empfängermodul 30 mit serieller Schnittstelle Verwendung. Über die serielle Verbindung 32 steht das Empfängermodul 30 mit dem Prozessormodul 34 in Verbindung. Anstelle der UART-Schaltung ist jedoch auf dem Prozessormodul 34 ein First-in-First-out-Speicher vorgesehen. Statt der UART-Schaltung wird also eine First-in-First-out-Struktur mit beispielsweise 32 Byte verwendet. Dabei werden im Fall des Empfangens von Daten die Daten bitweise in den First-in-First-out-Speicher geschrieben. Sobald ein Byte gefüllt ist, wird automatisch das nächste Byte im First-in-First-out-Speicher bitweise gefüllt, bis der Datenblock zu Ende ist. Das Senden läuft analog zum Empfangen ab, d.h., die Daten werden aus dem First-in-First-out-Speicher bitweise, Byte nach Byte ausgelesen. Sowohl der Empfangs- als auch der Sendevorgang können unabhängig von dem Prozessor (CPU) ablaufen. Vorzugsweise kann sich der Prozessor dabei in einem Sleep- oder Stand by-Mode (einem Stromsparmodus mit vernachlässigbarem Stromverbrauch) befinden. Der Prozessor kann den Inhalt des First-in-First-out-Speichers byteweise sequentiell auslesen bzw. byteweise sequentiell Daten dort einschreiben. Mit Hilfe eines Schreib- und eines Lesepointers ist es möglich, jedes Bit in dem First-in-First-out-Speicher einzeln zu adressieren. Dadurch können auch unvollständige Bytes, beispielsweise nur 3 Bit, gesendet oder empfangen werden. Gleichzeitig sind die Anforderungen an die Echtzeitfähigkeit des Prozessors erheblich geringer als bei der Lösung gemäß dem Stand der Technik mit UART-Schaltung.
    Alternativ zu einem First-in-First-out-Speicher kann auch ein Last-in-First-out-Speicher (LiFo) verwendet werden. Hierbei wird lediglich die Reihenfolge der empfangenen und gesendeten Daten umgekehrt. Dies kann bei der Programmierung berücksichtigt oder sogar erwünscht sein. Die folgenden Ausführungen lassen sich selbstverständlich analog für einen Last-in-First-out-Speicher anwenden.
    Der First-in-First-out-Speicher ist also bei der vorliegenden Ausführungsform gem. Fig. 3 in das CPU-Modul integriert. Der First-in-First-out-Speicher kann dabei sogar mit RAM-Zellen aus dem normalen RAM-Arbeitsspeicher im Adreßbereich des Prozessors (beispielsweise im internen RAM) realisiert werden. Dadurch sind keine zusätzlichen Speicherschaltungen erforderlich.
    Die Figur 4 zeigt eine weitere Ausführungsform der Erfindung. Dabei ist der First-in-First-out-Speicher in das Empfängermodul 40 integriert. Dieses ist sodann über den Prozessordatenbus 42 mit dem Prozessormodul 44 verbunden.
    Sowohl bei der Ausführungsform der Erfindung nach Fig. 3 als auch bei der Ausführugsform nach Fig. 4 kann vorgesehen sein, daß der First-in-First-out-Speicher nur sequentiell von dem Prozessor (CPU) beschrieben und gelesen werden kann. Ein wahlfreier Zugriff des Prozessors auf den First-in-First-out-Speicher ist damit ausgeschlossen. Dies trägt erheblich zur Datensicherheit bei, wenn vermieden werden soll, daß eine Anwendung manipulierenderweise die Daten einer anderen Anwendung zu ändern versucht.
    Eine wesentlich flexiblere Programmierung ist jedoch möglich, wenn der Prozessor den Schreib- und Lesepointer des First-in-First-out-Speichers frei setzen kann. Damit kann sowohl beeinflußt werden, an welcher Stelle (auf das Bit genau) der Prozessor parallel liest bzw. schreibt, als auch an welcher Stelle (auf das Bit genau) das Drahtlos-Interface seriell schreibt bzw. liest.
    Eine weitere Erhöhung der Flexibilität des Zugriffs wird dadurch erlaubt, daß der Prozessor die einzelnen Bits des First-in-First-out-Speichers als Bestandteile seines logischen Adressenbereichs betrachtet und diese wahlfrei und unabhängig von den Schreib- bzw. Lesepointern beschreiben bzw. lesen kann. Diese Lösung eignet sich besonders in Verbindung mit der Realisierung des First-in-First-out-Speichers mittels physikalischer RAM-Zellen aus dem normalen Arbeitsspeicher des Prozessors.
    Bei jeder der beschriebenen Ausführungsformen des First-in-First-out-Speichers kann zusätzlich eine Vergleichsschaltung im First-in-First-out-Speicher oder eine automatische Checksummenprüfung vorgesehen werden.
    Zusätzlich zum First-in-First-out-Speicher kann auch noch eine UART-Schaltung gem. dem Stand der Technik vorgesehen werden, um beispielsweise lange Protokolle (bei einem 32-Byte-First-in-First-out-Speicher beispielsweise 40-Byte-Protokolle) konventionell bearbeiten zu können.
    Besonders bevorzugt ist es, den First-in-First-out-Speicher in Form einer Ringstruktur zu organisieren. Dann kann bei einem drohenden Überlauf des First-in-First-out-Speichers der Prozessor aktiviert (aufgeweckt) werden, damit dieser Daten aus dem First-in-First-out-Speicher abarbeitet.
    Im Bedarfsfall kann der First-in-First-out-Speicher auch wie eine "klassische" UART-Schaltung des Standes der Technik betrieben werden.
    Der First-in-First-out-Speicher kann selbstverständlich auch mit Prozessoren ohne Stromsparmodus realisiert werden.
    Zur zusätzlichen Entlastung des Prozessors kann ein automatischer Vergleicher in der Interface-Schaltung realisiert werden. Dadurch wird der Prozessor von der Aufgabe des Vergleichens von empfangenen Daten mit erwarteten Daten (beispielsweise zur Authentifizierung) entlastet werden. Erfindungsgemäß werden diese Aufgaben durch einen First-in-First-out-Speicher mit eingebautem Vergleicher erledigt, wie dies in Fig. 5 dargestellt ist. Dadurch können die Leistungsanforderungen an den Prozessor und damit der Stromverbrauch weiter gesenkt werden. Ebenfalls ist es eventuell möglich, einen preisgünstigeren Prozessor zu verwenden.
    Die in Fig. 5 dargestellte Vergleichsschaltung benötigt die erwarteten Daten, beispielsweise eine Seriennummer oder ein Passwort, im First-in-First-out-Speicher. Eine einfache Logik 50 vergleicht automatisch jedes empfangene Bit (New Bit, 2) mit dem Inhalt der Speicherzelle 51 im First-in-First-out-Speicher 52 auf die es geschrieben werden soll. Somit dient der Schreibpointer 53 sowohl der Adressierung des erwarteten Bits (1), mit dem verglichen werden soll, als auch der Adressierung der Schreibstelle des empfangenen Bits (2), das jetzt in den First-in-First-out-Speicher geschrieben werden soll (→3). Die neuen Bits werden dabei von der Sende-Empfangseinheit RFI (Radio Frequency Interface) geliefert.
    Nachdem alle Bits eines Bytes verglichen und in den First-in-First-out-Speicher 52 geschrieben worden sind, wird, wenn alle Bits gleich waren, ein diesem Byte zugeordnetes Bit in einem speziellen Vergleichsregister 54 auf 0 gesetzt, sonst wird dieses Bit auf 1 gesetzt. Die Funktion ist dabei folgende, daß das Register 54 vor Beginn der Vergleichsoperation auf 0 gesetzt wird, und die Logik 50, sobald einmal der Zustand altes Bit ‡ neues Bit eintritt, die entsprechende Speicherzelle des Registers 54 auf 1 setzt. Anschließend wird mit dem folgenden Byte bitweise fortgefahren, bis der Datenblock verarbeitet ist. Auf den Inhalt des Registers 54, also die Vergleichsinformation, kann byteweise vom Prozessor zugegriffen werden. Durch Ausmaskieren von Vergleichsinformationen kann schnell und einfach eine neu empfangene Bitfolge bewertet werden.
    Diese Vergleichsschaltung kann übrigens auch in Verbindung mit einer UART-Schaltung gem. dem Stand der Technik verwendet werden. Auf diese Weise kann auch ein automatischer Vergleicher ohne First-in-First-out-Speicher realisiert werden.
    Die prinzipielle Funktion eines First-in-First-out-Speichers ist in der Figur 6 dargestellt. Der First-in-First-out-Speicher besteht aus einer Reihe von Speicherzellen, die zyklisch durch einen Lese- und einen Schreibpointer adressiert werden. Beim Schreiben in den First-in-First-out-Speicher wird der zu schreibende Wert an die Stelle geschrieben, an die der Schreibpointer zeigt und der Schreibpointer wird um eine Stelle inkrementiert. Beim Lesen wird geprüft, daß der Schreibpointer ungleich dem Lesepointer ist. Sodann wird der Wert der Speicherzelle ausgelesen, auf die der Lesepointer gezeigt hat, der Lesepointer wird inkrementiert. Wenn Schreibpointer gleich Lesepointer ist, ist der First-in-First-out-Speicher leer. Dies wird durch eine entsprechende Differenzschaltung 62 festgestellt. Dann wird entweder der Wert 0 oder die Mitteilung zurückgegeben, daß ein Lesen nicht möglich ist. Da die Differenzschaltung 62 also stets die Anzahl der Bits im First-in-First-out-Speicher angibt, kann diese Schaltung auch verwendet werden, um vor einem Überlauf des First-in-First-out-Speichers den Prozessor zu aktivieren und die Abarbeitung von Daten zu veranlassen, damit wieder Platz im First-in-First-out-Speicher geschaffen wird.
    Eine weitere erfindungsgemäße Möglichkeit für den Datenvergleich besteht in der automatischen Erstellung einer Prüfsumme (Checksummer) der empfangenen Daten, beispielsweise nach dem CRC-Verfahren, die mit einer im voraus (beispielsweise während der Initialisierung) berechneten Prüfsumme der zu erwartenden Daten verglichen wird. Dieses Verfahren ist jedoch nicht so effizient, wie der in Fig. 5 beschriebene Vergleicher im First-in-First-out-Speicher, da die Checksummen der empfangenen Daten und der erwarteten Daten vom Prozessor verglichen werden müssen. Dies belastet also wiederum den Prozessor. Außerdem darf höchstens ein Bitfehler pro Datenblock vorhanden sein, damit dieser sicher erkannt wird. Darüber hinaus muß eine Logik zwischen Daten und Befehlen unterscheiden, da sonst die Prüfsumme der empfangenen Daten unter Umständen über andere Befehle gebildet wird, als die Prüfsumme der erwarteten Daten. Dies ist im einzelnen in den Figuren 7 und 8 dargestellt:
    Aus den erwarteten Daten wird die CRC-Prüfsumme berechnet. Diese besteht aus zwei Bytes. Es werden sodann aus den empfangenen Daten ebenfalls nach dem CRC-Verfahren die Prüfsummen gebildet. Es müssen dann lediglich 2 Byte-lange CRC-Prüfsummen verglichen werden, und nicht die ganzen Daten. Der Vergleich dieser kurzen CRC-Prüfsummen aus zwei Byte ist wesentlich schneller als der Vergleich der gesamten Daten. Die Prüfsumme der zu erwartenden Daten kann bereits lange im voraus errechnet werden. Wie in Fig. 8 dargestellt besteht auch die Möglichkeit, die empfangenen Daten gleichzeitig in den First-in-First-out-Speicher und in eine Checksummenlogik einzugeben. Diese erzeugt in Echtzeit die Checksummen, so daß der Prozessor in Echtzeit nur noch den wenig Rechenzeit bedürftigen Checksummenvergleich durchführen muß.
    Auf diese Weise kann durch Hinzufügen eines First-in-First-out-Speichers, sowie ggf. eines Vegleichers oder eines Prüfsummengenerators, der automatisch eine Prüfsumme über die empfangenen Daten bildet, der Prozessor erheblich entlastet werden, im Vergleich zu dem üblichen UART-Konzept. Dadurch kann die Frequenz und damit der Stromverbrauch des Prozessors niedriger sein. Niedrigerer Stromverbrauch bedeutet bei einer kontaktlosen Chipkarte insbesondere größere Reichweite.
    Besonders bevorzugt ist es dabei, einen Prozessor zu verwenden der während des Sendens, Empfangens, oder solange er nicht beschäftigt ist, in einen Stromsparmodus versetzt werden kann. Der Prozessor kann dann beispielsweise, wenn er mit der Vorbereitung für das Senden/Empfangen fertig ist, in den Stromsparmodus geschaltet werden, bis das Senden/Empfangen beendet ist. Die sonst vom Prozessor benötigte Energie kann dann entweder gespart werden oder sie steht der Sende- bzw. Empfangshardware zur Verfügung. Außerdem können während des Sende- bzw. Empfangsbetriebs keine Versorgungsspikes von dem Prozessor auf das drahtlos übertragene Signal durchschlagen. Geringerer Stromverbrauch und günstigere Energieverteilung auf dem Kartenchip sowie ein günstigeres Signalverhalten ergeben eine größere Reichweite.
    Darüber hinaus kann die Sendefunktion auch zeitgesteuert ausgelöst werden, während sich der Prozessor im Stromsparmodus befindet. Ebenso kann eine "Autoreceive-Funktion", d.h. eine automatische Empfangsfunktion realisiert werden. Dabei kann während des Stromsparmodus des Prozessors nach dem Senden automatisch in den Empfangsbetrieb umgeschaltet werden, ohne den Prozessor aktivieren zu müssen.

    Claims (25)

    1. Interface-Schaltung zur Übertragung von Daten über eine serielle Schnittstelle von und zu einem Prozessor (CPU),
      dadurch gekennzeichnet, daß lediglich ein Speicher für mehrere Bus- oder Prozessor-Wortlängen zwischen serieller Schnittstelle und Prozessor (CPU) angeordnet ist, wobei der Speicher (52) wortoder bitweise beschrieben und ausgelesen werden kann.
    2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Speicher (52) einen Schreib- und einen Lesepointer besitzt, die jedes Bit oder jedes Wort, z.B. Byte einzeln adressieren können.
    3. Schaltung nach Anspruch 1, oder 2, dadurch gekennzeichnet, daß der Prozessor (CPU) über einen Stromsparmodus, auch Sleepmode genannt mit minimalem Stromverbrauch verfügt.
    4. Schaltung nach Anspruch 1, 2, oder 3, dadurch gekennzeichnet, daß in dem Speicher (52) ein Vergleicher eingebaut ist.
    5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß der Vergleicher eine einfache Logik (50) umfaßt, die automatisch jedes empfangene Bit (2) mit dem Inhalt der Speicherzelle (1) im Speicher (52) vergleicht, auf die das empfangene Bit (2) geschrieben werden soll.
    6. Schaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Speicher (52) in das CPU-Modul (34) integriert ist.
    7. Schaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Speicher (52) in das Empfängermodul (40) integriert ist.
    8. Schaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß der Speicher (52) durch RAM-Zellen aus dem normalen RAM im Adressbereich des Prozessors (CPU) realisiert ist.
    9. Schaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß zusätzlich zum Speicher (52) ein Checksummenmodul vorgesehen ist.
    10. Schaltung nach Anspruch 9, dadurch gekennzeichnet, daß zusätzlich zum Checksummenmodul ein Vergleicher vorgesehen ist, der die Checksumme der empfangenen Daten mit einer erwarteten vorausberechneten Checksumme vergleicht.
    11. Schaltung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß der Speicher (52) in Form einer Ringstruktur realisiert ist.
    12. Schaltung nach einem der Ansprüche 1 bis 11, da-durch gekennzeichnet, daß der Speicher (52) mit einer Überlaufdetektionsvorrichtung versehen ist, die bei einem drohenden Überlauf des Speichers (52) den Prozessor (CPU) aktiviert oder aufweckt.
    13. Verfahren zur Übertragung von Daten zwischen einer seriellen Schnittstelle und einem Prozessor, dadurch gekennzeichnet, daß die Daten seriell bitweise empfangen und in einen Speicher (52) eingelesen und vom Prozessor (CPU) dort byteweise wieder ausgelesen werden, bzw. vom Prozessor (CPU) byteweise in den Speicher (52) geschrieben und von dort bitweise gesendet werden.
    14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß der Speicher (52) vom Prozessor (CPU) nur sequentiell gelesen und beschrieben werden kann, indem Schreib- und Lesepointer des Speichers automatisch ohne Belastung des Prozessors (CPU) gesetzt werden.
    15. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß der Prozessor (CPU) Schreib- und Lesepointer des Speichers (52) frei setzen kann.
    16. Verfahren nach Anspruch 13 oder 15, dadurch gekennzeichnet, daß der Prozessor (CPU) die einzelnen Speicherzellen des Speichers (52) als Bestandteile des eigenen Adreßbereichs behandelt und diese somit wahlfrei lesen und beschreiben kann.
    17. Verfahren nach einem der Ansprüche 13 bis 16, dadurch gekennzeichnet, daß ein automatischer Datenvergleich vorgesehen wird, wobei die zu erwartenden Daten an der entsprechenden Stelle im Speicher (52) abgespeichert sein müssen, und mittels einer einfachen Logik (50) jedes empfangene Bit (2) mit dem Inhalt der Speicherzelle (51) im Speicher (52) verglichen wird, auf die es geschrieben wird.
    18. Verfahren nach Anspruch 17, dadurch gekennzeichnet, daß der Schreibpointer (53) des Speichers (52) sowohl die Adressierung des erwarteten Bits, mit dem verglichen werden soll, als auch die Adressierung des empfangenen Bits (2), das jetzt in den Speicher geschrieben werden soll, liefert.
    19. Verfahren nach Anspruch 17 oder 18, dadurch gekennzeichnet, daß nach dem Vergleich aller Bits eines Byte ein diesem Byte zugeordnetes Bit (4) auf 0 gesetzt wird, wenn alle Bits gleich waren, während es sonst auf 1 gesetzt wird.
    20. Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß auf die zugeordneten Bits von dem Prozessor (CPU) byteweise zugegriffen werden kann.
    21. Verfahren nach einem der Ansprüche 13 bis 20, dadurch gekennzeichnet, daß der Prozessor (CPU) während der Datenübertragung in einen Stromsparmodus, auch Sleepmode genannt geschaltet wird.
    22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß der Prozessor (CPU) bei einem drohenden Überlauf des Speichers (52) aktiviert oder aufgeweckt wird.
    23. Verfahren nach einem der Ansprüche 13 bis 16 dadurch gekennzeichnet, daß ein automatischer Datenvergleich vorgesehen ist, wobei automatisch eine Prüfsumme der empfangenen Daten mit einer im voraus berechneten Prüfsumme der zu erwartenden Daten verglichen wird.
    24. Verfahren nach einem der Ansprüche 21 bis 23, dadurch gekennzeichnet, daß das Senden von Daten aus dem Speicher (52) zeitgesteuert eingeleitet werden kann, ohne daß der Prozessor (CPU) dabei aktiviert oder aufgeweckt werden muß.
    25. Verfahren nach einem der Ansprüche 21 bis 24, dadurch gekennzeichnet, daß nach dem Senden von Daten automatisch in den Empfangsbetrieb umgeschaltet werden kann, ohne daß der Prozessor (CPU) dabei aktiviert oder aufgeweckt werden muß.
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