JPS63272143A - 通信システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般に、デジタル電話交換システムに関し、
そしてさらに具体的には、アドレス変換を提供するメツ
セージ交換（ｓｗｉｔｃｈ）を有するそのようなシステ
ムに関する。

従来の技術及び発明が解決しようとする問題点現代の電
話交換システムは、中央処理装置と、交換網と、加入者
ライン、トランク又はデジタル搬送機構に結合するため
の複数の周辺ユニットとを通常具備する共通制御プログ
ラム記憶式機械である。中央処理装置は、中央メツセー
ジ・コントローラーを経由し、交換網を通して周辺ユニ
ットと通信する。処理装置は、動作要求を受信し、そし
てシステムの多様な機能ユニットにコマンドで応答する
。そのようなシステムの完全な説明は、本発明と同じ譲
受人に対する、１９８０年７月１５日発行の米国特許第
４．２１３．２０１号から利用可能である。システムの
主要ハードウェア・モジュールは、中央制御装置（ＣＣ
）、中央メツセージ・コントローラー（ＣＭＣ）　、入
力−出力コントローラー（ＩＯＣ）、交換網（ＮＭ）　
、及び周辺モジュール（ＰＭ）である。

コア装置（ＣＣ，ＣＭＣ，ＩＯＣ，とＮＭ）は、主に、
システム容量を増加させ、そして網トラフィック・ハン
ドリング、システム制御メツセージ処理、及びコールの
実時間処理における容量ボトルネックを除去するために
、連続的に展開される。

システムの最近のアーキテクチャ−の発展において、Ｃ
ＭＣの制御メツセージ多重化機能（多数の交換網／周辺
モジュールに対し１つのＣＣ）は、新システム要素のメ
ツセージ分布機能であるメツセージ交換（ＭＳ）によっ
て置換された。メツセージ交換は、ボートの任意及び総
ての間のメツセージをルート指定する高容量フレーム交
換である。

それは、多様なシステム処理装置を相互接続する、高帯
域幅構内通信網として動作する。こうして、多重制御処
理装置は、メツセージ交換を経由して多重交換網／周辺
モジュールへのアクセスを共有する。さらに、交換網／
周辺モジュールの間の自主的なメツセージ処理が行われ
る。メツセージ交換は、ＣＭＣに対して非常に増大した
メツセージ帯域幅を提供する。

メツセージ交換の導入と関連して、新しい計算モジュー
ル（ＣＭ）が、ＣＣに置き換わり、そして増大処理能力
を提供するために開発された。ＭＳとＣＭとの通信を提
供するために、高ビツト率で動作する短距離ファイバー
光伝送リンクが使用される。その全帯域幅は、０Ｍメツ
セージ伝送のために利用可能であり、こうして伝送リン
クはシステムにおける制御メツセージのボトルネックで
はないことが保証される。

メツセージ交換はＬＡＮとして構成されるために、その
機能は、マイクロプロセッサ−の制御下で１つのボート
から別のボートにメツセージを転送することにある。こ
うして、ＭＳは、システムのメツセージ処理ハブであり
、ボートに直接に（計算モジュール、交換網、Ｉ１０コ
ントローラー）、又は間接に（周辺装置）結合された多
様なサブシステムを互いに自由に通信可能にする。

メツセージ交換は、処理装置（ＭＳＰ）、ボート対ポー
ト交換を行うためのトランザクション・バス（Ｔバス）
、ＭＳＰをＭＳの他の要素に相互接続するための処理装
置バス（Ｐバス）、及ヒＭＳとシステムの残りの間の通
信のためのデータ・ボート・カードを具備する。ＭＳに
よるメツセージの転送は、基本的にパケット交換として
機能するＴバスで行われる。ルート指定される各メツセ
ージは、交換の出ボートに対応する宛て先アドレスを含
むヘッダーを含む。各ポートは、それ自身のアドレスを
認識し、そしてこうしてバスにおけるメツセージを受信
するように適合される。このため、メツセージ転送にお
いて、データ又はメツセージ転送に対する宛て先は、デ
ータ転送に先行するアドレス・サイクル中に識別される
。

信頼性のために重複された大きな部分を有し、そして分
散処理装置として動作するこの形式のシステムにおいて
、メツセージ交換のポートにおける物理的出現によって
ではなく、受容器の機能によって、幾つかのメツセージ
の宛て先を規定することが望ましいことが分かった。こ
うして、ＭＳから機能ユニットへのデータ・リンクが、
障害、保守、システム展開等の如く、何等かの理由のた
めに再構成される時は常に、機能宛て先は、同一のまま
である。

問題点を解決するための手段 こうして、発明により、メツセージ交換は、マツパ−回
路を提供される。各メツセージ・ヘッダーは、物理アド
レスと論理アドレスを提供され、そしてマツパ−回路は
、論理アドレスを物理アドレスに変換し、かつ所定の物
理アドレスを変換された物理アドレスで置き換えるため
に、所定の物理アドレスに応答する。

メツセージ交換におけるマツパ−回路を有するさらに利
点は、それが、監視目的のために、多様な論理アドレス
にフラグを立てる能力を提供し、そして多重論理アドレ
スを同一物理アドレスにマツプ可能にするということで
ある。

実施例 発明の実施例の実施態様が、図面に関連して、今記載さ
れるであろう。

第１図は、中央メツセージ・コントローラー（ＣＭＣ）
１１と入力／出力コントローラー１２を経由して、入力
／出力装置に結合された中央制御装置（ＣＣ）１０を具
備する現在のデジタル電話交換システムの制御構造を示
す。中央制御装置１０はまた、ＣＭＣｌ　ｌ、交換網（
ＮＭ）１３と周辺モジュール（ＰＭ）１５を経由して、
電話網のラインとトランクに結合され、後者は、周辺制
御処理装置（ＰＣＰ）１４によって制御され−る。その
ようなシステムのブロック又はモジュールの幾つか又は
総ては、それぞれのマイクロプロセッサ−を具備するが
、コール処理制御は、完全にシステムの中央制御ｌＯに
ある。即ち、ＣＣ１０は、システムの他のユニットから
情報を受信し、そしてコール・ルート指定と保守手順の
如く、交換局の通常の機能を行うために、コマンドと命
令に適切に応答する。

中央処理装置をアンロードし、そしてこうしてシステム
のコール・ハンドリング能力を増大させるために、ポー
トに直接又は間接に結合された多様なサブシステムが互
いに自由に通信することを可能にする装置で、ｃｃｉｏ
との間のコールを単・− にルート指定する中央メツセージ・コントローラー１１
を置き換えることが望ましい。

第２図は、分散制御構造を有し、かつシステムのメツセ
ージ処理ハブであるメツセージ交換２０を具備する電話
システムのアーキテクチャ−を示す。データ・ポートは
、メツセージ・ルート指定処理装置２１、コール管理処
理装置２２、及び入力／出力コントローラー２３の如く
、システムの多様な機能ユニットに結合されて示される
。それはまた、網制御処理装置２５によって制御される
交換網２４と、交換網２４を経由して周辺制御処理装置
２７によって制御される周辺モジュール２６とに結合さ
れる。メツセージ交換は、基本的に、高容量フレーム交
換であるために、それに結合されたユニット又はノード
の任意の対は、メツセージを自主的に交換する。メツセ
ージを別のユニットに送信することを望む各ユニットは
、宛て先のアドレスによって先行されるデータのパケッ
トとしてメツセージを組み立て、そしてメツセージ交換
において受信される各メツセージは、宛て先アドレスに
よりルート指定される。

第３図は、処理バス（Ｐバス）とトランザクション・バ
ス（Ｔバス）と共に、メツセージ交換処理装置（ＭＳＰ
）３１．クロック回路３２、マツパ−回路３３を具備す
るメツセージ交換３０を示すブロック図である。交換３
０は、ＤＳ−３０、ＤＭＳ−Ｘ、ＤＭＳ−ＹＳ　ＨＤＬ
Ｃ，ＤＳ−５１２の如く、任意の１つの所定のプロトコ
ルにより、データ・メツセージを受信するように適合さ
れたポート・カード３４を経由して、交換システム（第
２図）の機能ユニットに結合される。これらのプロトコ
ルは、１９８６年５月６日提出の米国特許出願第８６０
．３５９号と１９８６年３月３１日提出の米国特許出願
第８４６．４４０号を含む種々の出版物において議論さ
れる。

各ポート・カードは、双方向性データ・ストリームを処
理し、そして伝送中のデータ・メツセージを記憶するた
めの入力及び出力バッ７アーを含む。ポート・カード３
４は、メツセージ交換のＴバスに結合され、そして各々
は、バスにおけるそれ自身のアドレスを認識するように
適合される。

このため、機能ユニットに対する各データ・リンク・チ
ャネルは、宛て先ノードのカード及びチャネル・アドレ
ス識別を指定することによってアドレス指定可能である
。ポート・カードは、チャネルと呼ばれる多重ポート（
例えば、３２）を含む。

それらは、事実、時分割多重データ・リンクにおけるチ
ャネルであるか、又は分離した物理リンクである。図示
されていないが、ポート・カードはまた、コンフィギユ
レーション制御と保守のためにＰバスに結合される。

機能的観点から、Ｔバスは、多重化アドレス及びデータ
情報を保持する３２ビット幅の双方向性バスと、アドレ
ス・サイクル、データ・サイクル、メツセージ終結サイ
クル等の如く、アドレス／データ・バスの多様な状態を
識別する制御／ステータス・バスと、バス競合を解決す
るための仲裁機構を実現するためのアクセス制御バスと
、バスとポート・カードの動作のために必要なりロック
信号の総てを保持するタイミング・バスとを含む。

後に議論される如く、マツパ−回路は、アドレス変換テ
ーブルを含む。ＭＳＰ３１．クロック回路３２とマツパ
−回路３３は、メツセージ交換の機能を制御するＰバス
で通信する。ＭＳＰは、インターフェース回路３５を通
って、Ｔバスを経由し、ＭＳの他のポートと通信可能と
なる。マツパ−回路３３の変換テーブルは、Ｐバスを経
由して更新される。

以前に議論された如く、多くの場合に、メツセージの宛
て先アドレスをその論理又は機能アドレスにより識別す
ることが望ましい。このため、メツセージ交換は、第４
図に示されたメツセージ・７オーマツトのメツセージ・
ヘッダー・フィールドに示された如く、２つの形式のア
ドレス指定モードをサポート可能であることが必要であ
る。メツセージ宛て先の物理アドレスは、ポート・カー
ドと、そのポート・カードにおけるデータ・チャネルに
よって識別される。メツセージ宛て先の論理アドレスは
、宛て先ノード識別に対応する。これらの２つのアドレ
ス指定モードは、それぞれ、マツパ−・バイパス及びマ
ツパ−・アシストと呼ばれる。

メツセージのソースは、マツパ−回路のみにより認識さ
れるヘッダーにおける１つの所定物理アドレス、例えば
、全１ビツト、を使用することにより、どのモードがメ
ツセージ交換によって使用されるかを明示的に指示する
。それから、後者は、メツセージのヘッダーに含まれた
論理アドレスをＴバスにおける物理アドレスに変換する
ために、所定の物理アドレスに応答する。これは、メツ
セージの本体を受信するマツパ−回路３３なしに行われ
る。それは、メツセージ・ヘッダーのみヲＳ理する。

第５図は、マツパ−回路３３のブロック概略図である。

それは、状態機械回路４１によって制御されるマツピン
グ・メモリ４０を具備する。メモリ４０のロケーション
は、Ｐバスに直接に結合されたアドレス・セレクト回路
４２によって選択され、そして論理アドレス・レジスタ
ー４３を経由してＴバスに結合される。アドレス・セレ
クト回路４２はまた、メモリ４０の内容をリフレッシュ
するために適合されたリフレッシュ回路４４に結合され
る。メモリ４０のデータ・ポートは、Ｐバスに直接に、
そして物理アドレス・レジスター４５を経由してＴバス
に結合される。こうして、マツピング・メモリ４０は、
ｌ）対応する物理アドレスにマツプされるＴバス論理ア
ドレス、２）妥当性チェンクされる変換された物理アド
レス、３）リフレッシュ・アドレス、と４）ＭＳＰ３１
からのＰバス・アドレス、とを受信する。この実施態様
において、メモリ４０は、ダイナミックＲＡＭであり、
このため周期的リフレッシュを必要とする。これは、ス
タガー・リフレッシュ（ｓｔａｇｇｅｒｅｄｒｅｆｒｅ
ｓｈ）を使用して行われ、この場合連続するロケーショ
ンは、それら総てをリフレッシュするための時間がリフ
レッシュ率に等しい如き率においてリフレッシュされる
。もちろん、リフレッシュを必要としないスタティック
ＲＡＭもまた使用される。

マツピング又は変換動作は、マツパ−・アシスト要求が
Ｔバスにおいて受信される時、即ち、マツパ−回路３３
がメツセージにおけるヘラグーの物理アドレス部分にお
いて所定アドレス（例えば、総て′ｌ′）を検出する時
、起動される３つ乃至５つの分離フェーズを含む。この
動作は、メモリに上記の４つのアドレスの内最初の２つ
を提出する。

マツピング・メモリ４０は、Ｔバスのためのマツプ動作
を行うために使用されたデータを保持するための幾つか
のデータ・テーブルを含む。これらのテーブルは、第６
図に示される。２つのテーブル゛′一次及び二次物理ア
ドレス・テーブル″は、各々６５５３６論理アドレス（
Ｌ　Ａ）のデータを保持する。データの最初の部分は、
ＬＡに関連した物理アドレス（ＰＰＡ）であり、そして
２番目は、ＬＡのための使用可／使用不可フラグ（ＰＬ
ＡＣ）である。また、上記の２つのエントリの各々に対
し、パリティ・データが存在する。上記の如く、一次及
び二次（ＳＰＡ、５ＬＡＣ）テーブルが提供され、その
結果−次データが、何等かの理由のために使用不可であ
るならば、マツパ−は、多分、マツプ動作障害を発生せ
ずに、ＬＡを二次テーブルにマツプする。他の２つのテ
ーブル−物理アドレス（ＰＡＣ）及びカード（ＣＡＣ）
クロージヤー・テーブル−は、６５５３６ＰＡの各々の
対する使用可／使用不可フラグを含む。また、これらの
エントリに対しパリティ・データが存在する。これらの
テーブルの総ては、メツセージ交換３１によって、必要
に応じて更新される。

マツプ要求に応答して行われる動作シーケンスは、次の
如くである。

１、マツパ−・アシスト要求フェーズ中Ｔバスから獲得
されたＬＡは、一次物理アドレス（ＰＰＡ）を獲得する
ために一次テーブルに適用される。

同時に、ＬＡは、−次論理アドレス・りａ−ジャー・ビ
ット（ＰＬＡＣ）を獲得するために、同じテーブルに適
用される。これは、ＬＡが一次パスに対する許容ＬＡで
あることを検証するために使用される。

２、段階ｌから獲得されたＰＰＡは、物理アドレス・ク
ロージヤー（ＰＡＣ）とカード・アドレス・タロージャ
ー（ＣＡＣ）を獲得するために、物理アドレス・クロー
ジヤー・テーブルとカード・アドレス・クロージヤー・
テーブルに適用される。

これらは、ＰＡが使用可能であることを検証するために
使用される。ＰＡＣは、ＰＡが使用可能か否かを指示し
、そしてＣＡＣは、ＰＡの任意のものが位置付けられた
カードにおいて使用可能か否かを指示する。ＣＡＣの機
能は、カードにおけるポートの総てをより迅速に閉鎖す
ることである。

３、ＰＬＡＣ，ＰＡＣ，又はＣＡＣが閉じられるか、又
はパリティが、上記の任意又は獲得されたＰＰＡにおい
て侵害されるならば、マツパ−は、二次テーブルを使用
してマツプを試みることに進む。上記が総てイネーブル
されるならば、ＰＰＡが、有効なアドレスとしてＴバス
において提出される。

４、二次パスにおいて、動作シーケンスは、−次パスの
それに殆ど同一である。ＬＡは、二次物理アドレス（Ｓ
ＰＡ）を獲得するために、二次テーブルに適用される。

同時に、ＬＡは、二次論理アドレス・クロージヤー・ビ
ット（ＳＬＡＣ）を獲得するために、同じテーブルに適
用される。これは、ＬＡが二次パスに対する許容ＬＡで
あることを検証するために使用される。

５．３ＰＡが、このＰ　、Ａに対するＰＡＣとＣＡＣを
獲得するために、物理アドレス・クロージャ−・テーブ
ルとカード・アドレス・クロージヤー・テーブルに適用
される。

６、今度は、５ＬＡＣ，ＰＡＣ，又はＣＡＣが閉じられ
るか、又はパリティが、上記の任意又はＳＰＡにおいて
侵害されるならば、マツパ−は、Ｔバスにおいてマツパ
−・マツプ不可ボート（ＭＵＭＰ）信号を提出し、そし
て論理アドレスがマツプ不可であることを示すために、
シーケンス終結（ＥＯ３）信号を主張する。上記が総て
正しいならば、ＳＰＡは、有効なアドレスとしてＴバス
に提出される。

議論された４つのメモリ・アクセスを起動しかつ順序付
ける構造が、制御状態機械４１である。

それはまた、マツプ・シーケンスの終結においてエラー
検査を起動するが、その主な機能は、リフレッシュ、Ｍ
ＳＰアクセス、又はマツプがいつ実行されるかを決定す
ることである。それ自体は、上記により要求を解釈し、
そして優先順位の争いを解決する。同時要求状況におけ
る優先順位は、次の如くである。

１、Ｔバス（マツプ） ２、Ｐバス（マツプ） ３、リフレッシュ Ｐバスが使用されていないならば、順序は、１、Ｔバス ２、リフレッシュ ３、Ｐバス これらの関係は、総てが要求をしているサイクル中にの
み存在する。マンピング・メモリにおけるデータを崩壊
させるために、サイクルは、一旦起動されると中断され
ない。

状態フローのブロック図が、図面の第７図に示される。

状態機械は、３つの入力ＭＡＰＳＲとＭＳＰによって制
御され、そしてＭＡＰサイク／ｌｚ。

リフレッシュ・サイクル及びＭＳＰアクセス・サイクル
の３つのセクションにある。リセットと任意のサイクル
後の初期状態は、Ｉ　ＤＬＥである。

メツセージ交換のトランザクション・バスで１つのポー
トから別のポートへのメツセージの転送は、２つのフェ
ーズを含む。

１）どれがバスをアクセスするべきかを決定するために
、多数のポート・インターフェース・ユニットの間の可
能な競合を解決するための仲裁７エーズ。これは、バッ
ファーに準備されたメツセージを有するソース・ユニッ
トによってトリガーされ、そして仲裁アルゴリズムを使
用してアクセス制御バスで実行される。

２）直接か又はマツパ−の補助のいづれかにより、アク
セスを認可されたソース・ポートと宛て先ポートの間の
メツセージ転送フェーズ。

メツセージ転送は、次の如く進行する。ソース・ポート
は、制御／ステータス・バスにおいて指示されたアクセ
ス・サイクルを起動し、アドレス／データ・バスに物理
及び論理の両宛て先アドレス・フィールドを置く。それ
から、それは、バスからアクセスを一時的に取り戻す。

物理アドレス・フィールドが総て１であるというわけで
はないならば、それは、ハードワイヤード・アドレスと
の一致を検出し、かつメツセージを受は取る現存メツセ
ージ交換の宛て先ポートのアドレスを含む。しかし、物
理アドレス・フィールドが総てｌであるならば、マツパ
−は、このデータをそれ自身の物理アドレスとして検出
する。マツパ一応答は、提供された論理アドレスから変
換された物理アドレスを含む別のアドレス・サイクルで
ある。宛て先ポートは、このフィールドをハードワイヤ
ード・アドレスと一致させることを期待される。いづれ
の場合においても、一致を検出する宛て先ポートは、メ
ツセージを受は取ることができるか否かを指示するため
に、制御／ステータス・バスをアクセスする。

宛て先がレディ状態であるならば、ソースは、アドレス
／データ・バスの制御を奪還し、メツセージを転送する
ためにデータ・サイクルに入り、制御／ステータス・バ
スにおいて信号により終了を指示する。転送中、宛て先
は、さらにデータを受は取る準備と、データの検出され
た健全さについての指示をバス・パリティを経由してソ
ースニ提供する。メツセージ転送中に遭遇した問題（バ
ッファー・オーバーフロー、パリティ・エラー）は、宛
て先がそのメツセージをバッファーから捨てる時、メツ
セージの損失を指示するためにソースによって記録され
る。メツセージが提供された時、宛て先が、非存在か又
はメンセージを受は取るレディ状態でないならば、ソー
スは、タイムアウトし、そしてその条件を同様に記録す
る。それから、ソースは、バスを解放し、そしてサイク
ルが繰り返される。

こうして、発明は、ポートの任意の２つの間でデータ・
メツセージを提供するために適合されたメツセージ交換
を提供し、そしてこの場合機械の宛て先ノードは、ノー
ドの論理アドレスのみを指定することによって、メツセ
ージ・ソースによって到達され、こうして交換システム
内のメツセージのバスが、システムに対するハードウェ
ア変更なしに再構成されることが可能となる。メツセー
ジ交換のマツパ−回路は、論理対物理アドレス変換を行
い、そして多重論理アドレスを同一物理アドレスにマツ
プ可能とする。さらに、メツセージ・データがソース・
ポート・バッファー・メモリに保持される間アドレス変
換が動的に行われるために、メツセージの本体は、トラ
ンザクション・バスをただ１回占有する。

【図面の簡単な説明】

第１図は、先行技術の電話交換システムのアーキテクチ
ャ−を示すブロック図。 第２図は、本発明によるアドレス変換を備えた、分散制
御構造とメツセージ交換を存するデジタル電話システム
のアーキテクチャ−を示すブロック図。 第３図は、第２図のメツセージ交換のブロック図。 第４図は、第３図のメツセージ交換において使用された
メツセージ・７オーマツトの図。 第５図は、第３図のマツパ−回路のブロック図。 第６図は、第５図に示されたメモリにおけるデータ・テ
ーブルの構成を示す図。 第７図は、第５図に示された制御状態機械の動作を示す
流れ図。 ２０．３０・・・メツセージ交換 ２１．２５・・・機能ユニット ２４・・・交換網 ２６・・・周辺装置 ３３・・・マツパ−回路 ３４・・・データ・ポート回路 ４０・・・メモリ手段 ４１・・・コントローラ ＦＩＧ、　５ −ン叉物理アドレス・テーブル

Claims (1)

1. 【特許請求の範囲】 １、交換網と周辺装置を含む複数の機能ユニットを具備
   する通信システムにおいて、メッセージ交換は、処理装
   置と、該機能ユニットのそれぞれとインターフェースを
   取るためのデータ・ポート回路とを具備し、メッセージ
   交換は、機能ユニットの任意のものを機能ユニットの任
   意の他のものに相互接続するために適合され、データ・
   ポート回路は、メッセージ交換に内部的なトランザクシ
   ョン・バスに結合され、かつルート指定される各メッセ
   ージのヘッダーに包含された物理アドレスによってそれ
   ぞれアドレス指定可能であり、各メッセージのルーチン
   グ・ヘッダーは、物理アドレスと論理アドレスとを含み
   、メッセージ交換はまた、所定の物理アドレスによって
   アドレス指定可能で、かつ論理アドレスを物理アドレス
   に変換しかつ該所定物理アドレスを該変換物理アドレス
   に置換するために応答するマッパー回路を含む通信シス
   テム。 ２、マッパー回路が、一次物理アドレスを含む一次変換
   データを提供するために、メモリ手段と、該論理アドレ
   スにおいてそれをアドレス指定するためのコントローラ
   ーとを具備する特許請求の範囲第１項に記載の通信シス
   テム。 ３、コントローラーが、二次物理アドレスを含む二次変
   換データを提供するために、メモリ手段を論理アドレス
   において再びアドレス指定するために利用不能な宛て先
   に対応する変換一次物理アドレスに応答する特許請求の
   範囲第２項に記載の通信システム。 ４、一次及び二次データが、さらに、それぞれの物理ア
   ドレスに関連したクロージャー・データを含む特許請求
   の範囲第３項に記載の通信システム。 ５、一次及び二次データがまた、関連パリティ・データ
   を含む特許請求の範囲第４項に記載の通信システム。 ６、メモリ手段が、リード・ライト・メモリである特許
   請求の範囲第２項に記載の通信システム。 ７、マッパー回路が、メッセージ交換の処理装置に結合
   され、この場合メモリの内容が、初期的にロードされ、
   かつ変換データで周期的に更新される特許請求の範囲第
   ６項に記載の通信システム。 ８、メモリが、動的ランダム・アクセス・メモリであり
   、そしてマッパー回路が、さらに、メモリをリフレッシ
   ュするための回路を具備する特許請求の範囲第７項に記
   載の通信システム。