CA1092225A - Central telephonique et les circuits de commande associes - Google Patents

Abstract

Le central téléphonique comporte un organe de commande centralisé constitué par un ou deux calculateurs; afin d'alléger le travail de l'organe de commande, l'invention préconise d'utiliser des circuits de marquage comportant un microprocesseur; ainsi, les circuits de marquage effectuent d'une manière autonome différentes procédures sans que l'organe de commande ait à intervenir. Application: commutation téléphonique.

Description

lO~Z225 L'invention concerne un central téléphonique comportant un réseau de commutation pour mettre en relation différentes voies teléphoniques, un organe de commande centralisé pour agir par l'in-termédiaire de circuits de marquage sur les circuits de commande du réseau de commutation.
Dans de tels centraux, l'organe de commande centralisé, constitue par un ou deux calculateurs, est d'autant plus sollicite que la capacité de trafic du central est grande. Ainsi cette ca-pacité est limitée par la vitesse de fonctionnement du ou des calculateurs.
L'invention preconise de diminuer le travail du calcula-teur et permettre, ainsi, soit d'obtenir un central à plus grand trafic pour un organe de commande donné, soit, pour un certain central, d'utiliser un calculateur a rythme de travail plus lent et de ce fait moins coûteux.
Pour cela un central téléphonique du genre mentionné dans le préambule, conforme a l'invention, est remarquable en ce que lesdits circuits de marquage comportent un microprocesseur, une memoire de programme reliée a ce microprocesseur pour contenir le programme d'utilisation du microprocesseur, un premier ensemble de registres dont l'acces est commun au microprocesseur et a l'organe de commande, un deuxieme ensemble de registres pour envoyer des informations vers le réseau de commutation et pour en recevoir de celui-ci.
Dans un central de grande capacité dont un exemple est décrit dans l'article de P. VOYER, K. KEVORKIAN, J.P. LAGER, inti-tulé "Réseau de connexion pour grands centres temporels", paru dans le numéro 49 d'avril 1975 de la revue: "Commutation et électronique"
éditée par SOCOTEL, on est confronté avec des problemes de sécurité
du fonctionnement du central; le central décrit dans cet article est découpé en unites de defense indépendantes qui contiennent ' notamment soit une matrice de commutation dite "spatiale" soit un ~' 11~)9ZZZS
étage de commutation dit "temporel", soit, encore, une unité de selection de branches. Des marqueurs sont prévus pour commander ces differents ëlements.
Un premier avantage donné par l'invention est que les circuits de marquage pour un central du genre décrit dans l'article précité ont une structure identique, ce qui facilite la construc-tion, le programme emmagasiné dans la mémoire programme étant bien entendu modifié selon l'élément que le circuit de marquage doit commander.
Dans bien des cas, on souhaite améliorer le fonctionne-ment du central durant sa vie, ceci peut être obtenu en changeant l'organe de commande par un autre ayant de meilleures performances.
Un autre avantage procure par l'invention est que ce changement est possible au prix d'une simple modification du pro-gramme de travail des circuits de marquage.
Selon la presente invention, il est prévu un central té-lephonique comportant un reseau de commutation pour mettre en relation differentes voies telephoniques, un organe de commande centralise pour agir par l'intermédiaire de circuits de marquage sur les circuits de commande du reseau de commutation, caracterise en ce que lesdits circuits de marquage comportent un microproces-seur, une memoire de programme reliee à ce microprocesseur pour contenir le programme d'utilisation du microprocesseur, un pre-mier ensemble de registres dont l'accès est commun au microproces-seur et à l'organe de commande, un deuxième ensemble de registres pour envoyer des informations vers le reseau de commutation et pour enrecevoir de celui-ci.
La description suivante accompagnee des dessins annexes, le tout donne 10~2Z2S
à titre d'exemple, fera bien comprendre comment l'invention peut être réalisée.
Les dessins représentent:
à la figure 1, un central conforme a l'invention;
a la figure 2, un bloc diagramme du circuit de~marquage;
a la figure 3, le détail d'une partie du circuit de marquage;
a la figure 4, le détail d'une deuxieme partie du circuit de marquage;
a la figure 5, le détail d'une troisieme partiedu circuit de marquage.
Le central montré a la figure 1 est d'un type décrit - dans l'article précité; ce central permet d'échanger des informa-tions entre 16384 voies; ces voies sont réparties dans le temps et sont disponibles sur des jonctions dites "jonctions MIC". Sur chaque jonction on a trente-deux voies de sorte que le central doit effectuer des commutations entre les voies de 512 jonctions entrantes avec les voies du 512 jonctions sortantes.
Les jonctions entrantes et sortantes sont mises en 32 groupes de 16 chacun; ainsi les jonctions entrantesportent les références JEo I JEl~ ...,JE15 pour le premier groupe et ainsi de suite jusqu'au dernier groupe ou l'on a : JEo ... JE15 ;
de même les jonctions sortantes portent les références JSOo, JSl ... JS15, ..., JSo31... JE115.
Le central de la figure 1 est un central à deux branches A et B de structure identique; chaque branche effectue des commutations dans le temps au moyen d'une part de commutateurs entrants CEA0, CEAl, ... , CEA31 pour la branche A et CEBO, CEBI, ..., CEB31 pour la branche B et d'autre part de commutateurs sortants CSAO, CSAl, ... , CSA31 pour la branche A et CSB0, CSBl, ..., CBS31 pour la branche B; chacun de ces commutateurs temporels est affecté à 16 jonctions MIC; ainsi en se reportant a la figure B
1092;~2S
1 les commutateurs CEA0 et CEB0 sont affectés, tous deux, aux jOnCtions JEo 15~ les commutateurs CEAl et CEBl aux jonctions JEo 15 et ainsi de suite, les jonctions sortantes JSo 15 sont reliées aux commutateurs sortants CSA0 et CSB0 par l'inter-mediaire d'un circui-t selecteur de branches SAB0, les jonctions JSo 15 aux commutateurs CSAl et CSBl par l'intermédiaire du circuit SABl ... Les differents circuits selecteurs SAB0 ... 31 sont d'un type decrit dans la demande de brevet franc,ais no.

2,305,908 publiee le 22 octobre 1976 au nom de la demanderesse.
A l'interieur de chaque branche, on effectue aussi des commutations sans changement de temps au moyen d'un reseau de commutation spatiale à division dans le temps portant pour la branche A la référence RCA et pour la branche B, RCB; ces réseaux sont formes de huit sous-branches portant les references SAl, ... , SA8 et SBl, ... SB8 respectivement; chaque sous-branche se decompose en trois etages de matrices references SSA
... SSA8 pour la sous-branche SAl, SSAl ... SSA8 pour la sous-branche SA8 et ainsi de suite pour les différentes sous-branches.
~' ~L0922ZS
Les différentes commutations sont déterminées par l'organe centralisé OC qui envoie ces ordres aux différents circuits de marquage. Dans le central montré à la figure 1, il y a un cir-cuit de marquage affecté à quatre commutateurs temporels entrants et à quatre commutateurs temporels sortants. Ainsi le marqueur MKAl est affecté aux commutateurs CSA0, CSAl, CSA2, CSA3, CEA0, CEAl, CEA2, CEA3, le marqueur MKA8, aux commutateurs CSA28 ...
31, CEA28 ... 31~ le marqueur MKBl~ aux commutateurs CSB0 ... 3, CEB0 ... 3 et ainsi de suite ...
Un circuit de marquage est affecté aussi à chaque sous-branche; ainsi le marqueur MSAl est affecté à la sous-branche SAl, ..., MSA8 à SA8, le marqueur MSBl à la sous-branche SBl, MSB2 à SB2, MSB8 à SB8. De plus, un circuit de marquage MSAB
est affecté aux circuits sélecteurs de branches.
Dans cet exemple décrit, chaque étage de matrice SSAii ou SSB~ se compose de huit matrices munies chacune d'un circuit de commande, c'est-à-dire que chaque circuit de marquage doit per-mettre l'échange d'informations entre lui et vingt-quatre cir-cuits de commande de matrice.
La figure 2 montre la structure du circuit de marquage.
Ce circuit de marquage comporte trois circuits Cl, C2 et C3; le circuit Cl sert d'interface entre l'organe centralisé OC et le circuit C2 qui comporte le microprocesseur, le circuit C3 est le circuit qui permet, d'une part, la distribution d'informations vers les différents circuits de commande CCl, CC2, CC3 ... CCn auxquels le circuit de marquage est affecté et, d'autre part, la réception d'informations provenant de ces mêmes circuits.
La figure 3 montre la structure du circuit Cl. Les infor-mations arrivent de l'organe centralisé OC sur un bus de données à 32 fils DE0 à DE31 et les informations à diriger vers l'organe de commande OC sur un bus à 32 fils DS0 à DSl; les données apparaissant sur les fils DEO à DE31 sont destinées à être emmagasinées dans l'un des trois registres RO, Rl et RF; chacun de ces registres est constitué par une ligne de huit éléments dans chacune des mémoires Ml, M2, M3 et M4; les données DSO à
DS31 proviennent aussi de ces registres; sur un fil PAD apparaît le signal qui indique que l'organe de commande centralisé veut lire un des registres RO, Rl ou RF, le choix de ces registres étant déterminé par le signal apparaissant sur les fils ADRO, ADRl et ADRF; lorsque l'organe de commande veut inscrire ses données il envoie un signal sur le fil ERD.
Comme on le verra par la suite le microprocesseur ne traite que huit éléments binaires à la fois.
Les données émises vers le circuit C2 apparaissent sur les fils REO à RE7 et celles qui proviennent de ce circuit C2 sur les filS DO à D7. Lorsque des données doivent être inscrites dans un registre un signal apparaît sur le fil ENR; le code d'adresse déterminant le registre RO, Rl ou RF ainsi que ses différents emplacements parmi les mémoires Ml, M2, M3 ou M4 apparait sur ~
l.O9ZZ25 les fils ADL0~ ADLl~ ADL2, ADL3 et ADL4.
Les entrées des mémoires Ml, M2, M3 et M4 pour les données à inscrire sont reliées à la sortie de multiplexeurs deux fois huit fils portant respectivement les références MXl, MX2, MX3 et MX4; les premières entrées de ces multiplexeurs sont reliées ensemble pour être connectées aux fils ~0 à D7, les deuxièmes entrées sont reliées respectivement à huit des fils DE0 à DE31.
Ces multiplexeurs sont commandés en même temps par le signal de sortie d'une porte "OU" ORl dont les trois entrées sont reliées aux fils ADR0, ADRl~ ADRF.
Ecriture dans les reqistres R0, Rl et RF Par l'orqane de commande centralisé.
Lorsque l'organe OC veut effectuer une écriture il envoie un signal logique "1" sur le fil ERD et un signal logique "1"
sur l'un des fils ADR0, ADR1 et ADRF selon que l'écriture des données doit s'effectuer dans l'un des registres R0, R1 et RF.
Dans ces conditions on a un signal de valeur logique "1" à la sortie de la porte ORl.
A la sortie d'une porte "NON-ET" NA0 dont les entrées sont reliées au fil ERD et à la sortie de la porte ORl, apparait donc un signal logique "0" qui est appliqué à l'entrée de quatre portes "ET" Al, A2~ A3 et A4, de sorte qu'à la sortie de ces portes quelle que soit la valeur des signaux logiques appliqués à leur autre entrée, le signal a la valeur logique "0". Ainsi ces signaux appliqués aux différentes entrées ECR des mémoires Ml, M2, M3 et M4 mettent celles-ci en position écriture.
Le signal de sortie de la porte OR1 place le multiplexeur dans une position telle que les données présentes sur les fils DE0 à DE31 se trouvent aux différentes entrées de données des mémoires M1, M2, M3 et M4.
Le signal de sortie de la porte ORl est aussi appliqué à

l'entrée de blocage d'un multiplexeur MX5 de sorte qu'à ses deux sorties apparaissent des signaux de valeur logique "l" ouvrant ainsi deux portes "NON-ET" NAl et NA2; une entrée de la porte A2 est reliée par l'intermediaire d'un inverseur Il au fil A~Rl, et une entrée de la porte A3 est reliée par l'intérmédiaire d'un inverseur I2 au fil ADRF. Le code qui appara;t à l'entrée ADR
des mémoires Ml, M2, M3 et M4 détermine dans quel registre va avoir lieu l'inscription; ainsi le code 11 indique que c'est dans le registre RO; le code 01 dans le registre Rl et le code 10 dans le registre RF.
On constate que cette description est autoritaire et qu'elle se produit quelle que soit la valeur des autres signaux.
Lecture des reqistres R0, Rl et RF par l'orqane de commande centralisé.
Pour effectuer cette lecture l'organe OC fournit un signal logique "1" sur le fil PAD et un signal logique de valeur "1"
sur l'un des fils ADRO, ADRl ou ADRF suivant qu'il faut effectuer cette lecture dans l'un des registres RO, R1 ou RF; le signal du fil PAD est appliqué à l'entrée d'une porte "ET" A5 par ~109;22,Z5 l'intermédiaire d'un inverseur I3; l'autre entrée de cette porte est reliée à la sortie d'une porte "OU" 01 dont une entrée est reliée à la sortie d'une porte A6 dont les deux entrées sont connectées à la sortie du multiplexeur MX5 toujours bloqué. Le signal à la sortie de l'inverseur I3 a la valeur "0" de sorte qu'à la sortie de la porte A5 on a un signal de valeur "0" qui appliqué par l'intermédiaire d'une porte A7 ouverte aux entrées LEC des mémoires Ml, M2, M3 et M4, permet la lecture; l'appli-cation aux entrées ADR s'effectue de la même manière qu'au paragraphe précédent relatif à l'écriture des registres. Le code de sortie est alors disponible sur les fils DS0 à DS31.
Ecriture dans les reqistres R0, Rl et RF des informations issues du circuit C2.
Comme on l'a remarqué l'écriture et la lecture de ces registres par l'organe de commande sont impératives, c'est-à-dire pour que la lecture et l'écriture de ces registres aient lieu sur des ordres du circuit C2, il faut qu'il n'y ait aucun signal sur les fils ADR0, ADRl et ADRF ni à fortiori sur ERD, ni sur PAD.
Les données à enregistrer apparaissent sur les fils D0 à
D07 rélies aux entrées des mémoires Ml, M2, M3 et M4 par l'intermédiaire des multiplexeurs MXl, MX2, MX3, MX4 commandés à être dans cette position, si un signal logique de valeur "0" apparaît à la sortie de la porte ORl.
Les codes déterminant le registre R0, Rl ou RF et la mémoire Ml, M2, M3 ou M4 dans lesquels doivent 8tre enregistrées les données apparaissent sur les fils ADL0, ADLl, ADL2, ADL3 et ADL4.
A la sortie du multiplexeur MX5 apparait le code définissant le registre; on remarque que ce multiplexeur est débloqué. Le code précité est transmis par les portes NAl et NA2 ouvertes aux '109ZZZS
entrées ADR des mémoires Ml, M2, M3 et M4; à la sortie du multi-plexeur il n'apparaît qu'une des configurations de codes parmi les suivantes "00"~ "01" et "10" de sorte qu'à la sortie de la porte A6 on a un signal de valeur "0"; ce signal est appliquc, outre à une entrée de la porte 01, à une entrée d'une porte "NON-ET" NA3 par l'intermédiaire d'un inverseur I4.
Lorsqu'on veut effectuer l'écriture le signal ENR prend la valeur "1" de sorte que le signal de sortie de cette porte NA3 débloque un multiplexeur MX6. Les signaux sur les fils ADL0 et ADLl peuvent alors permettre la sélection de l'une des mémoires Ml, M2, M3 ou M4; ceci est fait alors par l'inter-médiaire du multiplexeur MX6 et des portes Al, A2, A3 et A4 ouvertes par le signal de sortie de la porte NA0.
Par l'intermédiaire de la porte 01 dont une entrée est reliée au fil ENR la commande de lecture de ces mémoires est inhibée.
Lectu_e des reqistres R0, Rl et RF par le circuit C2.
Le processus est pratiquement identique à celui décrit ci-dessus sauf que le signal sur le fil RNR prend la valeur "0"; de ce fait, le multiplexeur MX6 est -16)~Z225 bloqué entraînant l'inhibition de la commande d'écriture des mémoires Ml, M2, M3 et M4.
A la sortie de la porte A5 on a un signal de valeur "0"
autorisant la lecture de ces mémoires; parmi toutes les sorties de données des mémoires Ml~ M2, M3, M4 une seule est sélectionnée grâce au multiplexeur MX7.
On a vue que les ordres de lecture ou d'écriture issus de l'organe de commande OC avaient priorité sur les ordres issus de C2. Lorsqu'il y a conflit, on dirige un signal vers le circuit C2 de façon que le microprocesseur soit averti de cet état de chose.
Pour cela on a prévu un circuit CDS qui détecte la simulta-néité de la présence d'un code de sélection de registre émis à la fois par l'organe de commande et par le circuit C2; les entrées de ce circuit sont d'une part reliées à la sortie de la porte ORl et d'autre part aux fils ADL2, ADL3 et ADL4.
A la figure 4, le circuit C2 qui y est représenté comporte un microprocesseur; dans cet exemple ce microprocesseur est fabriqué par la Société INTEL sous le numéro 8008; on trouvera tous les renseignements concernant ce microprocesseur dans les notices qu'édite cette société.
Ce microprocesseur porte, à la figure 4, la référence MP.
Sur des fils dO à d7 soit il émet des informations soit il les reçoit. Le microprocesseur travaille au rythme d'une horloge H qui lui applique ses signaux; en retour le circuit MP fournit les signaux S0, Sl et S2 qui indiquent son cycle de fonctionne-ment et un signal de synchronisation à sa sortie SYNC; à par-tir de ces signaux et des signaux d'horloge, un circuit de coordination CORD élabore différentes signaux présents sur les fils ENL, ENH, ENR, SE de façon que les différentes informa-tions soient fournies ou reçues correctement par le micro-lO~ZZZS
processeur.
L'entrée et la sortie des informations sont contrôlés parun signal présent sur SE. Lorsque ce signal est actif, auto-risant par là l'entrée de données, il ouvre le circuit-porte CPl et bloque le circuit-porte CP2. Les données apparaissant suivant huit fils (représentés par un seul sur la figure pour des raisons de simplification du schéma) à la sortie d'un multi-plexeur MX10 sont transmisses alors au microprocesseur MP.
Lorsque le signal présent sur SE n'est plus actif, c'est alors le circuit-porte CPl qui est bloqué et le circuit CP2 ouvert, donc les fils dO à d7 sont en relation avec une ligne BUS à huit fils représentée par un trait plus épais. Cette ligne BUS est en relation avec différents registres; d'abord elle est reliée à un registre RL destiné à contenir des codes d'adresse et plus précisément les éléments binaires de poids faible de ces codes, puis à un registre RH pour contenir, d'une part, les éléments de poids fort et, d'autres part, deux -lO9Z225 éléments binaires représentant la nature du cycle mémoire en cours de fonctionnement effectué par le circuit MP. Les sorties des étages contenant les deux éléments binaires sont reliées aux entrées d'une porte "OU" OR2 dont la sortie est connectée au circuit CORD. La ligne BUS est également reliée à différents registres à décalage REl~ RE2, RE3 et RE4 constituant le registre RE qui contient les informations à transmettre vers les dif-férentes circuits de commande du réseau, un registre compteur K63 pour contenir un nombre binaire représentant le nombre d'éléments binaires à émettre à partir du registre RE, un registre de commande P~C pour contenir les éléments binaires définissant des ordres à effectuer au niveau des circuits de commande du réseau et un registre RM pour contenir l'adresse du circuit de commande auquel sont destinés les ordres définies par le contenu du registre RC.
Afin d'augmenter les possibilités de traitement des infor-mations par le microprocesseur on a prévu une mémoire RAM qui prolonge la mémoire du microprocesseur; l'entrée de données de cette mémoire RAM est aussi reliée à la ligne BUS.
Les différentes données à entrer dans le microprecesseur sont appliquées à différentes entrées du multiplexeur MX10; une première entrée est reliée à la sortie d'un multiplexeur MXll;
une deuxième est reliée à la fois aux sorties de la mémoire RAM et aux sorties d'une mémoire ROM destinée à contenir d'une manière permanente les différentes données représentant le programme de tâches que le microprocesseur a à effectuer, une troisième entrée aux fils RE0 à RE7 provenant du circuit Cl.
Les quatre premières entrées (à huit fils) du multi-plexeur MXll sont reliées aux sorties parallèles de registres à décalage RCPl, RCP2, RCP3 et RCP4 constituant le registre de réception RCP, la cinquième aux sorties du registre de commande ~O~Z225 RC et la sixième, la septième et la huitième aux sorties d'un circuit de décodage DCM aux entrées reliées aux sorties du registre RM, ce circuit de décodage est tel qu'en fonction du code binaire appliqué à ses entrées un seul signal actif est délivré sur un des 24 fils M~ à M23 connectés à sa sortie. Un circuit de logique CLOG, à partir des données contenues dans le registre de commande RC, d'un signal d'horloge issu d'une horloge H2 et d'un signal de retour à zéro du registre compteur K63, élabore:
- des signaux de décalage à la fréquence des signaux issus de l'horloge H2; ces signaux de décalage ne provoquent qu'un certain nombre de décalages à l'intérieur des registres RE et RCP, ce nombre étant défini par le signal de retour à zéro du registre compteur K63;
- un signal sur le fil HA, signal à la fréquence définie par l'horloge H2;
- un signal sur le fil OE en fonction du contenu du registre RC;
- un signal sur le fil HR, signal à la fréquence définie par l'horloge H2;
10~2Z25 - un signal sur le fil OL en fonction du contenu du registre RC.
Un fil DRCP est connecte à l'entrée série du registre à
décalage RCP et un fil DEM est connecté à la sortie série du registre RE.
On explique, ci-dessous, d'une manière très schématique le fonctionnement du circuit C2; des explications plus détaillées peuvent être obtenues à partir des documents édités par le fabricant du microprocesseur.
Les registres RL et RH sont dans un premier temps remplis en deux fois; pour cela, des signaux d'activation sont présents successivement sur les fils ENL et ENH; en fonction du signal à
la sortie de la porte OR2 on sait que dans un temps ultérieur on aura affaire à un cycle de lecture ou d'écriture. L'adresse de la mémoire ou du registre est donc contenue dans les registres RL et RH; on pourra par des circuits de décodage ou des circuits de multiplexeur sélectionner n'importe lequel des registres ou n'importe laquelle des mémoires.
Si on a un cycle de lecture des différentes mémoires ou registres, tout d'abord~ comme on l'a déjà vu, le signal SE est rendu actif pour permettre l'inscription dans le microprocesseur des données provenant de ces registres et mémoires; en fonction du code d'adresse présent sur les fils ADL0 à ADL7 et ADH0 à
ADH5, le multiplexeur MX10 après décodage par un décodeur DECl est mis dans une position convenable. Si c'est la sortie du multiplexeur MXll qui est mise en relation avec les fils dO à
d7, il faut mettre dans la bonne position ce multiplexeur MXll.
Ceci est obtenu par un circuit de décodage DEC2 dont les entrées sont reliées aux fils ADL0 à ADL7 et ADH0 à ADH5.
Si on a un cycle d'écriture parmi les mémoires et les registres, le signal SE est passif, le circuit-porte CP2 est passant; il apparait un signal actif sur le fil ENR et un circuit ~09Z2Z5 de décodage DEC3 permet l'inscription dans l'un des registres R~l, RE2, RE3, RE4, K63, RC et RM en fonction du code disponible sur les fils ADL0 à ADL7 et ADH0 à ADH5 reliés à l'entrée du circuit DEC3.
Le signal DSRE issu du circuit Cl provoque une interruption dans le déroulement du programme à effectuer par le micro-processeur.
La figure 5 montre comment les différents circuits de commande peuvent être reliés au circuit de marquage. On peut, dans l'exemple décrit, relier jusqu'à vingt-quatre circuits de commande CCl, CC2 ... CC24. Le circuit C3 comporte six multi-plexeur MX10, MXll, MXl~, MX13, MX14, MX15; les entrées des cinq premiers sont reliées respectivement aux fils DEM, HA, DE, HR, OL, et la sortie du multiplexeur MX15 au fil DRCP.
Les multiplexeurs MX10 à MX24 ont 24 sorties et le multi-plexeur MX15 a 24entrées; la commande de tous ces multiplexeurs MX10 à MX15 est déterminée par les signaux présents sur les fils M0 à M23.
On a représenté en détail le circuit de commande CC2. On suppose que les multiplexeurs MX10 à MX15 sont commandés de facon que les fils DEM, HA~ DE, - -HR, OL et DRCP sont reliés à ce circuit.
Ce circuit CC2 comporte deux registres à décalage RD10 et RDll. Le registre RD10 reçoit les données présentes sur le fil DEM; ce registre rempli au rythme du signal HA; une fois que ce registre est rempli, un signal 0~ permet le transfert dans un circuit du réseau, par exemple dans une ligne de la mémoire de commande d~une ~atrice (voir pa exemple la demande de brevet français no. 2,346,926 publiée le 28 octobre 1977 par la deman-deresse). Pour lire ce qui est dans cette mémoire de commande un signal apparaît sur le fil OL pour que son contenu 50it emmagasiné dans le registre RDll; puis le signal HR apparait de façon a provoquer le décalage du registre RDll; les informations apparaissent alors sur le fil DRCP.
Les différentes fonctions que peuvent effectuer les circuits de marquage dépendent du programme contenu dans la mémoire ROM; pratiquement, les données fournies par l'organe de commande OC sont réduites au minimum. Avant d'inscrire les données dans les différentes mémoires de commande le circuit de marquage effectuera des contrôles; il contrôlera d'abord si le message venant de l'organe OC est cohérent avant d'effectuer une inscription dans la mémoire de commande, il fera une lecture préalable, regardera si ce contenu est bon, c'est-a-dire en pratique "zéro". Ainsi, on évitera une communication entre plusieurs abonnés/le marqueur, apres chaque communication~mettant, comme on l'a compris ci-dessus, la ligne de mémoire concernée a zéro.
Toutes les fonctions sont données à titre d'exemple et dépendent de l'utilisateur. L-'objet de l'invention est de fournir un central téléphonique dans lequel les circuits de marquage effectuent des opérations d'une maniere pratiquement autonome et donnant a l'utilisateur un moyen d'alléger la charge de travail de l'organe centralisé.
_ 9 Cependant on remarquera que, pour faciliter la programmation, les différents registres sont adressés comme des positions-memoire, alors que la pratique habituelle consiste à utiliser les instructions entrée-sortie relatives au micro-processeur.
Dans un mode de réalisation pratique les memoires ROM
seront du type enfichable. Ainsi, par une simple substitution de boîtier, on pourra affecter les marqueurs a leurs differentes fonctions: marqueur de commutateurs temporels, d'etages de matrices, de selecteur de circuits de branches.
Bien que les principes de la presente invention aient ete decrits ci-dessus en relatiOnavec des exemples particuliers de realisation, on comprendra clairement que ladite description est faite seulement a titre d'exemples et ne limite pas la portee de l'invention.
D - 9a -

Claims (4)

Les réalisations de l'invention, au sujet desquelles un droit exclusif de propriété ou de privilège est revendiqué, sont définies comme il suit:

1. Central téléphonique comportant un réseau de commuta-tion pour mettre en relation différentes voies téléphoniques, un organe de commande centralisé pour agir par l'intermédiaire de circuits de marquage sur les circuits de commande du réseau de commutation, caractérisé en ce que lesdits circuits de marquage comportent un microprocesseur, une mémoire de programme reliée à ce microprocesseur pour contenir le programme d'utili-sation du microprocesseur, un premier ensemble de registres dont l'accès est commun au microprocesseur et à l'organe de commande, un deuxième ensemble de registres pour envoyer des informations vers le réseau de commutation et pour en recevoir de celui-ci.

2. Central téléphonique selon la revendication 1 découpé
en unités de défense indépendantes et dans lequel des circuits de marquage sont affectés à plusieurs unités, caractérisé en ce que ledit deuxième ensemble de registres de ces circuits de marquage est constitué par des registres à décalage d'émission et de réception pour envoyer et recevoir sous forme série des information allant et provenant des unités dépendant des circuits de marquage alors qu'il est prévu un premier registre d'adresse pour contenir l'adresse de l'unité et pour commander un premier multiplexeur dont un accès est relié à la sortie série du registre d'émission et dont les sorties sont reliées aux diffé-rentes unités et un deuxième multiplexeur dont un accès est relié
à l'entrée série du registre de réception et dont les entrées sont reliées aux différentes unités.

3. Central téléphonique selon la revendication 2, carac-térisé en ce que le registre d'émission, le registre de réception, le premier registre d'adresses, les registres faisant partie du premier ensemble de registres sont affectés chacun d'une adresse, alors qu'une ligne commune (BUS) relie les fils de données du microprocesseur à ces registres, un deuxième registre d'adresse pour contenir les codes d'adresse de ces registres et de la mémoire de programme étant prévu pour sélectionner ces registres et mémoire au moyen de décodeurs.

4. Central téléphonique selon la revendication 3, carac-térisé en ce qu'il est prévu une mémoire d'extension à la mémoire centrale du microprocesseur, mémoire d'extension dont les accès pour codes d'adresses sont reliés au deuxième registre d'adresse.