CA1062798A - Reseau de connexion pour autocommutateur telephonique temporel a modulation par impulsions codees - Google Patents
Reseau de connexion pour autocommutateur telephonique temporel a modulation par impulsions codeesInfo
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- H04Q—SELECTING
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- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
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- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
Réseau de connexion sans blocage pour 32 canaux multiplex MIC. Il comporte trois groupe- de dispositifs en séries un premier dispositif de conversion série-parallèle des éléments binaires de chaque octet comportant deux groupes de huit reqistres fonctionnant en alternat, un deuxième dispositif d'aiguillage à mémoire comportant principalement deux mémoires d'échantillons et une mémoire de commande à laquelle l unité centrale de commande de l'autocommutateur fournit des mots d'aiguillage, un troisième dispositif de conversion parallèle-série des éléments binaires de chaque octet comportant des registres. Application à la téléphonie temporelle MIC.
Description
-` 106Z798 ~a pr~sente invention concerne un r~seau de connexion pour autocommutateur téléphonique temporel, c'est-à-dire à mul-tiplexage par partage du temps et à modulation par impulsions codées (M I C), permettant de transférer sans blocage l'octet d'une voie temporelle d'un canal multiplex entrant, parmi trente-deux canaux, à une voie temporelle d'un canal multiplex sortant parmi trente-deux canaux. Un tel réseau de connexion, relatif à mille vingt-quatre voies temporelles, peut s'appliquer bien entendu à un nombre illimité de voies temporell~s, en juxtaposant 1~ des réseaux identiques en quant-ité suffisante.
nn connaît des réseaux de connexion comportant un pre-mier ensemble de registres à d~calages à circulation pour stocker les octets des différentes voies temporelles, un deuxi~me ensem-ble de multiplexeurs commandés par un troisième ensemble de cir-cuits élaborant des codes d'adresses en liaison avec l'unité cen-trale de commande de l'autocommutateur temporel. Ce réseau pré-sente l'inconvénient de n~cessiter l'emploi d'un grand nombre de composants, et d'avoir une consommation d'énergie importante.
La présente invention offre par contre l'avantage d'uti-liser un nombre beaucoup plus réduit de composants et par consé-quent d'avoir une consommation d'énergie plus faible, ainsi qu'un moindre encombrement.
Le réseau de connexion selon l'invention est prévu pour être intercalé entre d'une part, les sorties d'un codeur M I C
dont les entrées sont reliées à trente-deux échantillonneurs, d'autre part, les entrées de trente-deux décodeurs MIC.
Il est caractérisé en ce qu'il comporte:
- un dispositif de conversion s~rie - parallèle des éléments bi-naires de chaque octet d'une voie temporelle entrante, ledit dispositif ayant trente-deux entrées reliées respectivement à chaque canal multiplex entrant et ayant huit sorties, - un dispositif d'aiguillage à mémoire, ayant huit entrées bran-chées respectivement sur les sorties du dispositif de conversion série - parallèle pour aiguiller une voie temporelle entrante vers une voie temporelle sortante, et ayant huit sorties, - un dispositif de conversion parallèle - série des éléments bi-naires de chaque octet d'une voie temporelle sortante provenant dudit dispositif d'aiguillage à mémoire, - une base de temps pour synchroniser le transfert des octets dans les trois dispositifs précités, engendrant d'une part, des impulsions à dix mille deux cent quarante kilohertz, d'autre part, une impulsion de resynchronisation d'une durée de cent nanosecondes, toutes les quatre millisecondes.
Les impulsions codées subissent un certain nombre de transferts au cours de leur passage dans le dispositif de conver-sion série-parallèle, puis dans le dispositif d'aiguillage à me-moire et enfin dans le dispositif de conversion parallèle-serie.
Elles ont donc un certain retard lorsqu'elles sortent du réseau de connexion pour entrer dans les decodeurs.
Ce retard doit necessairement correspondre à un multiple exact de la durée d'une voie temporelle, pour eviter toute diaphonie.
Cette condition est realisee à l'aide de la base de temps.
Par ailleurs, on utilise les impulsions a 10 240 kHz de cette base de temps pour valider (toutes les 100 ns) des re-gistres-tampons places en differents points du circuit du dispo-sitif d'aiguillage à memoire, ceci afin de reduire la dispersion dans les temps de transfert des signaux ~ travers les differents circuits.
Des modes de realisation préférés de la presente invention seront decrits ci-apres avec reference aux dessins, dans lesquelles:
- la fig. 1 represente le sch~ma de principe du r~seau de conne-xion selon un mode de realisation de l'invention, - la fig. 2, le diagramme des temps relatif à deux voies tempo-relles consecutives.
.. . . . .. . . ~
En haut de la ~igure l, on a représenté l'entrée E du réseau de connexion, constituée par 32 canaux multiplex transitant chacun 32 voies temporelles, les 32 fils d'entrée correspondants provenant d'un groupe d'échantillonneurs-codeurs non représentés sur le schéma. Ces 32 canaux sont ai~uillés par un démultiplexeur A
tantôt, pendant la durée d'une vole temporelle, vers un groupe de huit registres à décalage R 11, R 12, ...R 18, tantôt, pendant la durée de la voie temporelle suivante, vers un groupe de huit autres reglstres identiques R 21, R 22, ...R 2B, et alnsi de ~uite, afin de convertir chaque octet constltuant toute voie temporelle, et ! ' comportant 8 éléments binaires transrérés en série, en un groupe de 8 éléments binalres transférés en parallèle à la sortie du grou-pe de registres vers lequel ces éléments binaires ont été aiguillés.
Pour cela, chacun des registres précités, qui sont de type connu comporte 32 entrées parallèles, respectivement reliées aux 32 fils de l'entrée E par l'lntermédiaire de A, et une seule sortle série.
Les hult sorties de chaque~groupe de registres sont rellées,tantôt pour un groupe, tantôt pour l'autre, à un dispositif d'aiguillage à mémoire D par l'intermédialre d~un multiplexeur Al ronctionnant en synchronlsme avec le démultiplexeur A de manlère que les deux groupes de registres fonctionnent en alternat : c'est-à dire que l'un sert à l'écrlture pendant que l'autre sert à la lecture des octets.
Les registres précités ainsi que les organes A et Al sont commandés par un séquenceur S 1, lui-même tributaire d'une base de temps B, de manière que le ler élément binaire de chaque voie temporelle de chaque canal soit inscrit dans R 11 (ou R 21) Le 2ème dans R 12 (ou R 22), etc... et le 8 ème dans R 18 (ou R28).
Ainsi, on peut recueillir à la sortie d'un groupe de registres les B eléments binaires d~un meme octet simultanément~ les octets des 32 canaux multiplex étant déllvrés les uns après les autres pendant la durée d'une voie temporelle. Les registres recoivent donc de 1 une impulsion de chargement toutes le~ deux voies temporelles, et, pendant la durée de leur fonctionnement en lecture, le~ 8 registres reçoivent simultanément une impulsion de décalage, toutes les 100 ns, de façon à recevoir au total 32 impul~ions.
~es 32 éléments binaires écrits simultanément dans chaque registre au cours d'un cycle d'écriture sont ainsi lus en série au cours du cycle de lecture consécutif.
~ es organe~ A etA1 sont con~titués chaoun par huit contact~ de commutation bidirectionnel~ de type électronique. C'est la raison pour laquelle sur la figure 1, établie en représentation unifilaire, A et A1 ont été schématisés par un simple contact bidirectionnel~
~ a base de temps fournit au séquenceur S1 deux types de signaux: un signal Bl formé d'i~pulsions à facteur de durée de 50~ à une fréquence de 10 240XHz et un signal B2 constitué par une impulsion dont la durée est de 100 ns toutes les 4 ms.
Le séquenceur S1 a dix-neuf fils de sortie: l'un sert à la commande de A et A1, seize autres fils vont respectivement ~ vers chacun des registres R 11 à R 18, R 21 à R 28 pour commander : 20 l'écriture de l'élément binaire correspondant, le dix-huitième fil sert aux impulsions de décalage des registres R 11 à R 18, enfin le dix-neuvième fil sert aux impulsions de décalage des regietres R 21 à R 28.
~ a figure 2 montre le signal B1 pendant la durée de deux voies temporelles con~écutives, Xn et Xn + 1, c'est-à-dire pendant huit microsecondes environ.
On n'a paq représenté sur cette figure, pour des raisons d'échelle, le signal ~2, et, pour des raison~ de simpli-fication, le signal de commande de A et A1 qui changent de direction simultanément toutes les 3 900 ns, (durée d'une voie temporelle~, mai~ on a représenté les signaux de chargement deæ
registres R 11, R 21, R 12, R 22 et R 18, R 28. On Yoit d'après léchelle C 1 indiquant les po~itions dans le temps des différents éléments binaires de deux octets consécutifs, que R 11 inscrira le premier élément binaire (dit de signe) du premier octet, pUi9 que R 12 inscrira le deuxième élément binaire du premier octet, etc.... et enfin que R 28 inscrira le huitième élément binaire du deuxième octet. ~es diagrammes C 2 et C 3 indiquent respectivement les signaux de validation du chargement en paral-lèle de chaque groupe de registres.
~e dispo~itif d'aiguillage à mémoire D (repré~enté
dans un cadre en trait mixte sur la figure 1), utilisé pour transférer l'octet d'une voie temporelle déterminée d'un multiplex entrant vers une autre voie temporelle déterminée d'un multiplex ~ortant, est constitué essentiellement de trois mémoire~ à acces aléatoire dont le temps d'acc~s est au plus égal à 50 ns, mémoires réalisée~ en circuits intégrés et qui sont actuellement disponibles dans le commerce. Deux de ces mémoires M1 et M2 sont des mémoires d'échantillons codés MIC et peuvent chacune contenir 1024 octets.
~eurs huit entrées sont reliées re~pectivement aux 8 sorties de A1. ~a troisième mémoire M3 est la mémoire de commande des deux précédentes qui fonctionnent en alternat; elle contient 1024 adresses de 11 éléments binaires, 10 élément~ binaires étant néces-saires pour l'adressage des 1024 octets, le 11ème étant un élément binaire de validation pour M1 et M2. Pendant la durée d'une trame de 32 voies temporelles, l'une des mémoires M1 ou M2 fonctionne en écriture pendant que l'autre fonctionne en lecture et ainsi de suite. Pour cela, chacune des mémoires M1, M2 est commandée tantôt par la mémoire M3 lorsqu'il s'agit de la lecture, tantôt par un ~équenceur S2 lorsqu'il ~'agit de l'écriture, grâce à l'inter-médiaire de multiplexeurs A2 et A3: A2 pour ce qui concerne M1, A3 pour ce qui concerne M2. Ces multiplexeurs sont constitués chacun par onze contact~ de commutation bidirectionnels de type électronique et sont commandés par un séquenceur S3 de façon à
anger de direction toutes les 12Ç microsecondes.
Le séquenceur S2 est réalisé par un compteur d'impul~
sions incrémenté d'une unité toutes les 100 n~, en partant du début de chaque voie temporelle et invalidé à la suite d'un comp-tage de 32 unités pendant le reste du temps que dure cette voie temporelle, c'est-à-dire à partir de la 3 200ème n~ jusqu'à la 3 900ème ns.
~ e rangement des octets dans M1 ou M2 peut ~e faire dans un ordre quelconque mais une fois qu'un ordre de rangement a été
défini, tel que celui déterminé ci-de3~us par les séquences de aorties adoptées pour les registres R 11 à R 28, il ne faut ~amais le modifier.
En effet, l'unité centrale de commande L fait corres-pondre à une voie temporelle d'entrée dans une des mémoires M1 ou M2 une voie te~porelle de sortie déterminée, et cela pour chacun des deux sens de conversation entre deux correspondant~.
L'unité centrale L fournit donc deux mots de correspon-dance pour chaque communication téléphonique, chaque mot compor-tant 10 éléments binàires + un élément binaire de validation qui prendrait par exemple la valeur zéro dans le cas où il n'y aurait aucune communication à établir. Ces mots de correspondance sont fournis au moment de l'établis~ement d'une communication par une ligne à ~1 fils rel~ant directement L à M3.
L'adre~sage de la mémoire de commande M3, qui ne néces-site que 10 éléments binaires, est réalisé tantôt par un ~équenceur S4, semblable à S2 mais à 10 sorties au lieu de 11, en ce qui con-cerne l'adressage en lecture, tant8t par l'unité centrale L, en ce qui concerne l'adressage en écriture.
L'aiguillage de S4 ou de L vers l'entrée d'adressage de M3 est sffectué par un multiplexeur A4 constitué de dix contacts de commutation bidirectionnels de type électronique~
La commande de A4 est as~urée par une ligne particulière ~062798 ~ortie du séquenceur S3, de manière que S4 puisse délivrer à
M3 une adresse de lecture toutes les 100 ns pendant la première tranche de temps de 0 à 3 200 ns d'une voie temporelle, c'est à
dire 32 adresses au total, ensuite de manière que pendant la tranche de temps restante de cette voie temporelle, c'est-à-dire de 3 200 à
3 900 ns, M3 puisse recevoir éventuellement de l'unité centrale D)l'adresse d'écriture d'un nouveau correspondant.
Aux sorties de ~1, A2, A3 et A5 sont disposé~ respecti-vement des registres-tampons F1, F2, F3 et F4, les reeistres F1 et F4 ayant 8 entrée~ et 8 aorties, les registres F2 et ~3 ayant 11 entrées et 11 sorties. Ces registres ~ont constitués de bascules bistables, type D à entrée dynamique G, de type connu.
~e~ chargements dans ces registres sont validés toutes les 100 ns à l'aide de~ impulsions B1.
Le diagramme C4 de la figure 2 montre comment sont réparties dans le temps, aux sorties du registre F3, les adresses d'écriture dans M1 ou M2 d'une roie temporelle Xp et de la voie temporelle consé¢utive Xp + 1 pour les différents canaux multiplex entrants Y1, Y2, .... et Y32.
Le diagramme C5 indique le signal de validation pour l'écriture des octets dans une des mémoires M1 ou M2. De idagram-me C6 montre le rangement dans le temps, sur les sorties du reeistre F2, des adresses des correspondants pour les voies tempo-relles sortantes Xn et Xn ~ 1 et pour les canaux multiplex sortants Yl à Y32.
~e diagramme C7 indique la succession dans le temps, aux sorties de F4, des octets correspondant aux adresses de C6.
~e dispositif de conversion série-parallèle des éléments binaires de chaque octet d'une voie temporelle sortant du disposi-tif D, est constitué d'une part par un groupe de 32 registres-tampon T1 à T32, chaque registre-tampon étant de type parallèle-parallèle, ayant 8 entrées reliées reæpectivement aux ~ ~orties du regi~tre F4 et ayant 8 sorties, `autre part, par un groupe de 32 regi~tres à décalage V1 à V32 chacun d'entre eux etant de type parallèlé-série, ayant 8 entrée6 reliées respectivement aux 8 sortie~ d'un des registre~-tampons T1 à T32 et ayant 1 ~ortie reliée à un décodeur (non repré~enté ~ur la figure 1).
Le groupe de reglstres-tampons T1 à T32 est commandé
par un séquenceur S5 à 32 sortie~, synchronisé par la base de temps B, de manlère que chacun des 32 octets apparaissant les uns aprè~ les autres sur les sorties de F4 (pendant la durée d~une voie temporelle) 80ient mémori8ég 9Ur l~u~ des regiatres T1 à T32. Pour ¢ela chacun de ces registres est relié à l'une des ~orties de S5 par laquelle il resoit une impulsion de c'hargement toutes les 3 900 ns, de telles impulsions se succédant respective-ment sur chacune des sorties de S5 toutes le~ 100 ns pendant la durée d'une voie temporelle, avec une interruption de 700 ns après chaque train de 32 impulsions.
C'est pendant cette interruption que les registres V1 à V32 regoivent simultanément une impulsion de chargement permet-tant le tran~fert de chacun des registres T1 a-T32 vers celui des registres V1 à V32 qui lui fait suite.
~ es registres T1 à T32 sont alors de nouveau prêts pour recevoir les 32 octets de la voie temporelle suivante.
~ es registres de sortie Y1 à V32 reçoivent simultanément d'un séquenceur S6 pendant la durée d'une voie temporelle, une impulsion de décalage toutes les 400 ns, mais avec une interruption au bout de 7 impulsione de décalage, selon le même rythme de trans-mis~ion qu'à l'entrée E.
Ainai chacun des 32 registres V1 à V32 délivre ~imulta-nément à un décodeur, pendant la durée d'une voie temporelle, tous leg éléments binaires en série d'un même octet.
Sur la figure 2 sont indiqués les signaux de chargement des registres Tl, T~, T31 et T32, ainsi que le signal C8 du -` 10~;2798 dnsfert dea 32 octets provenant respectivement des regiatres T1 à T32 ver6 les registres de sortie V1 a V32 correspondants.
_g_
nn connaît des réseaux de connexion comportant un pre-mier ensemble de registres à d~calages à circulation pour stocker les octets des différentes voies temporelles, un deuxi~me ensem-ble de multiplexeurs commandés par un troisième ensemble de cir-cuits élaborant des codes d'adresses en liaison avec l'unité cen-trale de commande de l'autocommutateur temporel. Ce réseau pré-sente l'inconvénient de n~cessiter l'emploi d'un grand nombre de composants, et d'avoir une consommation d'énergie importante.
La présente invention offre par contre l'avantage d'uti-liser un nombre beaucoup plus réduit de composants et par consé-quent d'avoir une consommation d'énergie plus faible, ainsi qu'un moindre encombrement.
Le réseau de connexion selon l'invention est prévu pour être intercalé entre d'une part, les sorties d'un codeur M I C
dont les entrées sont reliées à trente-deux échantillonneurs, d'autre part, les entrées de trente-deux décodeurs MIC.
Il est caractérisé en ce qu'il comporte:
- un dispositif de conversion s~rie - parallèle des éléments bi-naires de chaque octet d'une voie temporelle entrante, ledit dispositif ayant trente-deux entrées reliées respectivement à chaque canal multiplex entrant et ayant huit sorties, - un dispositif d'aiguillage à mémoire, ayant huit entrées bran-chées respectivement sur les sorties du dispositif de conversion série - parallèle pour aiguiller une voie temporelle entrante vers une voie temporelle sortante, et ayant huit sorties, - un dispositif de conversion parallèle - série des éléments bi-naires de chaque octet d'une voie temporelle sortante provenant dudit dispositif d'aiguillage à mémoire, - une base de temps pour synchroniser le transfert des octets dans les trois dispositifs précités, engendrant d'une part, des impulsions à dix mille deux cent quarante kilohertz, d'autre part, une impulsion de resynchronisation d'une durée de cent nanosecondes, toutes les quatre millisecondes.
Les impulsions codées subissent un certain nombre de transferts au cours de leur passage dans le dispositif de conver-sion série-parallèle, puis dans le dispositif d'aiguillage à me-moire et enfin dans le dispositif de conversion parallèle-serie.
Elles ont donc un certain retard lorsqu'elles sortent du réseau de connexion pour entrer dans les decodeurs.
Ce retard doit necessairement correspondre à un multiple exact de la durée d'une voie temporelle, pour eviter toute diaphonie.
Cette condition est realisee à l'aide de la base de temps.
Par ailleurs, on utilise les impulsions a 10 240 kHz de cette base de temps pour valider (toutes les 100 ns) des re-gistres-tampons places en differents points du circuit du dispo-sitif d'aiguillage à memoire, ceci afin de reduire la dispersion dans les temps de transfert des signaux ~ travers les differents circuits.
Des modes de realisation préférés de la presente invention seront decrits ci-apres avec reference aux dessins, dans lesquelles:
- la fig. 1 represente le sch~ma de principe du r~seau de conne-xion selon un mode de realisation de l'invention, - la fig. 2, le diagramme des temps relatif à deux voies tempo-relles consecutives.
.. . . . .. . . ~
En haut de la ~igure l, on a représenté l'entrée E du réseau de connexion, constituée par 32 canaux multiplex transitant chacun 32 voies temporelles, les 32 fils d'entrée correspondants provenant d'un groupe d'échantillonneurs-codeurs non représentés sur le schéma. Ces 32 canaux sont ai~uillés par un démultiplexeur A
tantôt, pendant la durée d'une vole temporelle, vers un groupe de huit registres à décalage R 11, R 12, ...R 18, tantôt, pendant la durée de la voie temporelle suivante, vers un groupe de huit autres reglstres identiques R 21, R 22, ...R 2B, et alnsi de ~uite, afin de convertir chaque octet constltuant toute voie temporelle, et ! ' comportant 8 éléments binaires transrérés en série, en un groupe de 8 éléments binalres transférés en parallèle à la sortie du grou-pe de registres vers lequel ces éléments binaires ont été aiguillés.
Pour cela, chacun des registres précités, qui sont de type connu comporte 32 entrées parallèles, respectivement reliées aux 32 fils de l'entrée E par l'lntermédiaire de A, et une seule sortle série.
Les hult sorties de chaque~groupe de registres sont rellées,tantôt pour un groupe, tantôt pour l'autre, à un dispositif d'aiguillage à mémoire D par l'intermédialre d~un multiplexeur Al ronctionnant en synchronlsme avec le démultiplexeur A de manlère que les deux groupes de registres fonctionnent en alternat : c'est-à dire que l'un sert à l'écrlture pendant que l'autre sert à la lecture des octets.
Les registres précités ainsi que les organes A et Al sont commandés par un séquenceur S 1, lui-même tributaire d'une base de temps B, de manière que le ler élément binaire de chaque voie temporelle de chaque canal soit inscrit dans R 11 (ou R 21) Le 2ème dans R 12 (ou R 22), etc... et le 8 ème dans R 18 (ou R28).
Ainsi, on peut recueillir à la sortie d'un groupe de registres les B eléments binaires d~un meme octet simultanément~ les octets des 32 canaux multiplex étant déllvrés les uns après les autres pendant la durée d'une voie temporelle. Les registres recoivent donc de 1 une impulsion de chargement toutes le~ deux voies temporelles, et, pendant la durée de leur fonctionnement en lecture, le~ 8 registres reçoivent simultanément une impulsion de décalage, toutes les 100 ns, de façon à recevoir au total 32 impul~ions.
~es 32 éléments binaires écrits simultanément dans chaque registre au cours d'un cycle d'écriture sont ainsi lus en série au cours du cycle de lecture consécutif.
~ es organe~ A etA1 sont con~titués chaoun par huit contact~ de commutation bidirectionnel~ de type électronique. C'est la raison pour laquelle sur la figure 1, établie en représentation unifilaire, A et A1 ont été schématisés par un simple contact bidirectionnel~
~ a base de temps fournit au séquenceur S1 deux types de signaux: un signal Bl formé d'i~pulsions à facteur de durée de 50~ à une fréquence de 10 240XHz et un signal B2 constitué par une impulsion dont la durée est de 100 ns toutes les 4 ms.
Le séquenceur S1 a dix-neuf fils de sortie: l'un sert à la commande de A et A1, seize autres fils vont respectivement ~ vers chacun des registres R 11 à R 18, R 21 à R 28 pour commander : 20 l'écriture de l'élément binaire correspondant, le dix-huitième fil sert aux impulsions de décalage des registres R 11 à R 18, enfin le dix-neuvième fil sert aux impulsions de décalage des regietres R 21 à R 28.
~ a figure 2 montre le signal B1 pendant la durée de deux voies temporelles con~écutives, Xn et Xn + 1, c'est-à-dire pendant huit microsecondes environ.
On n'a paq représenté sur cette figure, pour des raisons d'échelle, le signal ~2, et, pour des raison~ de simpli-fication, le signal de commande de A et A1 qui changent de direction simultanément toutes les 3 900 ns, (durée d'une voie temporelle~, mai~ on a représenté les signaux de chargement deæ
registres R 11, R 21, R 12, R 22 et R 18, R 28. On Yoit d'après léchelle C 1 indiquant les po~itions dans le temps des différents éléments binaires de deux octets consécutifs, que R 11 inscrira le premier élément binaire (dit de signe) du premier octet, pUi9 que R 12 inscrira le deuxième élément binaire du premier octet, etc.... et enfin que R 28 inscrira le huitième élément binaire du deuxième octet. ~es diagrammes C 2 et C 3 indiquent respectivement les signaux de validation du chargement en paral-lèle de chaque groupe de registres.
~e dispo~itif d'aiguillage à mémoire D (repré~enté
dans un cadre en trait mixte sur la figure 1), utilisé pour transférer l'octet d'une voie temporelle déterminée d'un multiplex entrant vers une autre voie temporelle déterminée d'un multiplex ~ortant, est constitué essentiellement de trois mémoire~ à acces aléatoire dont le temps d'acc~s est au plus égal à 50 ns, mémoires réalisée~ en circuits intégrés et qui sont actuellement disponibles dans le commerce. Deux de ces mémoires M1 et M2 sont des mémoires d'échantillons codés MIC et peuvent chacune contenir 1024 octets.
~eurs huit entrées sont reliées re~pectivement aux 8 sorties de A1. ~a troisième mémoire M3 est la mémoire de commande des deux précédentes qui fonctionnent en alternat; elle contient 1024 adresses de 11 éléments binaires, 10 élément~ binaires étant néces-saires pour l'adressage des 1024 octets, le 11ème étant un élément binaire de validation pour M1 et M2. Pendant la durée d'une trame de 32 voies temporelles, l'une des mémoires M1 ou M2 fonctionne en écriture pendant que l'autre fonctionne en lecture et ainsi de suite. Pour cela, chacune des mémoires M1, M2 est commandée tantôt par la mémoire M3 lorsqu'il s'agit de la lecture, tantôt par un ~équenceur S2 lorsqu'il ~'agit de l'écriture, grâce à l'inter-médiaire de multiplexeurs A2 et A3: A2 pour ce qui concerne M1, A3 pour ce qui concerne M2. Ces multiplexeurs sont constitués chacun par onze contact~ de commutation bidirectionnels de type électronique et sont commandés par un séquenceur S3 de façon à
anger de direction toutes les 12Ç microsecondes.
Le séquenceur S2 est réalisé par un compteur d'impul~
sions incrémenté d'une unité toutes les 100 n~, en partant du début de chaque voie temporelle et invalidé à la suite d'un comp-tage de 32 unités pendant le reste du temps que dure cette voie temporelle, c'est-à-dire à partir de la 3 200ème n~ jusqu'à la 3 900ème ns.
~ e rangement des octets dans M1 ou M2 peut ~e faire dans un ordre quelconque mais une fois qu'un ordre de rangement a été
défini, tel que celui déterminé ci-de3~us par les séquences de aorties adoptées pour les registres R 11 à R 28, il ne faut ~amais le modifier.
En effet, l'unité centrale de commande L fait corres-pondre à une voie temporelle d'entrée dans une des mémoires M1 ou M2 une voie te~porelle de sortie déterminée, et cela pour chacun des deux sens de conversation entre deux correspondant~.
L'unité centrale L fournit donc deux mots de correspon-dance pour chaque communication téléphonique, chaque mot compor-tant 10 éléments binàires + un élément binaire de validation qui prendrait par exemple la valeur zéro dans le cas où il n'y aurait aucune communication à établir. Ces mots de correspondance sont fournis au moment de l'établis~ement d'une communication par une ligne à ~1 fils rel~ant directement L à M3.
L'adre~sage de la mémoire de commande M3, qui ne néces-site que 10 éléments binaires, est réalisé tantôt par un ~équenceur S4, semblable à S2 mais à 10 sorties au lieu de 11, en ce qui con-cerne l'adressage en lecture, tant8t par l'unité centrale L, en ce qui concerne l'adressage en écriture.
L'aiguillage de S4 ou de L vers l'entrée d'adressage de M3 est sffectué par un multiplexeur A4 constitué de dix contacts de commutation bidirectionnels de type électronique~
La commande de A4 est as~urée par une ligne particulière ~062798 ~ortie du séquenceur S3, de manière que S4 puisse délivrer à
M3 une adresse de lecture toutes les 100 ns pendant la première tranche de temps de 0 à 3 200 ns d'une voie temporelle, c'est à
dire 32 adresses au total, ensuite de manière que pendant la tranche de temps restante de cette voie temporelle, c'est-à-dire de 3 200 à
3 900 ns, M3 puisse recevoir éventuellement de l'unité centrale D)l'adresse d'écriture d'un nouveau correspondant.
Aux sorties de ~1, A2, A3 et A5 sont disposé~ respecti-vement des registres-tampons F1, F2, F3 et F4, les reeistres F1 et F4 ayant 8 entrée~ et 8 aorties, les registres F2 et ~3 ayant 11 entrées et 11 sorties. Ces registres ~ont constitués de bascules bistables, type D à entrée dynamique G, de type connu.
~e~ chargements dans ces registres sont validés toutes les 100 ns à l'aide de~ impulsions B1.
Le diagramme C4 de la figure 2 montre comment sont réparties dans le temps, aux sorties du registre F3, les adresses d'écriture dans M1 ou M2 d'une roie temporelle Xp et de la voie temporelle consé¢utive Xp + 1 pour les différents canaux multiplex entrants Y1, Y2, .... et Y32.
Le diagramme C5 indique le signal de validation pour l'écriture des octets dans une des mémoires M1 ou M2. De idagram-me C6 montre le rangement dans le temps, sur les sorties du reeistre F2, des adresses des correspondants pour les voies tempo-relles sortantes Xn et Xn ~ 1 et pour les canaux multiplex sortants Yl à Y32.
~e diagramme C7 indique la succession dans le temps, aux sorties de F4, des octets correspondant aux adresses de C6.
~e dispositif de conversion série-parallèle des éléments binaires de chaque octet d'une voie temporelle sortant du disposi-tif D, est constitué d'une part par un groupe de 32 registres-tampon T1 à T32, chaque registre-tampon étant de type parallèle-parallèle, ayant 8 entrées reliées reæpectivement aux ~ ~orties du regi~tre F4 et ayant 8 sorties, `autre part, par un groupe de 32 regi~tres à décalage V1 à V32 chacun d'entre eux etant de type parallèlé-série, ayant 8 entrée6 reliées respectivement aux 8 sortie~ d'un des registre~-tampons T1 à T32 et ayant 1 ~ortie reliée à un décodeur (non repré~enté ~ur la figure 1).
Le groupe de reglstres-tampons T1 à T32 est commandé
par un séquenceur S5 à 32 sortie~, synchronisé par la base de temps B, de manlère que chacun des 32 octets apparaissant les uns aprè~ les autres sur les sorties de F4 (pendant la durée d~une voie temporelle) 80ient mémori8ég 9Ur l~u~ des regiatres T1 à T32. Pour ¢ela chacun de ces registres est relié à l'une des ~orties de S5 par laquelle il resoit une impulsion de c'hargement toutes les 3 900 ns, de telles impulsions se succédant respective-ment sur chacune des sorties de S5 toutes le~ 100 ns pendant la durée d'une voie temporelle, avec une interruption de 700 ns après chaque train de 32 impulsions.
C'est pendant cette interruption que les registres V1 à V32 regoivent simultanément une impulsion de chargement permet-tant le tran~fert de chacun des registres T1 a-T32 vers celui des registres V1 à V32 qui lui fait suite.
~ es registres T1 à T32 sont alors de nouveau prêts pour recevoir les 32 octets de la voie temporelle suivante.
~ es registres de sortie Y1 à V32 reçoivent simultanément d'un séquenceur S6 pendant la durée d'une voie temporelle, une impulsion de décalage toutes les 400 ns, mais avec une interruption au bout de 7 impulsione de décalage, selon le même rythme de trans-mis~ion qu'à l'entrée E.
Ainai chacun des 32 registres V1 à V32 délivre ~imulta-nément à un décodeur, pendant la durée d'une voie temporelle, tous leg éléments binaires en série d'un même octet.
Sur la figure 2 sont indiqués les signaux de chargement des registres Tl, T~, T31 et T32, ainsi que le signal C8 du -` 10~;2798 dnsfert dea 32 octets provenant respectivement des regiatres T1 à T32 ver6 les registres de sortie V1 a V32 correspondants.
_g_
Claims (4)
1. Réseau de connexion pour autocommutateur téléphonique temporel à modulation par impulsions codées permettant de trans-férer sans blocage l'octet d'une voie temporelle d'un canal multi-plex entrant, parmi trente-deux canaux, à une voie temporelle d'un canal multiplex sortant, parmi trente-deux canaux, caractérisé
en ce qu'il comporte:
- un dispositif de conversion série-parallèle des éléments binaires de chaque octet d'une voie temporelle entrante, ledit dispositif ayant trente-deux entrées reliées respectivement à chaque canal multiplex entrant et ayant huit sorties, - un dispositif d'aiguillage à mémoire, ayant huit entrées branchées respectivement sur les sorties du dispositif de conversion série-parallèle pour aiguiller une voie temporelle entrante vers une voie temporelle sortante, et ayant huit sorties, - un dispositif de conversion parallèle-série des éléments binaires de chaque octet d'une voie temporelle sortante provenant dudit dispositif d'aiguillage à mémoire, - une base de temps pour synchroniser le transfert des octet dans les trois dispositifs précités, engendrant d'une part, des impulsions à dix mille deux cent quarante kilohertz, d'autre part, une implusions de resynchronisation d'une durée de cent nanosecondes toutes les quatre millisecondes.
en ce qu'il comporte:
- un dispositif de conversion série-parallèle des éléments binaires de chaque octet d'une voie temporelle entrante, ledit dispositif ayant trente-deux entrées reliées respectivement à chaque canal multiplex entrant et ayant huit sorties, - un dispositif d'aiguillage à mémoire, ayant huit entrées branchées respectivement sur les sorties du dispositif de conversion série-parallèle pour aiguiller une voie temporelle entrante vers une voie temporelle sortante, et ayant huit sorties, - un dispositif de conversion parallèle-série des éléments binaires de chaque octet d'une voie temporelle sortante provenant dudit dispositif d'aiguillage à mémoire, - une base de temps pour synchroniser le transfert des octet dans les trois dispositifs précités, engendrant d'une part, des impulsions à dix mille deux cent quarante kilohertz, d'autre part, une implusions de resynchronisation d'une durée de cent nanosecondes toutes les quatre millisecondes.
2. Réseau de connexion selon la revendication 1, caractérisé en ce que le dispositif de conversion série-parallèle comporte:
- un démultiplexeur aiguillant alternativement les trente-deux canaux multiplex entrants vers deux directions, en restant branché
sur une direction pendant la durée d'un octet, deux groupes de huit registres à décalage à trente-deux positions, chaque registre ayant trente-deux entrées parallèles et une sortie-série, chaque groupe de huit registres ayant ses entrées reliées à l'une des deux directions dudit démultiplexeur, - un premier multiplexeur commutant alternativement les huit sorties de chaque groupe de registres vers le dispositif d'aiguillage à
mémoire, - un premier séquenceur, synchronisé par la base de temps, pour commander le démultiplexeur et le premier multiplexeur de façon à faire fonctionner en alternat les deux groupes de registres et pour commander les registres de façon que chacun d'eux inscrive pour chaque canal multiplex entrant l'un des éléments binaires d'un octet.
- un démultiplexeur aiguillant alternativement les trente-deux canaux multiplex entrants vers deux directions, en restant branché
sur une direction pendant la durée d'un octet, deux groupes de huit registres à décalage à trente-deux positions, chaque registre ayant trente-deux entrées parallèles et une sortie-série, chaque groupe de huit registres ayant ses entrées reliées à l'une des deux directions dudit démultiplexeur, - un premier multiplexeur commutant alternativement les huit sorties de chaque groupe de registres vers le dispositif d'aiguillage à
mémoire, - un premier séquenceur, synchronisé par la base de temps, pour commander le démultiplexeur et le premier multiplexeur de façon à faire fonctionner en alternat les deux groupes de registres et pour commander les registres de façon que chacun d'eux inscrive pour chaque canal multiplex entrant l'un des éléments binaires d'un octet.
3. Réseau de connexion selon la revendication 2, caractérisé en ce que le dispositif d'aiguillage à mémoire comporte:
- deux mémoires d'échantillons à accès aléatoire contenant chacune mille vingt-quatre octets, fonctionnant en alternat pour l'écriture et la lecture desdits octets et dont le temps d'accès maximal est de cinquante nanosecondes, - un deuxième séquenceur synchronisé par la base de temps, pour commander l'écriture des octets dans l'une desdits mémoires, - une mémoire de commande à accès aléatoire contenant mille vingt-quatre adresses de onze éléments binaires et dont le temps d'accès maximal est de cinquante nanosecondes, pour commander la lecture de l'une des mémoires d'échantillons, ladite mémoire de commande étant pilotée par l'unité oentrale de commande de l'autocommutateur temporel, - un deuxième et un troisième multiplexeurs pour aiguiller en alternat, pendant la durée d'une trame, le deuxième séquenceur vers l'une des mémoires d'échantillons et la mémoire de commande vers l'autre mémoire d'échantillons, - un troisième séquenceur, synchronisé par la base de temps, pour urnir l'adressage de la mémoire de commande pour la lecture des octets, - un quatrième multiplexeur pour aiguiller alternativement les adresses fournies par le troisième séquenceur et par l'unité centrale de l'autocommutateur temporel vers la mémoire de commande, - un cinquième multiplexeur pour aiguiller alternativement pendant la durée d'une trame les sorties de chacune des mémoires d'échantillons vers les sorties dudit dispositif d'aiguillage à
mémoire, - un quatrième séquenceur, synchronisé par la base de temps, pour commander les deuxième, troisième, quatrième et cinquième multi-plexeurs, - quatre registres-tampons intercalés respectivement sur les sorties des deuxième, troisième et cinquième multiplexeurs et sur les entrées du dispositif d'aiguillage à mémoire, chaque registre tampon étant constitué de bascules bistables du type D à entrée dynamique G, les chargements dans ces registres étant validés toutes les cent nanosecondes à l'aide de l'impulsion à dix mille deux cent quarante kilohertz de la base de temps.
- deux mémoires d'échantillons à accès aléatoire contenant chacune mille vingt-quatre octets, fonctionnant en alternat pour l'écriture et la lecture desdits octets et dont le temps d'accès maximal est de cinquante nanosecondes, - un deuxième séquenceur synchronisé par la base de temps, pour commander l'écriture des octets dans l'une desdits mémoires, - une mémoire de commande à accès aléatoire contenant mille vingt-quatre adresses de onze éléments binaires et dont le temps d'accès maximal est de cinquante nanosecondes, pour commander la lecture de l'une des mémoires d'échantillons, ladite mémoire de commande étant pilotée par l'unité oentrale de commande de l'autocommutateur temporel, - un deuxième et un troisième multiplexeurs pour aiguiller en alternat, pendant la durée d'une trame, le deuxième séquenceur vers l'une des mémoires d'échantillons et la mémoire de commande vers l'autre mémoire d'échantillons, - un troisième séquenceur, synchronisé par la base de temps, pour urnir l'adressage de la mémoire de commande pour la lecture des octets, - un quatrième multiplexeur pour aiguiller alternativement les adresses fournies par le troisième séquenceur et par l'unité centrale de l'autocommutateur temporel vers la mémoire de commande, - un cinquième multiplexeur pour aiguiller alternativement pendant la durée d'une trame les sorties de chacune des mémoires d'échantillons vers les sorties dudit dispositif d'aiguillage à
mémoire, - un quatrième séquenceur, synchronisé par la base de temps, pour commander les deuxième, troisième, quatrième et cinquième multi-plexeurs, - quatre registres-tampons intercalés respectivement sur les sorties des deuxième, troisième et cinquième multiplexeurs et sur les entrées du dispositif d'aiguillage à mémoire, chaque registre tampon étant constitué de bascules bistables du type D à entrée dynamique G, les chargements dans ces registres étant validés toutes les cent nanosecondes à l'aide de l'impulsion à dix mille deux cent quarante kilohertz de la base de temps.
4. Réseau de connexion selon la revendication 3, caractérisé en ce que le dispositif de conversion parallèle-série comporte:
- un groupe de trente-deux registres-tampons à huit entrées et huit sorties, de type parallèle-parallèle, commandés par un cinquième séquenceur synchronisé par la base de temps, les entrées de chacun desdits registres étant reliées aux sorties du dispositif d'aiguillage à mémoire, - un groupe de trente-deux registres à décalage à huit entrées et une sortie, de type parallèle-série, commandés par un sixième séquenceur synchronisé par la base de temps, les entrées d'un desdits registres à décalage étant reliées aux sorties d'un desdits registres-tampon.
- un groupe de trente-deux registres-tampons à huit entrées et huit sorties, de type parallèle-parallèle, commandés par un cinquième séquenceur synchronisé par la base de temps, les entrées de chacun desdits registres étant reliées aux sorties du dispositif d'aiguillage à mémoire, - un groupe de trente-deux registres à décalage à huit entrées et une sortie, de type parallèle-série, commandés par un sixième séquenceur synchronisé par la base de temps, les entrées d'un desdits registres à décalage étant reliées aux sorties d'un desdits registres-tampon.
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