JP2000021173A

JP2000021173A - 半導体装置

Info

Publication number: JP2000021173A
Application number: JP10187719A
Authority: JP
Inventors: Makoto Ishitani; 真石谷
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-07-02
Filing date: 1998-07-02
Publication date: 2000-01-21
Also published as: TW416053B; US6061288A; KR20000011191A; KR100318592B1

Abstract

(57)【要約】【課題】本発明は複数のセンスアンプ列とそれら複数
のセンスアンプ列の一つと導通可能な複数のメモリセル
とを備えるメモリブロックを含む半導体装置に関し、ロ
ウ動作とカラム動作の同時実行を可能とすることを目的
とする。【解決手段】センスアンプ列７６，７８とメモリアレ
イ６６と交互に配置する。ロウアドレスの指定に伴っ
て、適当な列に属するメモリセルをセンスアンプ列７６
に接続し、そのセンスアンプ列７６を活性化させる。セ
ンスアンプ１６とデータ線対４５，５８の間にデータ線
接続トランジスタ４４，５６を設ける。カラムアドレス
の指定に伴って発生するカラム選択信号と、センスアン
プ１６の活性化信号ＳＯＮとを入力信号とするＡＮＤ回
路１０２を設ける。ＡＮＤ回路１０２の出力をサブカラ
ム選択線１０４を介して上記のトランジスタ４４，５６
に供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に係
り、特に、複数のセンスアンプ列と、それら複数のセン
スアンプ列の一つと導通可能な複数のメモリセルとを備
えるＤＲＡＭを含む半導体装置に関する。

【０００２】

【従来の技術】従来より、複数のメモリアレイと、複数
のセンスアンプ列を備えるＤＲＡＭが知られている。従
来のＤＲＡＭにおいて、複数のメモリアレイと複数のセ
ンスアンプ列とは、交互に配置されている。個々のメモ
リアレイは、２次元的に配置された複数のメモリセルを
備えている。また、センスアンプ列は、メモリアレイの
列方向に並ぶ複数のセンスアンプを備えている。メモリ
アレイとセンスアンプ列との間には複数のビット線が形
成されている。ビット線は、メモリアレイの各行に対応
して設けられている。メモリアレイの各行に属する複数
のメモリセルは、同一のビット線を介してセンスアンプ
に接続されている。

【０００３】図５は、従来のＤＲＡＭの一部、より具体
的には、２つのセンスアンプ列１０，１２の一部、およ
び、それらの間に配置されるメモリアレイ１４の一部を
示す。センスアンプ列１０，１２は、それぞれ、図示さ
れるセンスアンプ１６，１８と同じ構成を有し、列方向
（図５における上下方向）に並ぶ複数の回路を備えてい
る。また、メモリアレイ１４の内部には、センスアンプ
列１０およびセンスアンプ列１２の一方と導通可能な複
数のメモリセルが２次元的に配置されている。

【０００４】センスアンプ１６は、一対のＰ型ＭＯＳト
ランジスタ２０，２２、および、一対のＮ型ＭＯＳトラ
ンジスタ２４，２６を備えている。Ｐ型ＭＯＳトランジ
スタ２０，２２は、他のＰ型ＭＯＳトランジスタ２８
（以下、「活性化トランジスタ２８」と称す）を介して
電源に接続されている。また、Ｎ型ＭＯＳトランジスタ
２４，２６は、他のＮ型ＭＯＳトランジスタ３０（以
下、「活性化トランジスタ３０」と称す）を介して接地
されている。

【０００５】活性化トランジスタ２８，３０のゲート端
子には、それぞれ、活性化信号ＳＯＮ，ＳＯＰが供給さ
れる。活性化信号ＳＯＰは、センスアンプ１６の活性化
が要求される場合にハイレベルからローレベルに変化す
る信号である。一方、活性化信号ＳＯＮは、センスアン
プ１６の活性化が要求される場合にローレベルからハイ
レベルに変化する信号である。センスアンプ１６は、上
記の活性化信号ＳＯＮ，ＳＯＰを受けて活性状態および
非活性状態を実現する。

【０００６】Ｐ型ＭＯＳトランジスタ２２のゲート端
子、および、Ｎ型ＭＯＳトランジスタ２６のゲート端子
には、信号入力線３２および信号伝送線３４が接続され
ている。信号入力線３２には、ビット線選択トランジス
タ３６，３８を介してビット線（ＢＬ）４０，４２が接
続されている。一方、信号伝送線３４には、データ線接
続トランジスタ４４を介してデータ線（ＤＡＴＡ線）４
５が接続されている。

【０００７】同様に、Ｐ型ＭＯＳトランジスタ２０のゲ
ート端子、および、Ｎ型ＭＯＳトンジスタ２４のゲート
端子には、信号入力線４６および信号伝送線４７が接続
されている。信号入力線４６には、ビット線選択トラン
ジスタ４８，５０を介してビット線（／ＢＬ）５２，５
４が接続されている。一方、信号伝送線４７には、デー
タ線接続トランジスタ５６を介してデータ線（／ＤＡＴ
Ａ線）５８が接続されている。以下、ＤＡＴＡ線４５と
／ＤＡＴＡ線５８とを総称して「ＤＡＴＡ線対４５，５
８」と称す。

【０００８】ＢＬ４０および／ＢＬ５２は、センスアン
プ列１０の左側に位置するメモリアレイ（図示せず）と
導通可能な伝送線である。一方、ＢＬ４２および／ＢＬ
５４は、センスアンプ列１０の右側に位置するメモリア
レイ１４と導通可能な伝送線である。以下、上記のＢＬ
４０および／ＢＬ５２を総称してビット線対４０，５２
と、また、上記のＢＬ４２および／ＢＬ５４を総称して
「ビット線対４２，５４」と称す。

【０００９】センスアンプ列１０とセンスアンプ列１２
とは、同様の構成を有している。すなわち、センスアン
プ列１２は、センスアンプ１８とその左側に位置するメ
モリアレイ１４とを結ぶビット線対４０，５２、およ
び、センスアンプ１８とＤＡＴＡ線対４５，５８との間
に配置されるデータ線接続トランジスタ４４，５６を備
えている。

【００１０】メモリアレイ１４に内蔵される複数列のメ
モリセルは、センスアンプ列１０に接続される第１群の
列と、センスアンプ列１２に接続される第２群の列とに
区分されている。すなわち、図５において、センスアン
プ列１０に通じるＢＬ４２およびＢＬ５４は、メモリア
レイ１４の内部で、第１群の列に属し、かつ、同じ行に
属する複数のセルに接続されている。一方、図５におい
て、センスアンプ列１２に通じるＢＬ４０およびＢＬ５
２は、メモリアレイ１４の内部で、第２群の列に属し、
かつ、同じ行に属する複数のセルに接続されている。

【００１１】メモリアレイ１４の端部にはロウ（ＲＯ
Ｗ）選択信号発生回路（図示せず）が設けられている。
メモリアレイ１４の各列に属する複数のメモリセルは、
同一のロウ選択信号線（図示せず）を介してロＵ選択信
号発生回路に接続されている。メモリセルは、そのロウ
選択信号発生回路からロウ選択信号を受けることによ
り、データの読み出し・書き込みが可能な状態となる。

【００１２】従来のＤＲＡＭは、カラム（Ｃｏｌｕｍ
ｎ）選択線６０を備えている。カラム選択線６０は、セ
ンスアンプ列１０が備えるデータ線接続トランジスタ４
４，５６、および、センスアンプ列１２が備えるデータ
線接続トランジスタ４４，５６に接続されている。従来
のＤＲＡＭは、センスアンプ列１０、１２と並列に配置
される複数のセンスアンプ列を備えている。それらのセ
ンスアンプ列は、上記のセンスアンプ列１０，１２と同
様にデータ線接続トランジスタを備えている。カラム選
択線６０は、それらのデータ線接続トランジスタを介し
て、行方向に並ぶ全てのセンスアンプに接続されてい
る。

【００１３】従来のＤＲＡＭは、センスアンプの各行に
対応して、上記のカラム選択線６０と同様のカラム選択
線を備えている。これらのカラム選択線は、カラム選択
信号発生回路（図示せず）に接続されている。カラム選
択信号発生回路は、外部からカラムアドレスが供給され
ると、そのアドレスに対応するカラム選択線に対して、
カラム選択信号を出力する。

【００１４】次に、従来のＤＲＡＭにおけるデータの読
み出し動作について説明する。従来のＤＲＡＭに読み出
し動作を要求する場合、先ず、ＤＲＡＭに対して一つの
ロウアドレスが与えられる。上記の如くロウアドレスが
与えられると、そのアドレスを処理すべきロウ選択信号
発生回路によって、そのアドレスに対応する列に属する
全てのメモリセルにロウ選択信号が供給される。

【００１５】メモリアレイ１４が備えるメモリセルが上
記のロウ選択信号を受信すると、それらのセルは、個々
のセルに対応して設けられているビット線に対してデー
タを出力する。具体的には、上記のロウ選択信号によ
り、ＢＬ４２またはＢＬ５４と導通可能な列が指定され
た場合は、メモリアレイ１４から、ＢＬ４２またはＢＬ
５４を含む複数のビット線に対してデータが出力され
る。同様に、ロウ選択信号によりＢＬ４０またはＢＬ５
２と導通可能な列が指定された場合は、メモリアレイ１
４から、それぞれ対応するビット線にデータが出力され
る。

【００１６】ＤＲＡＭでは、次に、メモリアレイ１４の
左側に位置する複数のトランジスタ対（トランジスタ対
３８，５０を含む）、および、メモリアレイ１４の右側
に位置する複数のトランジスタ対（トランジスタ対３
６，４８を含む）の一方が活性状態とされる。上記の処
理において、左右何れのトランジスタ対が活性化される
かは、ロウ選択信号により指定される列に基づいて決定
される。すなわち、

【００１７】以下、ロウ選択信号が、ＢＬ４２と導通可
能な列を指定する場合について説明する。上記の条件下
では、メモリセルのデータはＢＬ４２を含む複数のビッ
トラインに導かれる。次いで、メモリセル１４の左側に
位置するトランジスタ対（トランジスタ３８，５０を含
む）が活性化状態とされ、その結果、信号入力線３２に
はメモリセルのデータが、一方、信号入力線４６には基
準電位が供給される。

【００１８】メモリセルは、蓄えられた電荷をビット線
に出力し、その電荷量に応じて、データ“１”の場合は
所定電位Ｖｃｃ側へ、データ“０”の場合は接地レベル
電位Ｖss側へ、△Ｖだけビット線の電位を変化させる。
また、本実施形態において、ＢＬ４２，５４，４０，５
２の基準電位はＶcc／２に設定されている。従って、上
記の条件下では、ビット線選択トランジスタ３８，５０
が活性状態とされた後、信号入力線３２に（Ｖcc／２）
＋△Ｖまたは（Ｖcc／２）−△Ｖが、また、信号入力線
４６にＶcc／２がそれぞれ供給される。

【００１９】従来のＤＲＡＭでは、上記の処理に次い
で、活性化トランジスタ２８，３０が活性状態とされ
る。活性化トランジスタ２８，３０が共に活性化される
と、センスアンプ１６は、信号入力線３２，４６に生じ
ている電位差を増幅して信号伝送線対３４，４７に出力
する。その結果、センスアンプ列１０が備える全ての信
号伝送線対に、メモリセルのデータと対応する電位差が
現れる。以下、上記の状態が形成されるまでの動作を
「センス動作」と称す。

【００２０】データの読み出し過程では、次に、ＤＲＡ
Ｍが備えるカラム選択信号発生回路に対して、外部より
カラムアドレスが供給される。上記のカラムアドレス
が、カラム選択線６０に対応する場合、カラム選択信号
発生回路は、カラム選択線６０を活性化させる。カラム
選択線６０が活性化されると、その線につながる全ての
データ線接続トランジスタ（データ線接続トランジスタ
４４，５６を含む）がオン状態となる。

【００２１】カラム選択線６０が活性化される時点で、
センスアンプ１６につながる信号伝送線対３４，４７に
はメモリセルのデータに対応する信号が導かれている。
一方、その時点で、他のデータ線接続トランジスタにつ
ながる信号伝送線対３４，４７は、ハイインピーダンス
状態に維持されている。このため、上記の如くカラム選
択線６０が活性化されると、ＤＡＴＡ線４５，５８に
は、信号伝送線対３４，４７に導かれていた信号が出力
される。このように、従来のＤＲＡＭによれば、ロウア
ドレスおよびカラムアドレスを指定することにより、そ
れらのアドレスに対応するメモリセルのデータをＤＡＴ
Ａ線４５，５８に供給することができる。

【００２２】

【発明が解決しようとする課題】ところで、従来のＤＲ
ＡＭの動作速度を高めるうえでは、例えば、同一のメモ
リブロックに属するメモリセルを複数のバンクに分割し
て、それらのバンクを非同期で動作させることが有効で
ある。しかし、複数のバンクを非同期で動作させる場合
は、ある一つのバンクにおいてセンス動作が実行されて
いる間に、既にセンス動作の終了している別のバンクに
対する動作要求が発生し、そのバンクを含む複数のバン
クにつながるカラム選択線が活性化されることがある。

【００２３】上述の如く、カラム選択線が活性化される
と、その選択線につながる全てのセンスアンプが、すな
わち、センス動作中のセンスアンプを含む複数のセンス
アンプがＤＡＴＡ線に導通する。このような状況下で
は、既に活性化信号が出力され、その信号がセンス動作
中のセンスアンプに供給される事態が生ずる。センス動
作中のセンスアンプにＤＡＴＡ線から信号が供給される
と、メモリセルからそのセンスアンプに供給されていた
データが破壊されることがある。このため、従来のＤＲ
ＡＭにおいては、同一のメモリブロック内に複数のバン
クを形成して、それらを非同期に動作させることが困難
であった。

【００２４】本発明は、上記のような課題を解決するた
めになされたもので、同一のメモリブロックに属するメ
モリセルを複数のバンクに分割して、それらを非同期に
動作させることのできる半導体装置を提供することを目
的とする。

【００２５】

【課題を解決するための手段】本発明の請求項１に係る
半導体装置は、複数のセンスアンプ列と、それぞれ前記
複数のセンスアンプ列の一つと導通可能な複数のメモリ
セルとを備える半導体装置であって、ロウアドレスが指
定された場合に、指定されたロウアドレスに対応する複
数のメモリセルを適当なセンスアンプ列に接続するロウ
アドレス動作手段と、ロウアドレスが指定された場合
に、前記適当なセンスアンプ列に属するセンスアンプを
活性化させるセンスアンプ活性化手段と、活性化するこ
とによりセンスアンプとデータ線とを接続する第１のデ
ータ線接続手段と、カラムアドレスが指定された場合
に、指定されたカラムアドレスに対応すると共に既に活
性化されているセンスアンプに対して設けらている第１
のデータ線接続手段を活性化させるカラムアドレス動作
手段と、を備えることを特徴とするものである。

【００２６】本発明の請求項２に係る半導体装置は、前
記カラムアドレス動作手段が、カラムアドレスが指定さ
れた場合に、指定されたカラムアドレスに対応するカラ
ム選択線にカラム選択信号を供給するカラム選択信号発
生手段と、前記カラム選択信号と、第１の活性化信号と
を入力信号とし、出力信号を前記第１のデータ線接続手
段に供給する論理回路と、を備えることを特徴とするも
のである。

【００２７】本発明の請求項３に係る半導体装置は、前
記第１の活性化信号が、前記センスアンプ列に属するセ
ンスアンプを活性化させるために用いられる活性化信号
であることを特徴とするものである。

【００２８】本発明の請求項４に係る半導体装置は、前
記カラムアドレス動作手段が、カラムアドレスが指定さ
れた場合に、指定されたカラムアドレスに対応するカラ
ム選択線にカラム選択信号を供給するカラム選択信号発
生手段と、前記カラム選択信号と第２の活性化信号とを
受けて動作する第１トランジスタと、前記第１トランジ
スタの出力信号を前記第１のデータ線接続手段に供給す
るサブカラム選択線と、第３の活性化信号を受けて前記
サブカラム選択線を接地させる第２のトランジスタと、
を備えることを特徴とするものである。

【００２９】本発明の請求項５に係る半導体装置は、前
記第２および第３の活性化信号が、前記センスアンプ列
に属するセンスアンプを活性化させるために用いられる
活性化信号であることを特徴とするものである。

【００３０】本発明の請求項６に係る半導体装置は、複
数のセンスアンプ列と、それぞれ前記複数のセンスアン
プ列の一つと導通可能な複数のメモリセルとを備える半
導体装置であって、ロウアドレスが指定された場合に、
指定されたロウアドレスに対応する複数のメモリセルを
適当なセンスアンプ列に接続するロウアドレス動作手段
と、ロウアドレスが指定された場合に、前記適当なセン
スアンプ列に属するセンスアンプを活性化させるセンス
アンプ活性化手段と、双方が共に活性化することにより
センスアンプとデータ線とを接続する第２および第３の
データ線接続手段と、カラムアドレスが指定された場合
に、指定されたカラムアドレスに対応するセンスアンプ
に対して設けらている前記第２のデータ線接続手段を活
性化させる第１のカラムアドレス動作手段と、活性化さ
れているセンスアンプに対して設けらている前記第３の
データ線接続手段を活性化させる第２のカラムアドレス
動作手段と、を備えることを特徴とするものである。

【００３１】本発明の請求項７に係る半導体装置は、前
記第２のカラムアドレス動作手段が、前記センスアンプ
を活性化させるために用いられる活性化信号を前記第３
のデータ線接続手段に供給することを特徴とするもので
ある。

【００３２】

【発明の実施の形態】実施の形態１.図１は、本発明の
実施の形態１のＤＲＡＭが備えるメモリブロック６２を
示す。メモリブロック６２は、複数のメモリアレイ６４
〜７２および複数のセンスアンプ列７４〜８４を備えて
いる。メモリアレイ６４〜７２とセンスアンプ列７４〜
８４は、交互に配置されている。

【００３３】メモリアレイ６４〜７２には行方向（図１
における横方向）および列方向（図１における縦方向）
に２次元的に配置された複数のメモリセルが内蔵されて
いる。また、センスアンプ列７４〜８４には、列方向に
配置された複数のセンスアンプが内蔵されている。

【００３４】メモリアレイ６４〜７２に含まれるメモリ
セルのうち、第１群の列に属するメモリセルは、自己の
左側に位置するセンスアンプ列と導通することができ
る。一方、メモリアレイ６４〜７２に含まれるメモリセ
ルのうち、第２群の列に属するメモリセルは、自己の右
側に位置するセンスアンプ列と導通することができる。
センスアンプ列７４〜８４が備える複数のセンスアンプ
は、左右いずれかのメモリアレイ６４〜７２から信号が
供給された場合に、その信号を増幅する。

【００３５】メモリアレイ６４〜７２の端部には、ロウ
選択信号発生回路８６〜９４が設けられている。ロウ選
択信号発生回路８６〜９４は、メモリアレイ６４〜７２
が備える複数列のメモリセル群の中から１列のメモリセ
ル群を選択するロウ選択信号を発生する。図１に示す破
線９６は、ロウ選択信号発生回路８６によって発生され
るロウ選択信号の一例である。

【００３６】メモリブロック６２の端部には、カラム選
択信号発生回路９８が設けられている。カラム選択信号
発生回路９８は、センスアンプ列７４〜８４が備えるセ
ンスアンプ群の中から１行のセンスアンプ群を選択する
カラム選択信号を発生する。図１に示す破線１００は、
カラム選択信号発生回路９８によって発生されるカラム
選択信号の一例である。

【００３７】図２は、本実施形態のＤＲＡＭの一部、よ
り具体的には、２つのセンスアンプ列７６，７８の一
部、および、それらの間に配置されるメモリアレイ６６
の一部を示す。センスアンプ列７６，７８は、それぞ
れ、図示されるセンスアンプ１６，１８と同じ構成を有
する複数のセンスアンプを内蔵している。それら複数の
センスアンプは、列方向（図２における上下方向）に並
んで配置されている。また、メモリアレイ６６の内部に
は、センスアンプ列７６およびセンスアンプ列７８の一
方と導通可能な複数のメモリセルが２次元的に配置され
ている。

【００３８】センスアンプ１６は、従来のＤＲＡＭが備
えるものと同様に、一対のＰ型ＭＯＳトランジスタ２
０，２２、および、一対のＮ型ＭＯＳトランジスタ２
４，２６を備えている。Ｐ型ＭＯＳトランジスタ２０，
２２は、他のＰ型ＭＯＳトランジスタ２８、すなわち、
活性化トランジスを介して電源に接続されている。ま
た、Ｎ型ＭＯＳトランジスタ２４，２６は、他のＮ型Ｍ
ＯＳトランジスタ３０、すなわち、活性化トランジスタ
３０を介して接地されている。

【００３９】活性化トランジスタ２８，３０のゲート端
子には、それぞれ、活性化信号ＳＯＰ，ＳＯＮが供給さ
れる。活性化信号ＳＯＰは、センスアンプ１６の活性化
が要求される場合にハイレベルからローレベルに変化す
る信号である。一方、活性化信号ＳＯＮは、センスアン
プ１６の活性化が要求される場合にローレベルからハイ
レベルに変化する信号である。センスアンプ１６は、上
記の活性化信号ＳＯＮ，ＳＯＰを受けて活性状態および
非活性状態を実現する。

【００４０】Ｐ型ＭＯＳトランジスタ２２のゲート端
子、および、Ｎ型ＭＯＳトランジスタ２６のゲート端子
には、信号入力線３２および信号伝送線３４が接続され
ている。信号入力線３２には、ビット線選択トランジス
タ３６，３８を介してビット線（ＢＬ）４０，４２が接
続されている。一方、信号伝送線３４には、データ線接
続トランジスタ４４を介してデータ線（ＤＡＴＡ線）４
５が接続されている。

【００４１】同様に、Ｐ型ＭＯＳトランジスタ２０のゲ
ート端子、および、Ｎ型ＭＯＳトンジスタ２４のゲート
端子には、信号入力線４６および信号伝送線４７が接続
されている。信号入力線４６には、ビット線選択トラン
ジスタ４８，５０を介してビット線（／ＢＬ）５２，５
４が接続されている。一方、信号伝送線４７には、デー
タ線接続トランジスタ５６を介してデータ線（／ＤＡＴ
Ａ線）５８が接続されている。以下、ＤＡＴＡ線４５と
／ＤＡＴＡ線５８とを総称して「ＤＡＴＡ線対４５，５
８」と称す。

【００４２】ＢＬ４０および／ＢＬ５２は、センスアン
プ列７６の左側に位置するメモリアレイ６４（図１参
照）と導通可能な伝送線である。一方、ＢＬ４２および
／ＢＬ５４は、センスアンプ列７６の右側に位置するメ
モリアレイ６６と導通可能な伝送線である。以下、上記
のＢＬ４０および／ＢＬ５２を総称してビット線対４
０，５２と、また、上記のＢＬ４２および／ＢＬ５４を
総称して「ビット線対４２，５４」と称す。

【００４３】センスアンプ列７６とセンスアンプ列７８
とは、同様の構成を有している。すなわち、センスアン
プ列７８は、センスアンプ１８とその左側に位置するメ
モリアレイ６６とを結ぶビット線対４０，５２、およ
び、センスアンプ１８とＤＡＴＡ線対４５，５８との間
に配置されるデータ線接続トランジスタ４４，５６を備
えている。

【００４４】メモリアレイ６６に内蔵される複数列のメ
モリセルは、センスアンプ列７６に接続される第１群の
列と、センスアンプ列７８に接続される第２群の列とに
区分されている。すなわち、図２において、センスアン
プ列７６に通じるＢＬ４２およびＢＬ５４は、メモリア
レイ６６の内部で、第１群の列に属し、かつ、同じ行に
属する複数のセルに接続されている。一方、図２におい
て、センスアンプ列７８に通じるＢＬ４０およびＢＬ５
２は、メモリアレイ６６の内部で、第２群の列に属し、
かつ、同じ行に属する複数のセルに接続されている。

【００４５】上述の如く、メモリアレイ６６の端部には
ロウ選択信号発生回路８８が設けられている。メモリア
レイ６６の各列に属する複数のメモリセルは、同一のロ
ウ選択信号線（図示せず）を介してロウ選択信号発生回
路８８に接続されている。メモリセルは、そのロウ選択
信号発生回路８８からロウ選択信号を受けることによ
り、データの読み出し・書き込みが可能な状態となる。

【００４６】また、本実施形態のＤＲＡＭは、上述の如
く、メモリブロック６２の端部にカラム選択信号発生回
路９８（図１参照）を備えている。カラム選択信号発生
回路９８には、複数のカラム選択線が接続されている。
それらのカラム選択線は、センスアンプ列７４〜８４の
各行に属するセンスアンプに対応して設けられている。
すなわち、センスアンプ列７４〜８４の各行に属するセ
ンスアンプは、同一のカラム選択線と導通可能に設けら
れている。図２に示すカラム選択線６０は、センスアン
プ１６，１８を含む行に対応するカラム選択線である。
カラム選択信号発生回路９８は、外部から供給されるカ
ラムアドレスを受けて、適当なカラム選択線に所定のタ
イミングでカラム選択信号を供給する。

【００４７】図２に示す如く、カラム選択線６０は、Ａ
ＮＤ回路１０２の一方の入力端子に接続されている。Ａ
ＮＤ回路１０２の他方の入力端子には、活性化トランジ
スタ３０に供給される活性化信号ＳＯＮが供給されてい
る。また、ＡＮＤ回路１０２の出力端子は、サブカラム
選択線１０４を介してデータ線接続トランジスタ４４の
ゲート端子に接続されている。本実施形態のＤＲＡＭ
は、上記の如く、データ線接続トランジスタ４４が、カ
ラム選択信号と活性化信号ＳＯＮとの論理和の結果によ
り制御される点に特徴を有している。

【００４８】次に、本実施形態のＤＲＡＭにおけるデー
タの読み出し動作について説明する。本実施形態のＤＲ
ＡＭに読み出し動作を要求する場合、先ず、ＤＲＡＭに
対して一つのロウアドレスが与えられる。上記の如くロ
ウアドレスが与えられると、そのアドレスを処理すべき
ロウ選択信号発生回路によって、そのアドレスに対応す
る列に属する全てのメモリセルにロウ選択信号が供給さ
れる。以下、ロウアドレス発生回路９６によってロウ選
択信号９６が発せられた場合について説明する。

【００４９】ロウ選択信号９６が発せられると、メモリ
アレイ６６が備えるメモリセルのうち、ロウ選択信号９
６を受信できる列（以下、この列を「ロウ指定列」と称
す）に属する全てのセルが、それらに対応して設けられ
ているビット線（ＢＬまたは／ＢＬ）に対してデータを
出力する。その結果、図２に示すＢＬ４２，ＢＬ４０，
／ＢＬ５４または／ＢＬ５２にメモリセルのデータが出
力される。以下、上記のロウ指定列が、ＢＬ４２にデー
タを出力する列であると仮定して説明を行う。

【００５０】本実施形態のＤＲＡＭでは、次に、メモリ
アレイ６６の左側に位置する複数のトランジスタ対（ト
ランジスタ対３８，５０を含む）が活性状態とされる。
尚、ロウ指定列が、ＢＬ４０または／ＢＬ５２にデータ
を出力する列である場合は、この時点で、メモリアレイ
６６の右側に位置する複数のトランジスタ対（トランジ
スタ対３６，４８を含む）が活性状態とされる。

【００５１】上記の如く、メモリセル６６の左側に位置
するトランジスタ対（トランジスタ３８，５０を含む）
が活性化状態とされると、センスアンプ１６の一方の信
号入力線３２にメモリセルのデータが導かれると共に、
その他方の信号入力線４６に基準電位が供給される。メ
モリセルは、蓄えられた電荷をビット線に出力し、その
電荷量に応じて、データ“１”の場合は所定電位Ｖcc側
へ、データ“０”の場合は接地レベル電位Ｖss側へ、△
Ｖだけビット線の電位を変化させる。また、本実施形態
において、ＢＬ４２，５４，４０，５２の基準電位はＶ
cc／２に設定されている。従って、上記の条件下では、
ビット線選択トランジスタ３８，５０が活性状態とされ
た後、信号入力線３２に（Ｖcc／２）＋△Ｖまたは（Ｖ
cc／２）−△Ｖが、また、信号入力線４６にＶcc／２が
それぞれ供給される。

【００５２】本実施形態のＤＲＡＭでは、上記の処理に
次いで、センスアンプ列７６が備える全ての活性化トラ
ンジスタ（活性化トランジスタ２８，３０を含む）を活
性状態とする処理が実行される。具体的には、センスア
ンプ列７６に供給する一方の活性化信号ＳＯＰをハイレ
ベルからローレベルとし、かつ、他方の活性化信号ＳＯ
Ｎをローレベルからハイレベルとする処理が実行され
る。

【００５３】上記の処理が実行されると、センスアンプ
列７６が備える他のセンスアンプと同様に、センスアン
プ１６は、信号入力線３２，４６に生じている電位差を
増幅して信号伝送線対３４，４７に出力する。このよう
に、本実施形態のＤＲＡＭによれば、ロウアドレスを指
定する処理、および、ビット線選択トランジスタ３８，
５０をオンとする処理を実行することで、メモリセルの
データをセンスアンプ１６まで導くことができる。そし
て、その後、センスアンプ１６を活性化させることによ
り、増幅信号を信号伝送線対３４，４７まで供給するこ
とができる。

【００５４】データの読み出し過程では、次に、ＤＲＡ
Ｍが備えるカラム選択信号発生回路９８に対して、外部
より一つのカラムアドレスが供給される。上記の如くカ
ラムアドレスが与えられると、カラム選択信号発生回路
９８によって、そのアドレスに対応するカラム選択線に
対してカラム選択信号が供給される。以下、上記の処理
によりカラム選択線６０にカラム選択信号が供給された
場合について説明する。

【００５５】カラム選択線６０に供給されるカラム選択
信号は、ＡＮＤ回路１０２の他、カラム選択線６０につ
ながる全てのＡＮＤ回路に供給される。以下、これらの
ＡＮＤ回路を「カラム指定ＡＮＤ回路」と称す。上述し
た動作タイミングによれば、ＡＮＤ回路１０２は、カラ
ム選択信号を受信する時点で、既にハイレベルに変化し
た活性化信号ＳＯＮを受信している。このため、ＡＮＤ
回路１０２は、カラム選択信号を受信した後、速やかに
データ線接続トランジスタ４４を活性化状態とする。そ
の結果、センスアンプ１６により増幅された信号は、カ
ラムアドレスが指定された後、速やかにＤＡＴＡ線対４
５，４６の供給される。

【００５６】本実施形態のＤＲＡＭは、同一のメモリバ
ンクに属する複数のセンスアンプ列が同時に活性化され
ないように駆動される。このため、上述した動作タイミ
ングによれば、カラム指定ＡＮＤ回路のうち、ＡＮＤ回
路１０２を除く他の回路は、カラム選択信号を受信する
時点で、ローレベルの活性化信号ＳＯＮを受信してい
る。この場合、それらのＡＮＤ回路に接続されるデータ
線接続トランジスタは、カラム選択信号の発生に関わら
ず、オフ状態に維持される。

【００５７】オフ状態を維持するトランジスタに対応す
るセンスアンプは、カラム選択信号の発生中において
も、ＤＡＴＡ線対４５，５８から切り離された状態に維
持される。このため、上記のカラム選択信号の発生中に
ＤＡＴＡ線対４５，５８に出力されるデータの値は、そ
れらのセンスアンプに供給されるデータに何ら影響を与
えない。このような状況下では、センスアンプ１６から
ＤＡＴＡ線対４５，５８にデータを出力させながら、デ
ータ破壊を生ずることなく、センスアンプ列７６を除く
他のセンスアンプ列に、メモリアレイからデータを供給
することができる。

【００５８】従って、本実施形態のＤＲＡＭによれば、
同一のメモリブロックに属する複数のバンクを対象とし
て、ロウアドレスを指定する動作と、カラムアドレスを
指定する動作とを同時に実行させることができる。この
ため、本実施形態のＤＲＡＭによれば、それらの動作を
同時に実行することのできないものに比して高い動作速
度を実現することができる。

【００５９】尚、上記の実施形態においては、ロウ選択
信号発生回路８６〜９４およびビット線選択トランジス
タ３６，３８，４８，５０が前記請求項１記載の「ロウ
アドレス動作手段」に、活性化トランジスタ２８，３０
が前記請求項１記載の「センスアンプ活性化手段」に、
データ線接続トランジスタ４４、５６が前記請求項１記
載の「第１のデータ線接続手段」に、カラム選択信号発
生回路９８、ＡＮＤ回路１０２、および、サブカラム選
択線１０４が前記請求項１記載の「カラムアドレス動作
手段」に、それぞれ相当している。

【００６０】また、上記の実施形態においては、カラム
選択信号発生回路９８が前記請求項２記載の「カラム選
択信号発生手段」に、ＡＮＤ回路１０２が前記請求項２
記載の「論理回路」に、それぞれ相当している。

【００６１】実施の形態２．次に、図１と共に図３を参
照して、本発明の実施の形態２について説明する。尚、
図３において図２と共通する要素については、同一の符
号を付してその説明を簡略または省略する。

【００６２】図３は、本実施形態のＤＲＡＭの一部、よ
り具体的には、２つのセンスアンプ列７６，７８の一
部、および、それらの間に配置されるメモリアレイ６６
の一部を示す。本実施形態において、センスアンプ列７
６，７８は、それぞれ、実施の形態１の場合と同様に、
図示されるセンスアンプ１６，１８と同じ構成を有する
複数のセンスアンプを内蔵している。また、メモリアレ
イ６６の内部には、実施の形態１の場合と同様に、セン
スアンプ列７６およびセンスアンプ列７８の一方と導通
可能な複数のメモリセルが２次元的に配置されている。

【００６３】本実施形態において、全てのカラム選択線
（カラム選択線６０を含む）は、各センスアンプ列（セ
ンスアンプ列７６，７８を含む）が備えるデータ線接続
トランジスタ４４、５６のゲートに直接接続されてい
る。また、それらのデータ線接続トランジスタ４４、５
６は、Ｎ型ＭＯＳトランジスタ１０６，１０８を介して
ＤＡＴＡ線４５，５８に接続されている。更に、Ｎ型Ｍ
ＯＳトランジスタ１０６，１０８には、活性化トランジ
スタ３０に供給される活性化信号ＳＯＮが供給されてい
る。

【００６４】次に、本実施形態のＤＲＡＭにおけるデー
タの読み出し動作について説明する。本実施形態のＤＲ
ＡＭは、実施の形態１の場合と同様に動作することで、
メモリセルからのデータの読み出し、および、そのデー
タの増幅を行う。すなわち、本実施形態のＤＲＡＭによ
れば、ロウアドレスを指定し、ビット線選択トランジス
タ対４２，５０または４０，５２を適当に駆動し、か
つ、適当なセンスアンプ列の活性化トランジスタ２８，
３０を活性状態とすることで、メモリセルから読み出し
たデータを増幅して信号伝送線対３４，４７に出力する
ことができる。

【００６５】以下、上記の処理が実行されることによ
り、メモリセルのデータがＢＬ４２に、また、基準電位
Ｖcc／２がＢＬ５４に導かれ、それらの電位差がセンス
アンプ１６によって増幅される場合について説明する。

【００６６】データの読み出し過程では、上記の状況が
形成された後、カラム選択信号発生回路９８（図１参
照）に対して、外部より一つのカラムアドレスが供給さ
れる。以下、上記のカラムアドレスが供給されることに
より、カラム選択信号発生回路９８が、カラム選択線６
０にカラム選択信号を供給した場合について説明する。

【００６７】本実施形態のＤＲＡＭにおいて、カラム選
択線６０に供給されるカラム選択信号は、その選択線６
０につながる全てのデータ線接続トランジスタ４４に供
給される。それらのデータ線接続トランジスタ４４は、
上記のカラム選択信号を受信した後、速やかにオン状態
となる。

【００６８】上述した動作タイミングによれば、カラム
指定行トランジスタがオン状態となる時点で、センスア
ンプ列７６の活性化トランジスタ３０およびＮ型ＭＯＳ
トランジスタ１０６，１０８には、既にハイレベルに変
化した活性化信号ＳＯＮが供給されている。このため、
センスアンプ１６により増幅された信号は、カラムアド
レスが指定された後、速やかにＤＡＴＡ線対４５，４６
に供給される。

【００６９】本実施形態のＤＲＡＭは、同一のメモリバ
ンクに属する複数のセンスアンプ列が同時に活性化され
ないように駆動される。このため、上述した動作タイミ
ングによれば、センスアンプ列７６を除く他のセンスア
ンプ列（以下、単に他のセンスアンプ列と称す）が備え
るＮ型ＭＯＳトランジスタ１０６，１０８は、カラム指
定行トランジスタがオン状態となる時点でオフ状態に維
持されている。従って、他のセンスアンプ列に属するセ
ンスアンプは、カラム指定行トランジスタがオン状態で
あっても、ＤＡＴＡ線対４５，５８から切り離された状
態に維持される。

【００７０】このような状況下では、ＤＡＴＡ線対４
５，５８に出力されるデータが、他のセンスアンプ列の
センスアンプに供給されるデータに影響を与えることが
ない。このため、本実施形態のＤＲＡＭによれば、実施
の形態１の場合と同様に、センスアンプ１６からＤＡＴ
Ａ線対４５，５８にデータを出力する処理と、メモリア
レイから他のセンスアンプ列にデータを供給する処理と
を、データ破壊を生ずることなく同時に行うことができ
る。

【００７１】従って、本実施形態のＤＲＡＭによれば、
同一のメモリブロックに属する複数のバンクを対象とし
て、ロウアドレスを指定する動作と、カラムアドレスを
指定する動作とを同時に実行させることができる。この
ため、本実施形態のＤＲＡＭによれば、それらの動作を
同時に実行することのできないものに比して高い動作速
度を実現することができる。

【００７２】ところで、本実施形態の構造によれば、セ
ンスアンプ毎に２つのＮ型ＭＯＳトランジスタ１０６，
１０８を加えるだけで、上記の優れた機能を実現してい
る。これに対して、上述した実施の形態１の構造によれ
ば、上記の機能を実現するために、センスアンプ毎にＡ
ＮＤ回路を設ける必要がある。ＡＮＤ回路を実現するた
めには、４つ以上のトランジスタが必要である。この
点、本実施形態のＤＲＡＭは、実施の形態１のＤＲＡＭ
に比して簡単な構造で実現できるという利点を有してい
る。

【００７３】尚、上記の実施形態においては、ロウ選択
信号発生回路８６〜９４およびビット選択トランジスタ
３６，３８，４８，５０が前記請求項６記載の「ロウア
ドレス動作手段」に、活性化トランジスタ２８，３０が
前記請求項６記載の「センスアンプ活性化手段」に、デ
ータ線接続トランジスタ４４，５６およびＮ型ＭＯＳＵ
トランジスタ１０６，１０８が前記請求項６記載の「第
２および第３のデータ線接続手段」に、カラム選択信号
発生回路９８が前記請求項６記載の「第１のカラムアド
レス動作手段」に、それぞれ相当していると共に、セン
スアンプの活性化信号をＮ型ＭＯＳトランジスタ１０
６，１０８に供給することにより前記請求項６記載の
「第３のデータ線接続手段」が実現されている。

【００７４】実施の形態３．次に、図１と共に図４を参
照して、本発明の実施の形態３について説明する。尚、
図４において図２または図３と共通する要素について
は、同一の符号を付してその説明を簡略または省略す
る。

【００７５】図４は、本実施形態のＤＲＡＭの一部、よ
り具体的には、２つのセンスアンプ列７６，７８の一
部、および、それらの間に配置されるメモリアレイ６６
の一部を示す。本実施形態において、センスアンプ列７
６，７８は、それぞれ、実施の形態１の場合と同様に、
図示されるセンスアンプ１６，１８と同じ構成を有する
複数のセンスアンプを内蔵している。また、メモリアレ
イ６６の内部には、実施の形態１の場合と同様に、セン
スアンプ列７６およびセンスアンプ列７８の一方と導通
可能な複数のメモリセルが２次元的に配置されている。

【００７６】本実施形態において、全てのカラム選択線
（カラム選択線６０を含む）には、複数の第１Ｎ型ＭＯ
Ｓトランジスタ１１０が接続されている。個々の第１Ｎ
型ＭＯＳトランジスタ１１０は、サブカラム選択線１１
２を介して第２Ｎ型ＭＯＳトランジスタ１１４の一端と
接続されている。また、第２Ｎ型ＭＯＳトランジスタ１
１４の多端は接地されている。

【００７７】第１Ｎ型ＭＯＳトランジスタ１１０のゲー
トには、活性化トランジスタ３０に供給される活性化信
号ＳＯＮが供給されている。一方、第２Ｎ型ＭＯＳトラ
ンジスタ１１４のゲートには、活性化トランジスタ２８
に供給される活性化信号ＳＯＰが供給されている。ま
た、本実施形態において、各センスアンプに対応するデ
ータ線接続トランジスタ４４，５６のゲートには、上記
のサブカラム選択線１１２が接続されている。

【００７８】次に、本実施形態のＤＲＡＭにおけるデー
タの読み出し動作について説明する。本実施形態のＤＲ
ＡＭは、実施の形態１の場合と同様に動作することで、
メモリセルからのデータの読み出し、および、そのデー
タの増幅を行う。すなわち、本実施形態のＤＲＡＭによ
れば、ロウアドレスを指定し、ビット線選択トランジス
タ対４２，５０または４０，５２を適当に駆動し、か
つ、適当なセンスアンプ列の活性化トランジスタ２８，
３０を活性状態とすることで、メモリセルから読み出し
たデータを増幅して信号伝送線対３４，４７に出力する
ことができる。

【００７９】以下、上記の処理が実行されることによ
り、メモリセルのデータがＢＬ４２に、また、基準電位
Ｖcc／２がＢＬ５４に導かれ、それらの電位差がセンス
アンプ１６によって増幅される場合について説明する。

【００８０】データの読み出し過程では、上記の状況が
形成された後、カラム選択信号発生回路９８（図１参
照）に対して、外部より一つのカラムアドレスが供給さ
れる。以下、上記のカラムアドレスが供給されることに
より、カラム選択信号発生回路９８が、カラム選択線６
０にカラム選択信号を供給した場合について説明する。

【００８１】本実施形態のＤＲＡＭにおいて、カラム選
択線６０に供給されるカラム選択信号は、その選択線６
０につながる全ての第１Ｎ型ＭＯＳトランジスタ１１０
に供給される。上述した動作タイミングによれば、カラ
ム選択信号が発せられる時点で、センスアンプ列７６の
第１Ｎ型ＭＯＳトランジスタ１１０にハイレベルの活性
化信号ＳＯＮが供給されている。また。この時点で、セ
ンスアンプ列７６の第２Ｎ型ＭＯＳトランジスタ１１４
にはローレベルの活性化信号ＳＯＰが供給されている。

【００８２】このため、上記の如くカラム選択信号が発
せられた後、センスアンプ１６に対応するサブカラム選
択線１１２には、ハイレベルの信号が導かれる。その結
果、センスアンプ１６に対応するデータ線接続トランジ
スタ４４，５６がオン状態となり、センスアンプ１６に
より増幅された信号がＤＡＴＡ線対４５，４６の出力さ
れる。

【００８３】本実施形態のＤＲＡＭは、同一のメモリバ
ンクに属する複数のセンスアンプ列が同時に活性化され
ないように駆動される。このため、上述した動作タイミ
ングによれば、センスアンプ列７６を除く他のセンスア
ンプ列（以下、単に他のセンスアンプ列と称す）におい
ては、カラム選択信号が発せられた時点で、第１Ｎ型Ｍ
ＯＳトランジスタ１１０にローレベルの信号が、また、
第２Ｎ型ＭＯＳトランジスタ１１４にハイレベルの信号
が供給される状態が実現される。

【００８４】このため、他のセンスアンプ列が備える全
てのサブカラム選択線１１２は、カラム選択信号が発せ
られた後ローレベルに維持される。サブカラム選択線１
１２がローレベルであると、データ線接続トランジスタ
４４がオフ状態に維持されるため、センスアンプとＤＡ
ＴＡ線対４５，５８とが切り離された状態が維持され
る。この場合、センスアンプ１６からＤＡＴＡ線対４
５，５８に供給されるＤＡＴＡが他のセンスアンプ列に
供給されているデータに影響を与えることがない。

【００８５】このため、本実施形態のＤＲＡＭによれ
ば、実施の形態１の場合と同様に、センスアンプ１６か
らＤＡＴＡ線対４５，５８にデータを出力する処理と、
メモリアレイから他のセンスアンプ列にデータを供給す
る処理とを、データ破壊を生ずることなく同時に行うこ
とができる。従って、本実施形態のＤＲＡＭによれば、
同一のメモリブロックに属する複数のバンクを対象とし
て、ロウアドレスを指定する動作と、カラムアドレスを
指定する動作とを同時に実行させることができる。この
ため、本実施形態のＤＲＡＭによれば、それらの動作を
同時に実行することのできないものに比して高い動作速
度を実現することができる。

【００８６】ところで、ＤＲＡＭに対しては、一つのカ
ラム選択信号により、同じセンスアンプ列に属する複数
のセンスアンプからデータを読み出す機能が要求される
ことがある。本実施形態のＤＲＡＭによれば、一つのサ
ブカラム選択線１１２に、それぞれデータ線接続トラン
ジスタ４４，５６を介して、同じセンスアンプ列に属す
る複数のセンスアンプを接続することで上記の機能を実
現することができる。

【００８７】本実施形態の構造によれば、このような構
造を採る場合に、同じサブカラム選択線１１２に接続さ
れる複数のセンスアンプに対して、２つのトランジスタ
（第１および第２Ｎ型ＭＯＳトランジスタ１１０，１１
４）を用いるだけで、本発明の優れた機能、すなわち、
ロウアドレスの指定動作とカラムアドレスの指定動作と
の同時実行を可能とする機能を実現することができる。

【００８８】これに対して、実施の形態１の構造、およ
び、実施の形態２の構造によっては、同一のカラム選択
信号により複数のセンスアンプを指定する機能と、ロウ
アドレスの指定動作とカラムアドレスの指定動作との同
時実行を可能とする機能とを、２つのトランジスタだけ
で実現することはできない。この点、本実施形態の構造
は、実施の形態１または実施の形態２に比して、少ない
回路で優れた機能を実現し得るという利点を有してい
る。

【００８９】本実施形態のＤＲＡＭにおいて、データ線
接続トランジスタ４４のゲートには、上記の如く第１Ｎ
型ＭＯＳトランジスタ１１０の出力信号が供給される。
第１Ｎ型ＭＯＳトランジスタ１１０の出力信号は、その
構造に起因して、ゲート電圧に比して所定圧だけ低い電
圧となる。このため、本実施形態において、活性化信号
ＳＯＮのハイレベル電圧は、データ線接続トランジスタ
４４の動作電圧に比して、上記の所定圧以上高い電圧に
設定されている。上記の設定によれば、第１Ｎ型ＭＯＳ
トランジスタ１１０の電圧降下に影響されることなく、
データ線接続トランジスタ４４を確実に動作させること
ができる。

【００９０】尚、上記の実施形態においては、ロウ選択
信号発生回路８６〜９４およびビット線選択トランジス
タ３６，３８，４８，５０が前記請求項１記載の「ロウ
アドレス動作手段」に、活性化トランジスタ２８，３０
が前記請求項１記載の「センスアンプ活性化手段」に、
データ線接続トランジスタ４４、５６が前記請求項１記
載の「第１のデータ線接続手段」に、カラム選択信号発
生回路９８、第１および第２Ｎ型ＭＯＳトランジスタ１
１０，１１４およびサブカラム選択線１１２が前記請求
項１記載の「カラムアドレス動作手段」に、それぞれ相
当している。

【００９１】また、上記の実施形態においては、カラム
選択信号発生回路９８が前記請求項４記載の「カラム選
択信号発生手段」に、活性化信号ＳＯＮが前記請求項４
記載の「第２の活性化信号」に、第１Ｎ型ＭＯＳトラン
ジスタ１１０が前記請求項４記載の「第１トランジス
タ」に、活性化信号ＳＯＰが前記請求項４記載の「第３
の活性化信号」に、第２Ｎ型ＭＯＳトランジスタ１１４
が前記請求項４記載の「第２トランジスタ」に、それぞ
れ相当している。

【００９２】

【発明の効果】この発明は以上説明したように構成され
ているので、以下に示すような効果を奏する。請求項１
記載の発明によれば、ロウアドレスを指定することによ
り、適当なセンスアンプ列に属するセンスアンプを活性
化させると共に、指定されたロウアドレスに対応する複
数のメモリセルのデータを、それらのセンスアンプに供
給することができる。次に、カラムアドレスを指定する
と、活性化されていないセンスアンプとデータ線とを切
り離したまま、既に活性化されているセンスアンプとデ
ータ線とを導通させることができる。このため、本発明
によれば、カラムアドレスを指定して所望のセンスアン
プからデータ線にデータを出力させる処理と、ロウアド
レスを指定して所望のメモリセルからセンスアンプにデ
ータを供給する処理とを同時に実行させることができ
る。

【００９３】請求項２記載の発明によれば、第１のデー
タ線接続手段は、カラム選択信号および第１の活性化信
号の双方が所定の値を採る場合にのみセンスアンプとデ
ータ線とを接続状態とする。上記の構成によれば、活性
化されたセンスアンプのみを選択的にデータ線に接続す
る機能を容易に実現することができる。

【００９４】請求項３記載の発明によれば、第１のデー
タ線接続手段は、カラム選択信号とセンスアンプの活性
化信号との論理演算の結果に基づいて制御される。上記
の構成によれば、センスアンプの活性化信号を用いて、
簡単な構成で所望の機能を実現することができる。

【００９５】請求項４記載の発明によれば、第１のデー
タ線接続手段は、サブカラム選択線に導かれる信号によ
り制御される。サブカラム選択線には、カラム選択信号
が供給されている場合に、第２の活性化信号および第３
の活性化信号の状態に応じて、ハイレベルの信号、およ
び、接地レベルの信号の双方を導くことができる。この
ため、本発明によれば、カラム選択信号の発生時に、活
性化されているセンスアンプのみを選択的にデータ線に
接続させることができる。上記の機能によれば、カラム
アドレスを指定して所望のセンスアンプからデータ線に
データを出力させる処理と、ロウアドレスを指定して所
望のメモリセルからセンスアンプにデータを供給する処
理とを同時に実行させることができる。

【００９６】請求項５記載の発明によれば、第１および
第２トランジスタは、センスアンプの活性化信号に基づ
いて制御される。上記の構成によれば、センスアンプの
活性化信号を用いて、簡単な構成で所望の機能を実現す
ることができる。

【００９７】請求項６記載の発明によれば、第２および
第３のデータ線接続手段が共に活性化する場合にセンス
アンプがデータ線に接続される。第２のデータ線接続手
段はカラム選択信号を受けて活性化する。一方、第３の
データ線接続手段は対応するセンスアンプが活性化する
場合に活性化する。このため、このため、本発明によれ
ば、カラム選択信号の発生時に、活性化されているセン
スアンプのみを選択的にデータ線に接続させることがで
きる。上記の機能によれば、カラムアドレスを指定して
所望のセンスアンプからデータ線にデータを出力させる
処理と、ロウアドレスを指定して所望のメモリセルから
センスアンプにデータを供給する処理とを同時に実行さ
せることができる。

【００９８】請求項７記載の発明によれば、第３のデー
タ線接続手段は、センスアンプの活性化信号に基づいて
制御される。上記の構成によれば、センスアンプの活性
化信号を用いて、簡単な構成で所望の機能を実現するこ
とができる

【図面の簡単な説明】

【図１】本発明の実施の形態１の半導体装置が備える
メモリブロックの平面図である。

【図２】本発明の実施の形態１の半導体装置の要部の
回路図である。

【図３】本発明の実施の形態２の半導体装置の要部の
回路図である。

【図４】本発明の実施の形態３の半導体装置の要部の
回路図である。

【図５】従来の半導体装置の要部の回路図である。

【符号の説明】

１６，１８センスアンプ、２８，３０活性化ト
ランジスタ、３６，３８，４８，５０ビット線選
択トランジスタ、４４，５６データ線接続トラン
ジスタ、４５，５８データ線６２メモリ
ブロック、６４〜７２メモリアレイ、７４〜８４
センスアンプ列、８６〜９４ロウ選択信号発生回
路、９６ロウ選択信号、９８カラム選択信
号発生回路、１００カラム選択信号、１０２
ＡＮＤ回路、１０４；１１２サブカラム選択
線、１０６，１０８Ｎ型ＭＯＳトランジスタ、１
１０第１Ｎ型ＭＯＳトランジスタ、１１２第２
Ｎ型ＭＯＳトランジスタ。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年１月６日（１９９９．１．６）

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図４

【補正方法】変更

【補正内容】

【図４】

Claims

【特許請求の範囲】

【請求項１】複数のセンスアンプ列と、それぞれ前記
複数のセンスアンプ列の一つと導通可能な複数のメモリ
セルとを備える半導体装置であって、ロウアドレスが指定された場合に、指定されたロウアド
レスに対応する複数のメモリセルを適当なセンスアンプ
列に接続するロウアドレス動作手段と、ロウアドレスが指定された場合に、前記適当なセンスア
ンプ列に属するセンスアンプを活性化させるセンスアン
プ活性化手段と、活性化することによりセンスアンプとデータ線とを接続
する第１のデータ線接続手段と、カラムアドレスが指定された場合に、指定されたカラム
アドレスに対応すると共に既に活性化されているセンス
アンプに対して設けらている第１のデータ線接続手段を
活性化させるカラムアドレス動作手段と、を備えることを特徴とする半導体装置。
【請求項２】前記カラムアドレス動作手段は、カラム
アドレスが指定された場合に、指定されたカラムアドレ
スに対応するカラム選択線にカラム選択信号を供給する
カラム選択信号発生手段と、前記カラム選択信号と、第１の活性化信号とを入力信号
とし、出力信号を前記第１のデータ線接続手段に供給す
る論理回路と、を備えることを特徴とする請求項１記載の半導体装置。
【請求項３】前記第１の活性化信号は、前記センスア
ンプ列に属するセンスアンプを活性化させるために用い
られる活性化信号であることを特徴とする請求項２記載
の半導体装置。
【請求項４】前記カラムアドレス動作手段は、カラム
アドレスが指定された場合に、指定されたカラムアドレ
スに対応するカラム選択線にカラム選択信号を供給する
カラム選択信号発生手段と、前記カラム選択信号と第２の活性化信号とを受けて動作
する第１トランジスタと、前記第１トランジスタの出力信号を前記第１のデータ線
接続手段に供給するサブカラム選択線と、第３の活性化信号を受けて前記サブカラム選択線を接地
させる第２のトランジスタと、を備えることを特徴とする請求項１記載の半導体装置。
【請求項５】前記第２および第３の活性化信号は、前
記センスアンプ列に属するセンスアンプを活性化させる
ために用いられる活性化信号であることを特徴とする請
求項４記載の半導体装置。
【請求項６】複数のセンスアンプ列と、それぞれ前記
複数のセンスアンプ列の一つと導通可能な複数のメモリ
セルとを備える半導体装置であって、ロウアドレスが指定された場合に、指定されたロウアド
レスに対応する複数のメモリセルを適当なセンスアンプ
列に接続するロウアドレス動作手段と、ロウアドレスが指定された場合に、前記適当なセンスア
ンプ列に属するセンスアンプを活性化させるセンスアン
プ活性化手段と、双方が共に活性化することによりセンスアンプとデータ
線とを接続する第２および第３のデータ線接続手段と、カラムアドレスが指定された場合に、指定されたカラム
アドレスに対応するセンスアンプに対して設けらている
前記第２のデータ線接続手段を活性化させる第１のカラ
ムアドレス動作手段と、活性化されているセンスアンプに対して設けらている前
記第３のデータ線接続手段を活性化させる第２のカラム
アドレス動作手段と、を備えることを特徴とする半導体装置。
【請求項７】前記第２のカラムアドレス動作手段は、
前記センスアンプを活性化させるために用いられる活性
化信号を前記第３のデータ線接続手段に供給することを
特徴とする請求項６記載の半導体装置。