KR20030035834A - 반도체 기억 장치 - Google Patents

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KR20030035834A
KR20030035834A KR1020020046229A KR20020046229A KR20030035834A KR 20030035834 A KR20030035834 A KR 20030035834A KR 1020020046229 A KR1020020046229 A KR 1020020046229A KR 20020046229 A KR20020046229 A KR 20020046229A KR 20030035834 A KR20030035834 A KR 20030035834A
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마츠모토쥰코
야마우치다다아키
오카모토다케오
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미쓰비시덴키 가부시키가이샤
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Abstract

데이버 비트 폭이 상이한 경우에 있어서도, 용이하게 멀티비트 테스트 모드로 테스트를 실행하여 축퇴 결과를 동일한 데이터 단자에 출력한다.
메모리 어레이에 대하여, 제 1 및 제 2 데이터 비트 폭에 대하여 공통으로 이용되는 메인 데이터 버스(1)와, 제 2 데이터 비트 폭에서만 이용되는 메인 데이터 버스(2)를 배치한다. 데이터 비트 폭에 따라 메모리 블럭(UB1, LB1)과 메인 데이터선과의 접속을 전환하여, 각 메인 데이터 버스를 각각 기입/판독 회로(3a, 3b)에 결합하여, 소정 수 비트 단위로 신장/축퇴 동작을 신장/축퇴 회로(4)에서 실행함으로써, 데이터 비트 폭에 관계없이 동일한 구성을 이용하여, 축퇴 동작을 행해서, 해당 축퇴 결과를 동일한 데이터 단자(DQ2, DQ6, DQ9, DQ13)에 출력할 수 있다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 반도체 기억 장치에 관한 것으로, 특히, 입출력 데이터 비트 폭이 고정적으로 변경 가능한 반도체 기억 장치의 데이터 버스의 구성에 관한 것이다. 보다 특정적으로는, 복수 종류의 입출력 데이터 비트 폭을 실현 가능한 반도체 기억 장치에 있어서, 복수 비트의 메모리 셀 데이터를 1 비트 데이터로 압축(축퇴)하는 멀티 비트 테스트를 실행하기 위한 구성에 관한 것이다.
데이터 처리 시스템에 있어서, 처리 장치와 반도체 기억 장치와의 사이의 전송 데이터의 비트 폭은, 이용되는 처리 장치에 따라 다르다. 데이터 전송 속도 및 처리 속도를 고속화하기 위해서는, 전송 데이터의 비트 폭은 넓은 쪽이 바람직하다. 그러나, 반도체 기억 장치에서는, 핀 단자의 피치 조건의 제약이 있고, 또, 실장 패키지의 소형화의 관점 등으로부터, 데이터 비트 폭에 대해서는 상한이 존재한다.
반도체 기억 장치를 복수개 병렬로 배치하여, 소위 모듈로서 이용하여 전송 데이터의 비트 폭을 넓히는 것을 생각할 수 있다. 그러나, 이 경우, 시스템의 규모가 커져 시스템 전체의 소형화의 조류에 반하게 된다.
상술한 문제를 해결하기 위해서, 최근 미세화 기술의 진보에 따라, 반도체 기억 장치의 대기억 용량화 및 소형화에 의해, 또한 핀 단자의 피치의 미세화에 따라 다비트 데이터를 입출력할 수 있는 반도체 기억 장치가 실현되어 오고 있다. 그러나, 적용되는 시스템에서는, 전송 데이터 비트 폭이 다르고, 또한, 전세대와의 호환성도 유지할 필요가 있으며, 복수 종류의 입출력 데이터 비트 폭을 갖는 반도체 기억 장치를 동일 칩으로 제조하는 것이 행해진다.
즉, 복수 종류의 입출력 데이터 비트 폭 각각에 대하여 개개로 반도체 기억 장치를 제조한 경우, 내부 구성은, 데이터 비트 폭에 무관하게 동일하며, 입출력되는 데이터 비트 폭이 다를 뿐이기 때문에, 설계 효율이 저하하고, 또한 제품 관리도 번잡해진다.
반도체 기억 장치를 복수의 데이터 비트 폭으로 공통으로 제조하여, 슬라이스 공정에서 특정한 본딩 패드를 소정 전압에 고정하는 본딩 옵션 또는 마스크 배선에 의해, 데이터 비트 폭을 설정하는 것이 일반적으로 행해진다. 복수 종류의 데이터 비트 폭의 반도체 기억 장치에 대하여 제조 공정을 공통화할 수 있고, 또한 공통의 설계를 사용할 수 있으며, 복수 종류의 입출력 데이터 비트 폭에 대하여 공통으로 내부 회로를 설계할 수 있어, 설계 효율이 개선된다.
공통의 반도체 기억 장치에 의해 복수 종류의 데이터 비트 폭에 대응하는 경우, 내부 구성은 동일하며, 사용되는 입출력 회로가 다를 뿐이다. 사용되는 데이터 비트 폭에 따라, 내부 데이터선과 입출력 회로의 접속을 전환한다. 내부 데이터선을, 사용되는 데이터 비트 폭에 따라 상이한 입출력 회로에 접속하는 경우, 내부 데이터선의 접속을 전환하기 위한 구성이 복잡해지고, 또한 내부 배선이 착종한다.
또한, 내부 기입/판독 데이터를 생성하는 기입/판독 회로와 입출력 회로의 대응 관계 또는 기입/판독 회로와 내부 데이터선과의 접속을 사용되는 데이터 비트 폭에 따라 변경하는 경우, 내부 데이터선의 접속의 전환이 복잡해진다. 여기서,기입/판독 회로는, 메모리 셀로부터의 판독 데이터를 증폭하여 내부 판독 데이터를 생성하는 프리 앰프 및 메모리 셀에 대한 기입 데이터 입력 회로로부터의 내부 데이터에 따라 생성하는 기입 드라이버를 포함한다.
또한, 반도체 기억 장치의 신뢰성 확보를 위해, 정확하게 데이터가 기입/판독되고 있는가를 테스트하는 기능 테스트가 실행된다. 이러한 기능 테스트의 하나로, 멀티 비트 테스트가 있다. 이 멀티 비트 테스트에서는, 복수의 메모리 셀에 대하여 동시에 테스트가 실행된다. 우선, 복수의 메모리 셀에 공통의 데이터를 기입하고, 이들 복수의 메모리 셀로부터 판독되는 데이터를 1 비트의 데이터로 축퇴하여 출력한다. 이러한 멀티 비트 테스트에서는, 복수의 메모리 셀을 동시에 테스트하기 때문에, 테스트 시간을 단축할 수 있다.
그러나, 복수 종류의 데이터 비트 폭에 대응하는 구성의 경우, 사용되는 데이터 비트 폭에 따라 멀티 비트 테스트를 실행해야 한다. 사용되는 데이터 비트 폭에 따라 내부 버스의 접속을 변경하는 경우에도, 메모리 셀에 대한 테스트 데이터의 패턴을 유지하기 위해서는, 축퇴 대상의 메모리 셀의 위치 관계를, 복수 종류의 비트 폭의 테스트에서 유지할 필요가 있다. 즉, 데이터 비트 폭이 상이한 경우에도, 메모리 셀에 기입되는 테스트 패턴을 동일하게 할 필요가 있어, 소정의 위치 관계에 있는 메모리 셀에 대하여 동일 데이터의 기입 및 판독/축퇴를 행할 필요가 있다. 내부 데이터선의 접속을 데이터 비트 폭에 따라 변경하는 경우, 축퇴 회로의 접속도 전환한 경우, 이 접속 전환 때문에, 축퇴 회로의 구성이 복잡화하고, 또한 회로 점유 면적이 증대한다.
또한, 사용되는 데이터 비트 폭에 관계없이, 실행되는 테스트 내용은 동일하며, 테스트 장치로서는, 공통의 테스트 장치를 이용하는 것은 바람직하다. 따라서, 사용되는 데이터 비트 폭에 관계없이, 축퇴 후의 데이터는, 동일한 단자/패드로 출력할 필요가 있다. 축퇴 회로의 출력 데이터를 전송하는 경로를, 사용되는 데이터 비트 폭에 따라 변경하는 경우, 이 축퇴 회로의 출력 데이터를 전송하는 경로를 사용되는 데이터 비트 폭에 따라 변경하는 회로가 필요하게 되어, 회로 점유 면적이 증대하고, 또한 통상 동작 모드시에 이용되는 버스로 전환 회로가 접속되게 되어, 버스의 부하가 증대한다.
또한, 테스트 데이터의 기입/판독을 위해서는, 사용되는 데이터의 비트 폭에 상관없이 데이터 단자를 동일하게 하는 것이, 복수 종류의 데이터 비트 폭의 반도체 기억 장치에 대하여, 테스트 장치를 공통화할 수 있기 때문에 바람직하다.
본 발명의 목적은, 복수 종류의 데이터 비트 폭을, 내부 구성을 대폭 변경하지 않고 실현할 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명의 다른 목적은, 복수 종류의 데이터 비트 폭을 갖는 반도체 기억 장치에서 멀티 비트 테스트를 용이하게 실행할 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명의 또 다른 목적은, 복수 종류의 데이터 비트 폭에 대하여 내부 구성을 대폭 변경하지 않고 멀티 비트 테스트를 공통의 테스트 장치를 이용하여 실행할수 있는 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명에 따른 반도체 기억 장치의 뱅크 구성을 개략적으로 도시하는 도면.
도 2는 본 발명에 따른 반도체 기억 장치의 뱅크 어레이 구성을 개략적으로 도시하는 도면.
도 3은 본 발명에 따른 반도체 기억 장치의 데이터 기입/판독부의 구성을 개략적으로 도시하는 도면.
도 4는 도 3에 나타내는 메모리 블럭과 메인 데이터선과의 접속을 개략적으로 도시하는 도면.
도 5는 도 4에 나타내는 IO 선택 회로의 구성의 일례를 도시하는 도면.
도 6은 도 5에 나타내는 IO 선택 신호를 발생하는 부분의 구성을 개략적으로 도시하는 도면.
도 7은 행 블록에서의 저장 데이터의 분포를 개략적으로 도시하는 도면.
도 8은 행 블록 데이터 비트 폭에 따른 저장 데이터 비트를 도시하는 도면.
도 9는 도 8에 도시한 IO 선택 회로의 구성을 도시하는 도면.
도 10은 블럭 경계 영역의 메모리 블럭의 저장 데이터를 개략적으로 도시하는 도면.
도 11은 도 1O에 나타내는 I0 선택 회로의 구성을 개략적으로 도시하는 도면.
도 12는 도 10에 나타내는 I0 선택 회로의 구성을 개략적으로 도시하는 도면.
도 13은 도 1O에 나타내는 I0 선택 회로의 구성을 개략적으로 도시하는 도면.
도 14는 도 1O에 나타내는 I0 선택 회로의 변경예를 개략적으로 도시하는 도면.
도 15는 도 14에 나타내는 비트 폭 지시 신호를 발생하는 부분의 구성을 개략적으로 도시하는 도면.
도 16은 본 발명에 따른 데이터 축퇴의 형태를 모식적으로 도시하는 도면.
도 17의 (a)은 ×16 비트 구성시의 데이터 비트와 국부 데이터선과의 대응 관계를 개략적으로 도시하는 도면이고, (b)는 ×32 비트 구성의 데이터 비트와 국부 데이터선과의 대응 관계를 개략적으로 도시하는 도면.
도 18은 행 블록에서의 국부 데이터선과 비트 선과의 접속을 개략적으로 도시하는 도면.
도 19는 본 발명에 따른 반도체 기억 장치에서의 프리 앰프/기입 드라이브 회로와 데이터선과 글로벌 데이터선과의 접속을 개략적으로 도시하는 도면.
도 20은 도 19에 나타내는 프리 앰프/기입 드라이브 회로에 포함되는 기입드라이버의 구성을 개략적으로 도시하는 도면.
도 21은 도 20에 나타내는 데이터선 선택 신호를 발생하는 부분의 구성의 일례를 도시하는 도면.
도 22는 도 19에 나타내는 프리 앰프/기입 드라이브 회로의 기입 데이터 반전 기능을 갖는 기입 드라이버의 구성을 도시하는 도면.
도 23은 도 22에 나타내는 데이터선 선택 신호를 발생하는 부분의 구성의 일례를 도시하는 도면.
도 24는 도 19에 나타내는 프리 앰프/기입 드라이브 회로의 구성과 축퇴 경로를 개략적으로 도시하는 도면.
도 25는 도 19에 나타내는 프리 앰프/기입 드라이브 회로 PAWD1의 구성과 축퇴/신장 경로를 개략적으로 도시하는 도면.
도 26은 도 19에 나타내는 프리 앰프/기입 드라이브 회로 PAWD2의 구성 및 축퇴/신장 경로를 개략적으로 도시하는 도면.
도 27은 도 19에 나타내는 프리 앰프/기입 드라이브 회로 PAWD3의 구성 및 축퇴/신장 경로를 개략적으로 도시하는 도면.
도 28은 도 19에 나타내는 프리 앰프/기입 드라이브 회로 PAWDX0의 구성 및 축퇴 경로를 개략적으로 도시하는 도면.
도 29는 도 19에 나타내는 프리 앰프/기입 드라이브 회로 PAWDX1의 구성 및 신장/축퇴의 경로를 개략적으로 도시하는 도면.
도 30은 도 19에 나타내는 프리 앰프/기입 드라이브 회로 PAWDX2의 구성 및축퇴/신장 경로를 개략적으로 도시하는 도면.
도 31은 도 19에 나타내는 프리 앰프/기입 드라이브 회로 PAWDX3의 구성 및 신장/축퇴의 경로를 개략적으로 도시하는 도면.
도 32는 도 19에 나타내는 프리 앰프/기입 드라이브 회로의 배치를 개략적으로 도시하는 도면.
도 33은 프리 앰프/기입 드라이브 회로에 포함되는 축퇴 기능을 가진 버퍼 회로의 구성의 일례를 도시하는 도면.
도 34는 도 33에 나타내는 판독 동작 활성화 신호를 발생하는 부분의 구성을 개략적으로 도시하는 도면.
도 35는 축퇴 동작시에서의 버퍼 회로와 글로벌 데이터선 및 메인 데이터선의 접속의 관계를 개략적으로 도시하는 도면.
도 36은 도 35에 나타내는 데이터 출력 회로의 구성의 일례를 도시하는 도면.
도 37은 도 36에 나타내는 출력 회로의 구성을 개략적으로 도시하는 도면.
도 38은 축퇴 기능을 가진 버퍼 회로와 메인 데이터선 및 글로벌 데이터선과의 접속을 개략적으로 도시하는 도면.
도 39는 도 38에 나타내는 데이터 출력 회로의 구성의 일례를 도시하는 도면.
도 40은 데이터 축퇴를 실행하기 위한 변경예를 나타내는 도면.
도 41은 도 40에 나타내는 축퇴 기능을 가진 버퍼 회로의 구성을 도시하는도면.
도면의 주요 부분에 대한 부호의 설명
MUB : 메인 상위 블록
MLB : 메인 하위 블록
RBK00-RBK07, RBKl0-RBK17 : 행 블록
UB0, UBl, LB0, LB1 : 메모리 블록
1, 2 : 메인 데이터 버스
1a, 1b : 메인 데이터 버스
5ua, 5ub, 5la, 5lb, 15ua, 15ub, 15la, 15lb, 25a, 25b, 25c : IO 선택 회로
PAWD0-PAWD3, PAWDX0-PAWDX3 : 프리 앰프/기입 드라이브 회로
PW00-PW03, PW10-PW13, PW20-PW23, PW30-PW33 : 프리 앰프/기입 드라이버
BFO0-BFO3, BFl0-BF13, BF20-BF23, BF30-BF33 : 버퍼 회로
GDBA-GDBD : 글로벌 데이터 버스
MIO0-MIO7, MI010-MIO17, MIOX0-MIOX7, MIOX10-MIOX17 : 메인 데이터선
DB0-DB31 : 글로벌 데이터선
본 발명에 따른 반도체 기억 장치는, 제 1 데이터 비트 폭의 모드 및 이 제 1 비트 폭보다도 큰 제 2 데이터 비트 폭의 모드 양자에서 사용되는 제 1 비트 폭의 제 1 데이터 단자와, 이들 제 1 데이터 단자에 대응하여 배치되는 제 1 비트 폭의 제 1 메인 데이터선을 포함한다. 제 1 메인 데이터선과 제 1 데이터 단자와의 대응 관계는, 이 제 1 비트 폭의 모드시 및 제 2 비트 폭의 모드시에 있어 동일하다.
본 발명에 따른 반도체 기억 장치는, 제 1 비트 폭의 모드시에 사용하지 않음으로 되어 있는 제 2 데이터 단자와, 이들 제 2 데이터 단자에 대응하여 배치되어, 제 2 데이터 단자와 비트 폭이 동일한 제 2 메인 데이터선을 더 구비한다. 제 2 데이터 단자는, 제 1 비트 폭과 제 2 비트 폭의 차이와 동일한 비트 폭을 갖는다.
제 2 데이터 비트 폭의 모드 전용으로 이용되는 제 2 메인 데이터선을 배치함으로써, 제 1 메인 데이터선과 데이터 단자와의 대응 관계는, 제 1 및 제 2 데이터 비트 폭 양자에서 동일하게 할 수 있어, 내부 버스 배치를 변경하지 않고, 제 1 및 제 2 비트 폭의 모드에 대응할 수 있다.
또한, 내부 버스와 입출력 회로의 대응 관계의 변경이 없고, 내부 데이터 축퇴시에, 제 1 비트 폭의 모드 및 제 2 비트 폭에서 동일한 메인 데이터선의 데이터를 축퇴하는 것만으로 족하며, 축퇴 회로의 구성을 간략화할 수 있다.
또한, 비트 폭의 전환시에, 제 1 메인 데이터선과 메모리 블럭과의 접속의 전환을 최소로 할 수 있고, 내부에서의 비트 폭 변경에 따른 구성의 변경을 최소한으로 할 수 있어, 용이하게 비트 폭의 변경에 대응할 수 있다.
또한, 제 1 및 제 2 비트 폭의 모드 양자에서 동일한 데이터 단자에, 용이하게 축퇴 결과를 나타내는 데이터를 출력할 수 있어, 비트 폭에 관계없이, 동일한 테스트 장치를 이용하여 테스트를 실행할 수 있다.
또한, 제 1 비트 폭 모드시와 제 2 비트 폭 모드시에, 축퇴 대상인 단위 데이터 비트수를 변경할 수 있고, 축퇴 결과를 출력하는 데이터 단자 수를 동일하게 할 수 있어, 동일한 테스트 장치를 이용하여 테스트를 실행할 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징 측면, 및 이익 등은 첨부 도면을 참조로 하여 설명되는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
(발명의 실시예)
(실시예 1)
도 1은 본 발명에 따른 반도체 기억 장치의 메모리 어레이의 구성을 개략적으로 도시하는 도면이다. 도 1에서, 메모리 어레이는, 4개의 뱅크 BNK0-BNK3으로 분할된다. 뱅크 BNK0-BNK3 각각에서, 메모리 셀이 행렬 형상으로 배치된다. 이들 뱅크 BNK0-BNK3은, 서로 독립하여, 메모리 셀 행을 선택 상태로 구동할 수 있다. 뱅크 BNK0-BNK3을, 인터리브 형태로 활성화함으로써, 이들 뱅크 BNK0-BNK3에 대하여 연속적으로 데이터 액세스를 실행할 수 있어, 액세스 효율이 개선된다.
도 2는 도 1에 나타내는 뱅크 BNK0-BNK3 중 하나의 뱅크의 메모리 어레이의 구성을 개략적으로 도시하는 도면이다. 도 2에서, 메모리 어레이는, 행 블럭 RBK00-RBK07 및 RBK10-RBK17의 합계 16개의 행 블럭으로 분할된다. 이들 행 블럭 RBK00-RBK07 및 RBK10-RBK17 각각에서, 메모리 셀이 행렬 형상으로 배치된다.
행 블럭 RBK00-RBK07에 의해, 메인 상위 블럭 MUB가 구성되고, 행 블럭 RBK10-RBK17에 의해, 메인 하위 블럭 MLB가 구성된다. 메인 상위 블럭 MUB은, 행 블럭 RBK00-RBK03에 의해 구성되는 메모리 블럭 UB0과, 행 블럭 RBK04-RBK07에 의해 구성되는 메모리 블럭 UB1로 분할된다. 메인 하위 블럭 MLB는, 행 블럭 RBK10-RBK13에 의해 구성되는 메모리 블럭 LB0과, 행 블럭 RBK14-RBK17에 의해 구성되는 메모리 블럭 LB1에 의해 구성된다.
이 반도체 기억 장치는, 입출력 데이터 비트 폭으로서, 16 비트 및 32 비트를 선택적으로 실현할 수 있다. 데이터 비트 폭이 16 비트인 ×16 비트 구성의 경우에는, 메인 상위 블럭 MUB에서 하나의 행 블럭이 선택되고, 또한 메인 하위 블럭 MLB에서 하나의 행 블럭이 선택된다. 이들 선택 행 블럭은, 메인 상위 블럭 MUB 및 메인 하위 블럭 MLB에서 동일한 위치에 있는 행 블럭이다. 2개의 선택 행 블록 각각에서 8 비트의 데이터가 액세스되어, 합계 16 비트의 데이터가 액세스된다.
한편, 데이터 비트 폭이 32 비트인 ×32 비트 구성의 경우에는, 메모리 블럭 UB0 및 UB1 각각에서 동일한 위치에 있는 행 블럭이 선택되고, 또한 메모리 블럭 LB0 및 LB1 각각에서, 동일한 위치의 행 블럭이 선택된다. 4개의 선택 행 블록 각각에 대하여 8 비트의 데이터의 액세스가 실행되기 때문에, 합계 32 비트의 데이터가 액세스된다.
3 비트의 블럭 선택 어드레스를 이용함으로써, ×16 비트 구성에서, 메인 상위 블럭 MUB 및 메인 하위 블럭 MLB 각각에서, 하나의 행 블럭을 규정할 수 있다. 이 3 비트의 블록 어드레스 중의, 예를 들면 최상위 블록 어드레스 비트를 축퇴 상태로 함으로써, 메모리 블럭 UB0, UB1, LB0 및 LB1 각각에서 하나의 행 블럭을 선택할 수 있다.
이 블럭 선택 어드레스 비트의 축퇴/유효화의 설정은, 데이터 비트 폭에 따라 마스크 배선을 이용하는 알루미늄 스위치 또는 특정한 본딩 패드를 소정 전압 레벨로 설정하여 생성되는 비트 폭 지정 신호에 의해 설정된다.
도 3은, 본 발명의 실시예 1에 따른 반도체 기억 장치의 내부 데이터선의 구성을 개략적으로 도시하는 도면이다. 도 3에서, 메모리 블럭 UB0, UB1, LBO 및 LB1에 대하여 공통으로, 메인 데이터 버스(1)가 배치되고, 또한 메모리 블럭 UB1 및 LB1에 공통으로, 메인 데이터 버스(2)가 배치된다.
메인 데이터 버스(1)는, 데이터 단자 DQ<15:0>에 대응하여 배치된다. 데이터 단자 DQ<15:0>는, ×16 비트 구성 및 ×32 비트 구성 양자에서 이용된다. 따라서, 이 메인 데이터 버스(1)도, ×16 비트 구성 및 ×32 비트 구성 양자에서 이용된다. 이 메인 데이터 버스(1)는, 16 비트 폭을 갖고, 메모리 블럭 UBO 및 LBO 각각에서 선택된 행 블록 각각과 8 비트의 데이터의 교환을 실행한다.
메인 데이터 버스(2)는, 마찬가지로 16 비트 폭을 갖고, 데이터 단자DQ<31:16>에 대응하여 배치된다. 데이터 단자 DQ<31:16>는, ×32 비트 구성시에 이용되고, ×16 비트 구성시에는 이용되지 않는다. 따라서, 메인 데이터 버스(2)에 대해서는, ×16 비트 구성에서는 데이터의 전송은 실행되지 않는다. ×32 비트 구성에서, 메인 데이터 버스(2)에 대하여 16 비트 데이터가 전송되고, 메모리 블럭 UB1 및 LB1 각각에서 선택된 행 블록 각각과 8 비트의 데이터의 교환을 실행한다.
따라서, 메모리 블럭 UB1 및 LB1의 행 블럭은, ×16 비트 구성시에는, 메인 데이터 버스(1)에 선택적으로 결합되고, 또한 ×32 비트 구성시에는, 메모리 블럭 UB1 및 LB1의 행 블럭은, 메인 데이터 버스(2)에 결합된다. 데이터 비트 폭에 따라, 이 메모리 블럭 UB1 및 LB1의 선택 행 블럭과 메인 데이터 버스(1 또는 2)의 접속을 전환한다. 이 접속의 전환은, 후에 상세히 설명하지만, 행 블록 각각에 대응하여 배치되는 국부 데이터 버스와 메인 데이터 버스의 접속을, 선택 행 블럭에 따라 전환한다.
메모리 블럭 UB0 및 LBO의 행 블럭은, ×16 비트 구성 및 ×32 비트 구성의 어느 것에서든, 제 1 메인 데이터 버스(1)에 결합된다. 따라서, 이들 메모리 블럭 UB0 및 LB0의 행 블럭에 대해서는 데이터 비트 폭에 관계없이, 행 블럭과 메인 데이터선과의 접속을 동일하게 할 수 있어, 비트 폭 변경에 필요한 회로의 구성을 간략화하고 또 멀티 비트 테스트시에서의 축퇴 대상의 메인 데이터선을 데이터 비트 폭에 관계없이 동일하게 할 수 있어, 데이터 비트 폭 변경시에서의 멀티 비트 테스트를 위한 회로 구성의 변경을 최소한으로 억제할 수 있다.
메인 데이터 버스(1 및 2)가, 내부 데이터의 기입/판독을 실행하는 기입/판독 회로(3)에 결합된다. 이 기입/판독 회로(3)는, 메인 데이터 버스(1)에 대하여 제공되는 기입/판독 회로(3a)와, 메인 데이터 버스(2)에 대하여 제공되는 기입/판독 회로(3b)를 포함한다. ×16 비트 구성의 경우에는, 기입/판독 회로(3a)가 동작 가능 상태로 설정되고, 기입/판독 회로(3b)는, 동작 금지 상태로 설정된다. 따라서, 이 ×16 비트 구성 및 ×32 비트 구성 양자에서 사용되는 데이터 단자 DQ<15:0>에 대응하여 메인 데이터 버스(1)를 배치하고, ×32 비트 구성시에 이용되는 데이터 단자 DQ<31:16>에 대응하여 메인 데이터 버스(2)를 배치함으로써, 기입/판독 회로(3b)를, 데이터 비트 폭에 따라 선택적으로 활성화하는 것만으로 데이터 비트 폭의 변경에 대응할 수 있다. 또한, 멀티 비트 테스트시에, 이들 기입/판독 회로의 경로 변경을 할 필요가 없어, 회로 구성이 간략화된다.
기입/판독 회로(3a 및 3b)는, 멀티 비트 테스트시에, 기입 데이터의 신장 및 판독 데이터의 축퇴를 실행하는 신장/축퇴 회로(4)에 결합된다. 이 신장/축퇴 회로(4)는, 멀티 비트 테스트 인에이블 신호 MBTEN에 따라, ×16 비트 구성의 경우에는, 4 비트 축퇴/신장 동작을 실행하고, ×32 비트 구성의 경우에는, 8 비트 축퇴/신장을 실행한다. 즉, 이 신장/축퇴 회로(4)는, 데이터 기입시에는, 소정의 데이터 단자 DQ2, DQ6, DQ9 및 DQ13에 인가된 4 비트 데이터를, 32 비트 데이터로 신장하여, 기입/판독 회로(3a 및 3b)에 인가한다. 한편, ×16 비트 구성의 경우에는, 이 신장/축퇴 회로(4)는, 데이터 단자 DQ2, DQ6, DQ9 및 DQ13으로부터의 4 비트 데이터를 16 비트 데이터에 신장하여, 기입/판독 회로(3a)에 인가한다.
이 때에, 또한, 기입/판독 회로(3b)에 대하여, 마찬가지로 16 비트의 데이터가 인가되더라도, 이 기입/판독 회로(3b)는 ×16 비트 구성시에는 비동작 상태로 설정되기 때문에, 메인 데이터 버스(2)에는 기입 데이터는 전송되지 않는다. 따라서, 이 멀티 비트 테스트시에 테스트 데이터의 기입시, 신장/축퇴 회로(4)는, 동일한 4 비트의 데이터 단자 DQ2, DQ6, DQ9 및 DQ13으로부터, 동일한 신장 동작을 실행하는 것만으로, ×16 비트 구성 및 ×32 비트 구성의 어떤 것이든, 회로 구성을 변경하지 않고 동일한 신장 처리를 행하여, 테스트 기입 데이터를 생성할 수 있다.
신장/축퇴 회로(4)는, 멀티 비트 테스트시에 데이터 축퇴 동작시에는, 기입/판독 회로(3a 및 3b)로부터의 데이터에 대하여, 이하의 축퇴 처리를 실행한다. ×16 비트 구성시에는, 4 비트의 데이터를 1 비트 데이터로 축퇴하는 4 비트 축퇴 동작을 행하지 않고, ×32 비트 구성의 경우에는 8 비트의 데이터를 1 비트의 데이터로 축퇴하는 8 비트 축퇴 동작을 실행한다. 어느 쪽의 데이터 비트 폭에 있어서도, 축퇴 결과는 4 비트 데이터이며, ×16 비트 구성 및 ×32 비트 구성 양자에서, 동일한 핀 단자를 통해 외부로 축퇴 결과를 출력한다. ·
이 축퇴 동작시에도, 기입/판독 회로(3a 및 3b) 각각으로부터의 데이터에 대하여 축퇴 동작을 실행함으로써, 데이터 비트 폭에 관계없이, 동일한 메인 데이터선의 데이터에 관한 축퇴를 실행할 수 있고, ×16 비트 구성 및 ×32 비트 구성에서 동일한 위치 관계에 있는 메모리 셀의 데이터의 축퇴를 실행할 수 있다. 또한, 이 신장/축퇴 회로(4)는, 데이터 비트 폭에 따라 4 비트 축퇴 동작 또는 8 비트 축퇴 동작을 실행하고 있어, 최종적으로, 4 비트의 데이터 단자 DQ2, DQ6, DQ9 및 DQ13이 사용될 뿐이다. 따라서 데이터 비트 폭에 관계없이, 동일한 데이터 단자가이용되기 때문에, 동일한 테스트 장치를 이용하여, 테스트를 실행할 수 있다. 다음에, 각 부의 구성에 대하여 설명한다.
[I0 선택 회로의 구성]
도 4는 메모리 블럭 MB0 및 LB0 각각에 포함되는 행 블럭 RBKi 및 RBKj에 대한 버스 배치를 개략적으로 도시하는 도면이다. 도 4에서 행 블럭 RBKi에 대하여 각각 4 비트의 데이터를 전송하는 국부 데이터 버스 LBUU 및 LBUL이 배치된다. 국부 데이터 버스 LBUU는, 데이터 DQO, DQ2, DQ4, 및 DQ5를 전송하고, 국부 데이터 버스 LBUL은 데이터 DQ1, DQ3, DQ6, 및 DQ7을 전송한다.
이들 국부 데이터 버스 LBUU 및 LBUL은, 각각 행 블럭 RBKi에 대하여 배치되는 센스 앰프대에 배치되어, 인접행 블럭에 의해 공유된다. 따라서, 이 행 블럭 RBKi에 인접하는 하측의 행 블럭에서는, 상측의 국부 데이터 버스에 데이터 DQ1, DQ3, DQ6 및 DQ7이 전송되고, 하측의 국부 데이터 버스에, 데이터 DQ0, DQ2, DQ4, 및 DQ5가 전송된다.
메모리 블럭 UB0의 행 블럭은, ×16 비트 구성 및 ×32 비트 구성의 어느 것이든, 메인 데이터 버스(1)의 8 비트의 데이터 버스(1a)에 결합된다. 국부 데이터 버스 LBUU 및 LBUL과 데이터 버스(1a)와의 접속은, IO 선택 회로(5ua 및 5ub)에 의해 실행된다. 이들 IO 선택 회로(5ua 및 5ub)는 대응하는 행 블럭 RBKi가 선택되었을 때에 도통시키고, 각각 4 비트의 국부 데이터 버스 LBUU 및 LBUL을, 병렬로, 8 비트의 데이터 버스(1a)의 상이한 버스선에 결합한다. 이 데이터 버스(1a)에는,8 비트 데이터 DQ<7:0>가 전송된다. 또, 데이터 비트를 강조할 때에는 기호< >를 사용한다. 데이터 비트 DQ<n>와 데이터 비트 DQn과의 사이에 기술적인 상위는 없다.
메모리 블럭 LB0에 포함되는 행 블럭 RBKj에 대하여, 각각 4 비트 데이터를 전송하는 국부 데이터 버스 LBLU 및 LBLL이 배치된다. 국부 데이터 버스 LBLU는, 데이터 DQ8, DQ9, DQ102, 및 DQ14를 전송하고, 국부 데이터 버스 LBLL이, 데이터 DQ10, DQ11, DQ13, 및 DQ15를 전송한다. 국부 데이터 버스 LBLU 및 LBLL은, 각각, 인접 행 블럭에서 공유되기 때문에, 행 블럭 RBKj에 인접하는 행 블럭에서는, 상측의 국부 데이터 버스 및 하측의 국부 데이터 버스의 전송하는 데이터 비트의 관계가 역전한다.
이들 국부 데이터 버스 LBLU 및 LBLL은, IO 선택 회로(5la 및 5lb)를 통해, ×16 비트 구성 및 ×32 비트 구성의 어느 것이든, 8 비트 데이터 버스(1b)에 결합된다. 이 데이터 버스(1b)에는, ×16 비트 구성 및 ×32 비트 구성의 어느 것이든, 데이터 DQ<15:8>가 전송된다. IO 선택 회로(5la 및 5lb)는, 대응하는 센스 앰프대의 활성화시 또는 행 블럭 RBKj의 선택시에 도통 상태로 설정된다.
×32 비트 구성시에만 이용되는 데이터를 전송하는 메인 데이터 버스를, ×32 비트 구성 전용으로 배치함으로써, 메모리 블럭 UB0 및 LB0에 포함되는 행 블럭 RBKi 및 RBKj가 접속하는 데이터 버스를 일의적으로 정할 수 있어, 이들 I0 선택 회로의 구성을 간략화할 수 있다.
도 5는, 도 4에 나타내는 IO 선택 회로(IO)(5ua, 5ub, 5la 및 5lb)의 구성의일례를 도시하는 도면이다. 이들 IO 선택 회로(5ua, 5ub, 5la 및 5lb)는, 동일 구성을 갖기 때문에, 도 5에서 하나의 IO 선택 회로(5)를 대표적으로 나타낸다.
도 5에서 IO 선택 회로(5)는, IO 선택 신호 IOSEL과 이퀄라이즈 지시 신호 LIOEQ를 받는 NAND 게이트(7)와, 국부 데이터선 LIO<0>, /LIO<O> 내지 LIO<3> 및 /LIO<3> 각각에 대응하여 제공되는 풀업 게이트 ISC0-ISC3과, 국부 데이터선 LIO<O>, /LIO<0> 내지 LIO<3> 및/LIO<3> 각각에 대응하여 제공되어, NAND 게이트(7)의 출력 신호에 응답하여 선택적으로 도통하는 이퀄라이즈 트랜지스터 EG0-EG3과, IO 선택 신호 IOSEL에 따라 선택적으로 도통시키고, 도통시, 국부 데이터선 LIO<O>, /LIO<0> 내지 LIO<3>, /LIO<3>를, 메인 데이터선 MIO<0>, /MIO<0> 내지 MIO<3>, /MIO<3>에 접속하는 선택 게이트 ISR0-ISR3을 포함한다. 이들 풀업 게이트 ISC0-ISC3은, P 채널 MOS 트랜지스터(절연 게이트형 전계 효과 트랜지스터)로 구성되어, 활성화시 대응하는 국부 데이터선 LIO 및/LIO를 어레이 전원 전압 레벨로 프리차지한다. 또한, 이퀄라이즈 트랜지스터 EG0-EG3도, P 채널 MOS 트랜지스터로 구성되어, 도통시, 대응하는 국부 데이터선 LIO 및 /LIO를 전기적으로 단락하여, 대응하는 국부 데이터선 LIO 및 /LIO의 전압을 이퀄라이즈한다.
국부 IO 데이터선 LIO<0>, /LIO<0> 내지 LIO<3>, /LIO<3>는, 4 비트의 국부 데이터 버스를 구성하여, 메인 데이터선 MIO<0>, /MI0<0> 내지 MI0<3>, /MI0<3>가, 4 비트의 메인 데이터 버스를 구성한다.
국부 데이터선 LIO<0>, /LIO<0> 내지 LIO<3>, /LIO<3>는, 스탠바이 상태시, 풀업 게이트 ISC0 내지 ISC3에 의해 어레이 전원 전압 레벨로 프리차지된다. 한편, 메인 데이터선 MI0<0>, /MIO<0> 내지 MIO<3>, /MIO<3>는, 스탠바이 상태시에, 도시하지 않은 회로에 의해, 주변 전원 전압 레벨로 프리차지된다.
IO 선택 신호 IOSEL은, 행 선택시에, 후에 설명하는 행계 신호에 따라 대응하는 행 블럭이 선택되어 있을 때에, 주변 전원 전압보다도 높은 고전압 Vpp 레벨의 H 레벨이 되어, 선택 게이트 ISR0-ISR3이 도통 상태가 된다. 이퀄라이즈 지시 신호 LIOEQ는, 열 선택시에, L 레벨이 된다. IO 선택 신호 IOSEL을 고전압 레벨로 설정하여, 선택 게이트 ISR0-ISR3에서의 임계값 전압 손실을 따르지 않고 기입 전압을 전송하고, 또한, 국부 데이터선의 H 레벨 신호를 메인 데이터선에 전달한다.
따라서, 행 선택 동작이 행하여져, 센스 앰프대의 센스 앰프 회로에 의한 센스 동작이 행해질 때에는, 이퀄라이즈 지시 신호 LIOEQ가 H 레벨에 있다. 따라서, 선택 행을 포함하는 메모리 블럭에 대해서는 I0 선택 신호 IOSEL이 H 레벨이 되어, 국부 데이터선 LIO<0>, /LIO<0> 내지 LIO<3>, /LIO<3>는, 메인 데이터선 MIO<0>, /MIO<0> 내지 MI0<3>, /MIO<3>에 결합된다.
한편, 비 선택의 센스 앰프대에 대응하여 배치되는 IO 선택 신호 IOSEL 은 L 레벨을 유지하기 때문에, NAND 게이트(7)의 출력 신호는 H 레벨이며, 국부 데이터선 LIO<O>, /LIO<O> 내지 LIO<3>, /LIO<3>에 대한 프리차지/이퀄라이즈 동작은 행해지지 않는다. 따라서, 이 상태에서는, 주변 전원 전압 레벨로 프리차지(풀업) 되는 메인 데이터선은, 국부 데이터선으로부터 분리된다. 선택 센스 앰프대에 대응하여 배치된 선택 게이트 ISR0-ISR3이 도통해서, 메인 데이터선 MIO<3:0>, /MIO<3:0>과 국부 데이터선 LIO<3:0>, /LIO<3:0>을 접속한다.
열 선택 동작이 행해지면, 이퀄라이즈 지시 신호 LIOEQ가 L 레벨이 되고, NAND 게이트(7)의 출력 신호가 H 레벨이 되어, 풀업 게이트 ISC0--ISC3 및 이퀄라이즈 트랜지스터 EG0-EG3이, 비도통 상태가 되고, 국부 데이터선 LIO<O>,/LIO<0> 내지 LIO<3>, /LIO<3>는, 풀업/이퀄라이즈 동작이 완료하여, 선택된 센스 앰프로부터 전달된 전압 레벨로 변화되어, 각각 메인 데이터선 MI0<0>, /MIO<0> 내지 MI0<3>, /MIO<3>에 전기적으로 결합된다. 이렇게 하여, 선택된 메모리 셀로부터 전송된 데이터가, 메인 데이터선 MI0, /MJO(메인 데이터선 MIO<3:0> 및 /MIO<3:0>을 총칭적으로 나타낸다)에 전달된다.
메인 데이터선 MI0, /MI0은, 각각 데이터 판독시, 주변 전원 전압 레벨로 풀업된다. 국부 데이터선 LIO<0>, /LIO<0> 내지 LIO<3>, /LIO<3>의 부하는, 메인 데이터선 MIO<0>, /MI0<0> 내지 MI0<3>, /MI0<3>의 부하보다도 충분히 작고, 메인 데이터선 MI0, /MI0에서는, L 데이터가 전송된 데이터선의 전압 레벨이 조금 저하하여, 소진폭의 신호가 생성되어, 고속으로 데이터를 전송한다.
도 6은, IO 선택 신호 IOSEL을 발생하는 부분의 구성을 개략적으로 도시하는 도면이다. 도 6에서는, 행 블럭 RBKa 및 RBKb에 의해 공유되는 국부 데이터선 LIO 및 /LIO에 대한 IO 선택 신호를 발생하는 부분의 구성을 나타낸다. 행 블럭 RBKa에서는, 상보 데이터를 전송하는 비트선 BLa 및 /BLa가 배치되고, 이들 비트선 BLa 및 /BLa와 교차하는 방향으로 워드선 WLa가 배치된다. 비트선 BLa 및 /BLa는 쌍을 이루어 배치되고, 이들 비트선 BLa 및 /BLa의 한쪽과 워드선 WLa와의 교차부에 대응하여 메모리 셀 MC이 배치된다. 도 6에서는, 워드선 WLa와 비트선 BLa의 교차부에 대응하여 배치되는 메모리 셀 MC을 대표적으로 나타낸다.
행 블럭 RBKb에서는 비트선 BLb 및 /BLb가 배치되고, 또한, 이들 비트선 BLb 및 /BLb와 교차하는 방향으로 워드선 WLb가 배치된다. 워드선 WLb와 비트선 BLb 및 /BLb의 한쪽과의 교차부에 대응하여 메모리 셀 MC이 배치된다. 도 6에서는 워드선 WLb와 비트선 BLb의 교차부에 대응하여 배치되는 메모리 셀 MC을 대표적으로 나타낸다.
비트선 BLa 및 /BLa는, 비트선 분리 게이트 BLIGa를 통해 센스 앰프 SA에 결합되고, 또한 비트선 BLb 및 /BLb는, 비트선 분리 게이트 BLIGb를 통해 센스 앰프 SA에 결합된다. 비트선 분리 게이트 BLIGa는, 비트선 분리 제어 회로(10a)가 출력하는 비트선 분리 지시 신호 BLIa에 응답하여 선택적으로 도통시키고, 또한 비트선 분리 게이트 BLIGb는, 비트선 분리 제어 회로(10b)가 출력하는 비트선 분리 지시 신호 BLIb에 따라 선택적으로 도통한다.
비트선 분리 제어 회로(10a)는, 어레이 활성화 신호 RAS와 블럭 선택 신호 BSb를 받는 NAND 회로로 구성된다. 비트선 분리 제어 회로(10b)는, 행 선택 동작을 활성화하는 어레이 활성화 신호 RAS와 블럭 선택 신호 BSa를 받는 NAND 회로로 구성된다. 블럭 선택 신호 BSa 및 BSb는, 각각 행 블럭 RBKa 및 RBKb가 선택되면 활성화된다.
이들 비트선 분리 제어 회로(1Oa 및 1Ob)는, 레벨 변환 기능을 갖고, 각각 비트선 분리 지시 신호 BLIa 및 BLIb는, H 레벨이 고전압 VPP 레벨이다. 이것은, 이하의 이유에 의한다. 즉, 비트선 분리 게이트 BLIGa 및 BLIGb는, 각각, 비트선에 대응하여 배치되는 N 채널 MOS 트랜지스터를 구성 요소로서 포함한다. 따라서, 그 게이트 전압보다도 자신의 임계값 전압만큼 낮은 전압을 전달할 수 있을 뿐이다. 그래서, 비트선 분리 지시 신호 BLIGa 및 BLIGb를 센스 앰프 SA의 동작 전원 전압보다도 높은 고전압 Vpp 레벨로 설정하여, 센스 앰프 SA가 센스하고 또 래치한 H 데이터를, 이 임계값 전압 손실을 따르지 않고 선택 메모리 셀 MC에 기입한다.
센스 앰프 SA의 센스 노드는, 열 선택 게이트 CSG를 통해 국부 데이터선 LIO 및 /LIO에 결합된다. 열 선택 게이트 CSG는, 국부 데이터선 LIO 및 /LIO 각각에 대하여 배치되는 N 채널 MOS 트랜지스터를 포함하여, 열 선택 신호 CSL에 따라 선택적으로 도통한다. 국부 데이터선 LIO 및 /LIO가 IO 선택 회로(5)에 접속된다.
IO 선택 회로(5)에 대한 IO 선택 신호 IOSEL은, 비트선 분리 지시 신호 BLIa 및 BLIb를 받는 NAND 회로(12)에 의해 생성된다. NAND 회로(12)는 고전압 VPP을 동작 전원 전압으로서 받는다. 행 블럭 RBKa가 선택된 경우에는, 블럭 선택 신호 BSa가, H 레벨, 블럭 선택 신호 BSb는 L 레벨이다. 따라서, 이 경우에는, 어레이 활성화 신호 RAS가, 행 선택시, H 레벨이 되기 때문에, 비트선 분리 제어 회로(10a)가 출력하는 비트선 분리 지시 신호 BLIa가 고전압 VPP 레벨의 H 레벨, 비트선 분리 제어 회로(10b)로부터의 비트선 분리 지시 신호 BLIb가, 접지 전압 레벨의 L 레벨이 된다. 따라서, 비트선 분리 게이트 BLIGb가 오프 상태, 비트선 분리 게이트 BLIGa가 온 상태가 되고, 비트선 BLb 및 /BLb가, 센스 앰프 SA로부터 분리되고, 한편, 비트선 BLa 및 /BLa가 센스 앰프 SA에 접속된다.
비트선 분리 지시 신호 BLIb가 L 레벨이 되면, NAND 회로(12)가 출력하는 IO선택 신호 IOSEL이 H 레벨이 되어, IO 선택 회로(5)의 선택 게이트 ISR0-ISR3이 온 상태가 된다. 이 상태에서는, 아직 선택 게이트 ISC0-ISC3은 오프 상태이며, 국부 데이터선 LIO, /LIO는 중간 전압 레벨로 프리차지되어 있다.
이어서, 어레이 활성화 신호 RAS의 활성화에 따라 행 선택 동작이 행하여져, 선택행에 대응하여 배치되는 워드선 WLa가 고전압 VPP 레벨로 구동되어, 메모리 셀 MC의 기억 데이터가 비트선 BLa에 판독된다. 상보 비트선 /BLa는, 스탠바이 상태시에 도시하지 않은 프리차지/이퀄라이즈 회로에 의해 중간 전압으로 차지되어 있고, 이 상태에서는, 상보 비트선 /BLa는 중간 전압 레벨로 플로팅 상태에 있다.
센스 앰프 SA는, 활성화시, 이 비트선 BLa 및 /BLa의 전압 차를 차동 증폭하고 또 래치한다. 따라서, 센스 앰프 SA의 센스 동작 완료 후, 비트선 BLa 및 /BLa는, 메모리 셀 MC의 기억 데이터에 따라 H 레벨 및 L 레벨로 유지된다.
이어서, 열 선택 동작이 행해질 때에, 도 5에 나타내는 이퀄라이즈 지시 신호 LIOEQ가 H 레벨이 되고, 또한 열 선택 신호 CSL도 H 레벨이 되어, 열 선택 게이트 CSG가 도통하고, 센스 앰프 SA가, 어레이 전원 전압 레벨로 프리차지되고 또 이퀄라이즈된 국부 데이터선 LIO 및 /LIO에 결합된다. 국부 데이터선 LIO 및 /LIO의 데이터가, 도 5에 나타내는 IO 선택 회로(5)를 통해 대응하는 메인 데이터선 MI0, /MIO(도시하지 않음)에 전달된다. 국부 데이터선 LIO 및 /LIO는, 비트선 BL, /BL로부터의 데이터에 따라 변화된다. 메인 데이터선 MI0 및 /MI0은, 그 부하가 크고, 대응하는 국부 데이터선 LIO, /LIO로부터 전송된 신호에 따라 소진폭 신호를 생성하여, 도시하지 않은 프리 앰프에 전달한다. 이 프리 앰프가 메인 데이터선쌍을 통해 전송되는 소진폭 신호를 증폭하여 내부 판독 데이터를 생성한다.
도 7은 행 블럭 RBKi 및 RBKj에 대한 기입 데이터의 관계를 개략적으로 도시하는 도면이다. 행 블럭 RBKi는, 행 방향에 따라, 2개의 서브 행 블럭 RBKia 및 RBKib로 분할된다. 서브 행 블럭 RBKia에 대해서는, 데이터 DQ0 및 DQ2가, 일측의 센스 앰프대의 국부 데이터선으로부터 기입되고, 또한 다른 측의 센스 앰프대의 국부 데이터선으로부터 데이터 DQ1 및 DQ3이 기입된다. 열 선택 신호 CSL에 따라, 도 7에서의 상측의 센스 앰프대에서 2개의 인접하는 열 선택 게이트가 동시에 선택되고, 또한 하측의 센스 앰프대에서 2개의 인접하는 열 선택 게이트가 동시에 선택된다.
이후에 상세히 설명하는 바와 같이, 센스 앰프 SA는, 쉐어드 센스 앰프 구성으로 배치된다. 따라서, 데이터 비트 DQ0-DQ3이 연속하여 배치되는 4 비트의 메모리 셀에 각각 기입된다.
서브 행 블럭 RBKib에 대하여, 한쪽의 센스 앰프대에 배치된 국부 데이터선으로부터 데이터 비트 DQ4 및 DQ5가 전송되고, 또한, 다른 쪽의 센스 앰프대에 배치된 국부 데이터선으로부터 데이터 비트 DQ6 및 DQ7이 전송된다. 따라서, 서브 행 블럭 RBKib에서 데이터 비트 DQ4-7이 연속하여 인접하는 4 비트의 메모리 셀에 저장된다.
행 블럭 RBKj도 마찬가지로, 2개의 서브 행 블럭 RBKja 및 RBKjb로 분할된다. 서브 행 블럭 RBKja에 대해서는, 데이터 비트 DQ12 및 14가 한쪽의 센스 앰프대에 배치된 국부 데이터선으로부터 전송되고, 또한 다른 쪽의 센스 앰프대에 배치된 국부 데이터선으로부터 데이터 비트 DQ13 및 DQ15가 전송된다. 서브 행 블럭 RBKja에서, 인접하는 4 비트의 메모리 셀에 데이터 비트 DQ12-DQ15가 저장된다.
서브 행 블럭 RBKab에 대하여, 하나의 센스 앰프대에 배치된 국부 데이터선으로부터 데이터 비트 DQ8 및 DQ9가 전송되고, 또한 다른 쪽의 센스 앰프대에 배치된 국부 데이터선으로부터, 데이터 비트 DQ10 및 DQ11이 전송된다. 따라서, 이 서브 행 블럭 RBKjb에서는, 데이터 비트 DQ8-DQ11이 전송되어 4 비트의 인접 메모리 셀에 기입된다.
서브 행 블럭에서 저장되는 데이터 비트의 위치 관계가, 행 블럭 RBKi 및 RBKj에서 상이한 것은, 이하의 이유에 의한다. 반도체 기억 장치에서, 패키지의 한쪽에서 데이터 단자 DQ0-DQ7이 이 순서대로 배치되고, 다른 쪽에 데이터 단자 DQ15-DQ8이 이 순서대로 배치된다. 이들 데이터 단자에 대응하여 데이터 버스가 배치된다. 따라서, 이 단자의 위치 관계에 의해 데이터 비트 DQ0-3이 데이터 비트 DQ15-12에 대응하고, 데이터 비트 DQ4-7이, 데이터 비트 DQ11-DQ8에 대응한다. 따라서, 메인 데이터 버스를 이 데이터 비트의 배치 순서에 맞춰 배치하기 때문에, 이 도 7에 도시하는 바와 같이 행 블럭 RBKi 및 RBKj에 의해 데이터 비트의 배치 순서가 다르다.
도 8은 도 2에 나타내는 메모리 블럭 UB1 및 LB1에 각각 포함되는 행 블럭 RBKm 및 RBKn과 메인 데이터 버스(1 및 2)와의 접속을 개략적으로 도시하는 도면이다. 행 블럭 RBKm에 대해서는 국부 데이터 버스 LBUU 및 LBUL이 배치되고, 또한, 행 블럭 RBKn에 대하여 국부 데이터 버스 LBLU 및 LBLL이 배치된다. 국부 데이터버스 LBUU 및 LBUL에 대응하여, IO 선택 회로(15ua 및 15ub)가 배치되고, 또한 국부 데이터 버스 LBLU 및 LBLL에 대하여, IO 선택 회로(15la 및 15lb)가 배치된다.
IO 선택 회로(15ua 및 15ub)는, ×16 비트 구성의 경우에는, 국부 데이터 버스 LBUU 및 LBUL을, 메인 데이터 버스(1)에 결합하고, 한편, ×32 비트 구성의 경우에는, 국부 데이터 버스 LBUU 및 LBUL을, 메인 데이터 버스(2)의 데이터 단자 DQ16-DQ23에 대한 메인 데이터선에 결합한다.
IO 선택 회로(15la 및 15lb)는, 국부 데이터 버스 LBLU 및 LBLL을, ×16 비트 구성의 경우에는, 메인 데이터 버스(1)의 데이터 단자 DQ8-DQ15에 대응하는 메인 데이터선에 결합하고, ×32 비트 구성의 경우에는, 국부 데이터 버스 LBLU 및 LBLL을 제 2 메인 데이터 버스(2)의 데이터 단자 DQ24-DQ31에 대응하는 메인 데이터선에 결합한다. ×16 비트 구성의 경우, 이들 행 블럭 RBKm 및 RBKn이 접속되는 메인 데이터선의 대응 관계는, 전술한 도 4에 나타내는 대응 관계와 같다. ×32 비트 구성의 경우도, 마찬가지로 16 비트의 데이터를 전송하는 제 2 메인 데이터 버스(2)에 대하여 제 1 메인 데이터 버스(1)와 접속할 때와 상위 바이트 및 하위 바이트에 대하여 동일한 접속 관계에 따라 이들 국부 데이터 버스 LBUU, LBUL, LBLU, LBLL이 결합된다.
따라서, 이들 IO 선택 회로(15ua, 15ub, 15la, 및 15lb)가, 비트측에서 그 접속 경로가 전환된다.
도 9는 도 8에 나타내는 IO 선택 회로(15ua, 15ub, 15la 및 15lb)의 구성을 도시하는 도면이다. 도 9에서는, 이들 IO 선택 회로(15ua, 15ub, 15la 및 151b)는, 동일한 구성을 갖기 때문에, 하나의 IO 선택 회로(15)를 대표적으로 나타낸다.
도 9에서, IO 선택 회로(15)는, 전술한 도 5에 나타내는 IO 선택 회로와 마찬가지로, 국부 데이터선 LIO0, /LIO0-LIO3, /LIO3 각각에 대응하여 제공되는 풀업 게이트 ISC0-ISC3과, 이들 풀업 게이트 ISC0-ISC3 각각에 대응하여 제공되어, 대응하는 풀업 게이트 ISC0-ISC3과 동상으로 도통하는 이퀄라이즈 트랜지스터 EG0-EG3과, 국부 데이터선 LIO0, /LIO0-LIO3, /LIO3 각각에 대응하여 제공되어, 도통시, 대응하는 국부 데이터선을 메인 데이터선 MI00, /MIO0-MIO3, /MIO3에 접속하는 선택 게이트 ISR0-ISR3과, 도통시 국부 데이터선 LIO0, /LIO0-LIO3, /LIO3을, 메인 데이터선 MIO16, /MIO16-MIO19, /MIO19에 접속하는 선택 게이트 ISG0-ISG3과, 데이터 비트 폭에 따라 선택적으로 그 접속 경로가 형성되어, IO 선택 신호 IOSEL 또는 접지 전압을 선택 게이트 ISR0-ISR3에 전달하는 알루미늄 스위치(20)와, 데이터 비트 폭에 따라 그 접속 경로가 설정되어 선택 게이트 ISG0-ISG3으로, 접지 전압 또는 IO 선택 신호 IOSEL을 전달하는 알루미늄 스위치(21)를 포함한다.
이 도 9에 나타내는 IO 선택 회로는, 도 8에 나타내는 IO 선택 회로(15ua, 15ub, 15la, 15lb)를 대표적으로 나타내고 있고, 국부 데이터선 및 메인 데이터선의 번호는 데이터 비트와는 대응하지 않고 있다. 예를 들면, 메인 데이터선 MIO0, MIO1, MIO2 및 MIO3이, 각각 데이터 비트 DQ0, DQ2, DQ4, 및 DQ5에 대응하여 배치되는 경우에는 이 메인 데이터선 MIO16, MIO17, MIO18, 및 MIO19는, 데이터 비트 DQ16, DQ18, DQ20, 및 DQ21에 대응하여 배치된다.
데이터 비트 DQ16-31에서도, 그 배치 순서는, 데이터 비트 DQ7-DQ15와 동일하고, 데이터 전송 순서는 전술한 데이터 비트 DQ0-DQ15와 동일하다. 또, 메인 데이터선 MIO16-MIO19는, ×32 비트 구성 전용으로 배치되는 데이터선이며, 이 제 2 메인 데이터 버스(2) 내의 배치 순서를 명확히 하기 위해서, 별도의 부호를 이용하여, 제 2 메인 데이터선(2)의 버스선을 하위 바이트의 메인 데이터선 MIOX0-MIOX7 및 상위 바이트의 메인 데이터선 MIOX10-MIOX17로 나타내면, 이들 메인 데이터선 MIO16-MI019은 메인 데이터선 MIOX0-MIOX3에 대응한다.
풀업 게이트 ISC0-ISC3 및 이퀄라이즈 트랜지스터 EG0-EG3에는, IO 선택 신호 IOSEL과 이퀄라이즈 지시 신호 LIOEQ를 받는 NAND 게이트(7)의 출력 신호가 인가된다.
×16 비트 구성의 경우에는, 알루미늄 스위치(20)가, IO 선택 신호 IOSEL을 선택하여, 선택 게이트 ISR0-ISR3에 전달한다. 이 경우에는, 알루미늄 스위치(21)는 접지 노드의 전압을 선택 게이트 ISG0-ISG3에 전달한다. 한편, ×32 비트 구성의 경우에는, 알루미늄 스위치(20)는 접지 노드의 전압을 선택 게이트 ISR0-ISR3에 전달하고, 알루미늄 스위치(21)가 IO 선택 신호 IOSEL을 선택 게이트 ISG0-ISG3에 전달한다. 이에 의해, 데이터 비트 폭에 따라 국부 데이터선과 메인 데이터선과의 접속을 메모리 블럭 UB1 및 LB1의 행 블럭에 대하여 변경할 수 있다.
도 10은 메모리 어레이의 메모리 블럭의 경계에 대응하여 배치되는 국부 데이터 버스 및 I0 선택 회로의 구성을 개략적으로 도시하는 도면이다.
도 10에 도시하는 바와 같이, 메모리 블럭 UB0에 포함되는 행 블럭 RBK03과 메모리 블럭 UB1에 포함되는 행 블럭 RBK04는 각각 ×32 비트 구성의 경우, 접속되는 메인 데이터 버스가 다르다. 즉, 행 블럭 RBK03은, ×16 비트 구성 및 ×32 비트 구성의 어느 것이든, 동일한 제 1 메인 데이터 버스(1)의 메인 데이터선에 결합되어 데이터 DQ<7:0>를 저장한다. 한편, 행 블럭 RBK04는 ×16 비트 구성의 경우에는 데이터 DQ<7:0>를 저장하고, ×32 비트 구성의 경우에는 제 2 메인 데이터 버스(2)의 메인 데이터선에 결합되어 데이터 DQ<23:16>를 저장한다. 따라서, 행 블럭 RBK03 및 RBK04에 공통으로 제공되는 국부 데이터 버스 LIOBa는, 이 블럭 선택 신호 BS와 데이터 비트 폭에 따라 IO 선택 회로(25a)에 의해, 메인 데이터 버스(1 또는 2)의 8 비트의 메인 데이터선에 결합된다.
한편, 메인 블럭 MUB의 경계 영역에 포함되는 행 블럭 RBK07은 ×16 비트 구성의 경우에는 데이터 DQ<7:0>를 저장하고, 한편, ×32 비트 구성의 경우에는 데이터 DQ<23:16>를 저장한다.
이 행 블럭 RBK07에 인접하는 메모리 블럭 RBK10은, 메인 하위 블럭 MLB에 포함된다. 이 메인 하위 블럭 MLB에서 메모리 블럭 LBO의 행 블럭은, ×16 비트 구성 및 ×32 비트 구성의 어느 것이든, 동일한 제 1 메인 데이터 버스(1)의 상위 8 비트의 메인 데이터선 MIO8-MI016(별도의 표기로 MI010-MI017)에 결합된다. 따라서, 이 행 블럭 RBK10은, ×16 비트 구성 및 ×32 비트의 어느 경우에나, 데이터 DQ<15:8>를 저장한다. 따라서, 행 블럭 RBK07 및 RBK10에 공통으로 제공되는 국부 데이터 버스 LIOBb는 IO 선택 회로(25b)에 의해 데이터 비트 폭 및 선택 블럭에 따라 메인 데이터 버스(1)의 상위 바이트 메인 데이터선 또는 제 1 메인 데이터 버스(1)의 하위 바이트 메인 데이터선 또는 제 2 메인 데이터 버스(2)의 하위 바이트 메인 데이터선에 선택적으로 결합된다.
메인 하위 블럭 MLB에서, 메모리 블럭 LB0에 포함되는 행 블럭 RBK13은 데이터 비트 폭에 관계없이 데이터 DQ<15:8>를 저장한다. 한편, 메모리 블럭 LB1에 포함되는 행 블럭 RBK14는 ×16 비트 구성의 경우에는 데이터 DQ<15:8>를 저장하고, ×32 비트 구성의 경우에는 데이터 DQ<31: 24>를 저장한다. 따라서, 이들 행 블럭 RBK13 및 RBK14에 공통으로 제공되는 국부 데이터 버스 LIOBc는, IO 선택 회로(25c)에 의해 선택 메모리 블럭 및 데이터 비트 폭에 따라 메인 데이터 버스(1 또는 2)에 선택적으로 결합된다.
도 10에서는, IO 선택 회로(25a-25c)에 대하여 인가되는 블럭 선택 신호 BSA-BSC를 나타낸다. 이들 블럭 선택 신호 BSA-BSC는 대응하는 2개의 행 블럭에 대한 블럭 선택 신호를 포괄적으로 나타낸다.
도 11은 도 10에 나타내는 IO 선택 회로(25a)의 구성을 개략적으로 도시하는 도면이다. 도 11에서, IO 선택 회로(25a)는 비트선 분리 지시 신호 BLI04 및 BLI03을 받는 NAND 회로(30)와, NAND 회로(30)의 출력 신호와 이퀄라이즈 지시 신호 LIOEQ를 받는 NAND 회로(31)와, NAND 회로(31)의 출력 신호에 따라 선택적으로 도 통하고, 4 비트의 국부 데이터 버스 LIOBa를 어레이 전원 전압 레벨로 풀 차지하고 이퀄라이즈하는 게이트 회로 ISCKa와, 마스크 배선에 의해 비트선 분리 지시 신호 BLI03 및 고전압 VPP의 한쪽을 전달하는 알루미늄 스위치(32)와, 알루미늄 스위치(32)의 출력 신호와 비트선 분리 지시 신호 BLI04를 받는 NAND 회로(33)와, NAND 회로(33)의 출력 신호에 따라 선택적으로 도통하고, 도통시, 국부 데이터 버스 LIOa를 제 1 메인 데이터 버스(1)에 포함되는 4 비트의 메인 데이터 버스(1aa)에 결합하는 선택 게이트 회로 ISRK1a와, 마스크 배선에 따라 비트선 분리 지시 신호 BLI03과 고전압의 한쪽을 전달하는 알루미늄 스위치(34)와, 인버터(35)를 통해 인가되는 알루미늄 스위치(34)의 출력 신호에 따라 선택적으로 도통하고, 도통시, 국부 데이터 버스 LIOa를 제 2 메인 데이터 버스(2)의 4 비트의 메인 데이터 버스(2aa)에 결합하는 선택 게이트 회로 ISRK2a를 포함한다.
게이트 회로 ISCKa는 4 비트의 국부 데이터 버스 LIOb의 데이터선 각각에 대응하여 배치되는 P 채널 M0S 트랜지스터로 구성되는 풀업 게이트 ISC0-ISC3과, 대응하는 국부 데이터선을 이퀄라이즈하기 위한 이퀄라이즈 트랜지스터 EG0-EG3을 포함한다. 선택 게이트 회로 ISRK1a는 4 비트의 메인 데이터 버스(1aa)의 메인 데이터선에 대응하여 배치되는 N 채널 MOS 트랜지스터로 구성되는 선택 게이트 ISR0-ISR3을 포함한다. 선택 게이트 회로 ISRK2a는 4 비트의 메인 데이터 버스(2aa)의 데이터선에 대응하여 배치되는 N 채널 MOS 트랜지스터로 구성되는 선택 게이트 ISR0-ISR3을 포함한다.
×16 비트 구성의 경우에는, 알루미늄 스위치(32)는 비트선 분리 지시 신호 BLI03을 NAND 회로(33)에 인가하고, 알루미늄 스위치(34)는 고전압 VPP을 인버터(35)를 통해 선택 게이트 ISRK2a에 인가한다. 따라서, 선택 게이트 회로 ISRK2a는 상시 비도통 상태로 유지된다.
비트선 분리 지시 신호 BLI04는 행 블럭 RBK03이 선택될 때에 L 레벨이 되고, 한편, 비트선 분리 지시 신호 BLI03은 행 블럭 RBK04가 선택되면 L 레벨이 된다. 따라서, 이 비트선 분리 지시 신호 BLI03 및 BLI04를 블럭 선택 신호 BSA로서 사용한다. ×32 비트 구성에서는, 알루미늄 스위치(32)는 고전압 VPP을 NAND 회로(33)에 전달하고, 알루미늄 스위치(34)는 비트선 분리 지시 신호 BLI03을 인버터(35)를 통해 선택 게이트 회로 ISRK2a에 전달한다.
메인 데이터 버스(1aa)는 데이터 비트 DQ0, DQ2, DQ4 및 DQ5를 전달한다. 메인 데이터 버스(2aa)는 데이터 비트 DQ16, DQ18, DQ20 및 DQ21을 전달한다.
×16 비트 구성에서는, 알루미늄 스위치(34)는 고전압을 인버터(3-5)를 통해 선택 게이트 회로 ISRK2a에 인가하고 있고, 이 선택 게이트 회로 ISRK2a는 상시 비도통 상태이다. 따라서, 행 블럭 RBK03 및 RBK04의 한쪽이 선택되어 비트선 분리 지시 신호 BLI04 및 BLI03의 한쪽이 L 레벨이 되면, NAND 회로(30 및 33)의 출력 신호가 고전압 VPP 레벨이 되어, 선택 게이트 회로 ISRK1a가 도통하여, 국부 데이터 버스 LIOa가 메인 데이터 버스(1aa)에 결합된다. 또한, 이퀄라이즈 지시 신호 LIOQ가 H 레벨이고 NAND 회로(31)의 출력 신호가 L 레벨이 되어, 게이트 회로 ISCKa가 활성화되며, 국부 데이터 버스 LIOBa가 어레이 전원 전압 레벨로 프리차지되고 이퀄라이즈된다.
이퀄라이즈 지시 신호 LIOEQ가 L 레벨이 되면, NAND 회로(31)의 출력 신호에 따라 게이트 회로 ISCKa가 비활성화되어, 열 선택 동작에 의해 판독된 4 비트의 국부 데이터 버스 LIOBa의 메모리 셀 데이터가 4 비트의 메인 데이터 버스(1aa)에 전달된다.
×32 비트 구성의 경우에는, 알루미늄 스위치(32)가 고전압 VPP을 NAND회로(33)에 전달하고, 알루미늄 스위치(34)가 비트선 분리 지시 신호 BI03을 인버터(35)를 통해 선택 게이트 회로 ISRK2a에 전달한다. 따라서, 행 블럭 RBK03이 선택되어 비트선 분리 지시 신호 BLI04가 L 레벨이 되면, NAND 회로(30 및 33)의 출력 신호가 H 레벨이 되어 선택 게이트 ISRK1a가 도통한다. 이퀄라이즈 지시 신호 LIOEQ가 L 레벨이 되면, NAND 회로(31)의 출력 신호가 H 레벨이 되어 게이트 회로 ISCKa가 비활성화되고 국부 데이터 버스 LIOBa에, 센스 앰프에 의해 래치되어 있던 메모리 셀 데이터가 전송되고, 이어서 메인 데이터 버스(1aa)에 전달된다.
한편, 행 블럭 RBK04가 선택되어 비트선 분리 지시 신호 BI03이 L 레벨이 되면, NAND 회로(30)의 출력 신호가 H 레벨이 되고, 또한 인버터(35)의 출력 신호가 H 레벨이 된다. 비트선 분리 지시 신호 BLI04는 H 레벨을 유지하기 때문에 NAND 회로(33)의 출력 신호는 L 레벨이다. 따라서, 이 경우에는, 선택 게이트 회로 ISRK2a가 도통하여 국부 데이터 버스 LIOBa가 메인 데이터 버스(2aa)에 결합된다.
이 도 11에 나타내는 IO 선택 회로를 이용함으로써, 메모리 블럭 UB0 및 UB1의 경계 영역에 배치되는 국부 데이터 버스 LIOBa를 선택행 블럭에 따라 대응하는 메인 데이터 버스의 메인 데이터선에 결합할 수 있다.
도 12는 도 10에 나타내는 IO 선택 회로(25b)의 구성을 개략적으로 도시하는 도면이다. 도 12에서는 IO 선택 회로(25b)는 활성화시 4 비트의 국부 데이터 버스 LIOBb를 어레이 전원 전압 레벨로 프리차지하여 이퀄라이즈하는 게이트 회로 ISCKb와, 도통시 국부 데이터 버스 LIOBb를 4 비트의 제 1 메인 데이터 버스(1aa)에 저장하는 선택 게이트 회로 ISRK1ba와, 도통시 국부 데이터 버스 LIOBb를 4 비트의제 2 메인 데이터 버스(2aa)에 결합하는 선택 게이트 회로 ISRK2b와, 도통시 국부 데이터 버스 LIOBb를 4 비트의 제 1 메인 데이터 버스(1ba)에 결합하는 선택 게이트 회로 ISRK1bb를 포함한다.
게이트 회로 ISCKb는 4 비트의 데이터선 각각에 대응하여 제공되는 P 채널 M0S 트랜지스터로 구성되는 풀업 게이트 ISC0-ISC3과, P 채널 MOS 트랜지스터로 구성되는 이퀄라이즈 트랜지스터를 포함한다. 선택 게이트 회로 ISRK1ba, ISRK2b, 및 ISRKb는 각각 4 비트의 메인 데이터 버스의 데이터선 각각에 대응하여 제공되는 N 채널 MOS 트랜지스터로 구성되는 선택 게이트 ISR0-ISR3을 포함한다.
선택 게이트 회로 ISRK1ba는 도통시 데이터 비트 DQ0, DQ2, 및 DQ5를 전달한다. 선택 게이트 회로 ISRK2b는 도통시 데이터 비트 DQ16, DQ18, DQ20, 및 DQ21을 전달한다. 선택 게이트 회로 ISRK1ba는 도통시 데이터 비트 DQ10, DQ11, Q13, 및 DQ15를 전달한다.
이들 게이트 회로의 활성화 및 선택 게이트 회로의 도통을 제어하기 위해 비트선 분리 지시 신호 BLI10 및 BLI07을 받는 NAND 회로(40)와, NAND 회로(40)의 출력 신호와 이퀄라이즈 지시 신호 LIOEQ를 받아 그 출력 신호를 선택 게이트 회로 ISCKb에 인가하는 NAND 회로(41)와, 비트선 분리 지시 신호 BLI10과 고전압 VPP의 한쪽을 전달하는 알루미늄 스위치(42)와, 알루미늄 스위치(42)가 전달하는 신호를 반전하여 그 출력 신호를 선택 게이트 회로 ISRK1ba에 전달하는 인버터(43)와, 고 전압 VPP과 비트선 분리 지시 신호 BLI10의 한쪽을 전달하는 알루미늄 스위치(44)와, 알루미늄 스위치(44)로부터의 신호 /전압을 반전하여 그 출력 신호를 선택 게이트 회로 ISRK2b에 전달하는 인버터(45)와, 비트선 분리 지시 신호 BLI07을 반전하여 선택 게이트 회로 ISRK1bb에 전달하는 인버터(46)가 제공된다.
알루미늄 스위치(42)는 ×16 비트 구성의 경우에는, 비트선 분리 지시 신호 BLI10을 선택하고, 또한 ×32 비트 구성의 경우에는, 고전압 VPP을 선택한다. 알루미늄 스위치(44)는 ×32 비트 구성시에 비트선 분리 지시 신호 BLI10을 선택하고, ×16 비트 구성의 경우에 고전압 VPP을 선택한다. 이들 알루미늄 스위치(42 및 44)는, 데이터 비트 폭에 따라 메탈 마스크 배선에 의해 이 접속 경로가 설정된다. 도 12에서는, ×32 비트 구성의 경우의 알루미늄 스위치(42 및 40 회로로 되어 있음)의 접속 경로를 통해 나타낸다.
비트선 분리 지시 신호 BLI10은 행 블럭 RBK07이 선택될 때에 L 레벨이 되고, 비트선 분리 지시 신호 BLI07은 행 블럭 RBK10이 선택될 때에 L 레벨이 된다.
×16 비트 구성에서, 행 블럭 RBK07이 선택되고, 비트선 분리 지시 신호 BLI10이 L 레벨로 하강하면, 인버터(43)의 출력 신호가 비트선 분리 지시 신호 BLI07의 하강에 응답하여 상승하여 선택 게이트 회로 ISRK1ba가 도통한다. 알루미늄 스위치(44)는 ×16 비트 구성에서는 고전압 VPP을 선택하고 있어, 인버터(45)의 출력 신호는 L 레벨로 고정되고 선택 게이트 회로 ISRK2b가 상시 비도통 상태로 유지된다. 또한, 비트선 분리 지시 신호 BLI07은 H 레벨에 있어, 인버터(46)의 출력 신호가 L 레벨이며 선택 게이트 회로 ISRK1bb는 비도통 상태에 있다. 따라서, ×16 비트 구성에서, 행 블럭 RBK07이 선택된 경우에는, 국부 데이터 버스 LIOBb가 선택 게이트 회로 ISCKb 및 ISRK1b를 통해 4 비트의 메인 데이터 버스(1aa)에 결합된다.
한편, ×l6 비트 구성에서, 행 블럭 RBK10이 선택된 경우에는, 비트선 분리 지시 신호 BLI07이 L 레벨로 하강하여 인버터(46)의 출력 신호가 H 레벨이 된다. 비트선 분리 지시 신호 BLI10은 H 레벨을 유지하기 때문에 인버터(43 및 45)의 출력 신호는 L 레벨이며, 선택 게이트 회로 ISRK1ba 및 ISRK2b는 비도통 상태를 유지한다. 따라서, 이퀄라이즈 지시 신호 LIOEQ가 L 레벨로 하강하면, 국부 데이터 버스 LIOBb에 메모리 셀의 데이터가 판독되고, 이어서, 선택 게이트 회로 ISRK1bb 및 ISCKb를 통해 제 1 메인 데이터 버스의 4 비트의 메인 데이터 버스(1ba)에 전송된다.
×32 비트 구성에서는, 알루미늄 스위치(42)가 고전압 VPP을 전달하고, 알루미늄 스위치(44)가 비트선 분리 지시 신호 BI10을 전달한다. 이 ×32 비트 구성에서, 행 블럭 RBK10이 선택된 경우에는, 비트선 분리 지시 신호 BLI07에 따라 선택 게이트 회로 ISRK1bb가 도통하여, 국부 데이터 버스 LIOBb가 메인 데이터 버스(1ba)에 결합된다.
한편, 행 블럭 RBK07이 선택된 경우에는, 비트선 분리 지시 신호 BI10이 L 레벨이 되어, 알루미늄 스위치(44) 및 인버터(45)에 의해 선택 게이트 회로 ISRK2b가 도통하여 국부 데이터 버스 LIOBb가 제 2 메인 데이터 버스의 4 비트의 메인 데이터 버스(2aa)에 결합된다. ×32 비트 구성에서는, 인버터(43)의 출력 신호는 L 레벨 고정이며 선택 게이트 회로 ISRK1ba는 비도통 상태를 유지한다.
도 13은 도 10에 나타내는 IO 선택 회로(25c)의 구성을 개략적으로 도시하는도면이다.
이 도 13에서는, 4 비트의 국부 데이터 버스 LIOBc는, 선택 게이트 회로 ISRK1c를 통해 4 비트의 메인 데이터 버스(1ba)에 결합되고, 또한, 선택 게이트 회로 ISRK2c를 통해 4 비트의 메인 데이터 버스(2ba)에 결합된다. 이들 선택 게이트 회로 ISRK1c 및 ISRK2c는 각각 국부 데이터 버스의 4 비트의 국부 데이터선 각각에 대응하여 제공되는 선택 게이트 ISR0-ISR3을 포함한다.
게이트 회로 ISCKc는, 4 비트의 국부 데이터 버스 LIOBc의 버스선에 대응하여 배치되는 풀업 게이트 ISC0-ISC3과, 이퀄라이즈 트랜지스터 EG0-EG3을 포함한다.
메인 데이터 버스(1ba)에는, 4 비트의 데이터 DQ10, DQ11, DQ13 및 DQ15가 전달되고, 메인 데이터 버스(2ba)에는 데이터 비트 DQ26, DQ27, DQ29 및 DQ31이 전달된다.
이 IO 선택 회로(25c)는, 비트선 분리 지시 신호 BLI13 및 BLI14를 받는 NAND 회로(50)와, NAND 회로(50)의 출력 신호와 이퀄라이즈 지시 신호 LIOEQ를 받는 NAND 회로(51)와, 고전압 VPP과 비트선 분리 지시 신호 BLI13의 한쪽을 선택하는 알루미늄 스위치(52)와, 알루미늄 스위치(52)가 전달하는 신호 /전압과 비트선 분리 지시 신호 BLI14를 받는 NAND 회로(53)와, 고전압 VPP과 비트선 분리 지시 신호 BLI13의 한쪽을 선택하는 알루미늄 스위치(54)와, 알루미늄 스위치(54)가 전달하는 신호/전압을 반전하는 인버터(55)를 더 포함한다.
NAND 회로(51)의 출력 신호가 게이트 회로 ISCKc에 인가되고, NAND 회로(53)의 출력 신호가 선택 게이트 ISRK1c에 인가되며, 인버터(55)의 출력 신호가 선택 게이트 회로 ISRK2c에 인가된다.
비트선 분리 지시 신호 BLI14는 행 블럭 RBK13이 선택되면 L 레벨이 되고, 비트선 분리 지시 신호 BLI13은 행 블럭 RBK14가 선택되면 L 레벨이 된다.
알루미늄 스위치(52 및 54)는, 각각, 메탈 마스크 배선에 의해 그 접속 경로가 설정된다. 도 13에서, ×32 비트 구성의 경우의 알루미늄 스위치(52 및 50)의 접속 경로를 나타낸다.
×16 비트 구성의 경우에는, 알루미늄 스위치(54)는 고전압 VPP을 선택하여, 인버터(55)의 출력 신호는 L 레벨이며, 선택 게이트 회로 LSRK2c는 비도통 상태를 유지한다. 한편, NAND 회로(53)는, 비트선 분리 지시 신호 BLI13 및 BLI14를 받는다. 따라서 행 블럭 RBK13 및 RBK14의 한쪽이 선택되었을 때에, NAND 회로(53)의 출력 신호가 H 레벨이 되어, 선택 게이트 회로 ISRK1c가 도통한다. 따라서 ×16 비트 구성의 경우에는, 4 비트의 국부 데이터 버스 LIOBc가 4 비트의 메인 데이터 버스(1ba)에 결합된다.
한편, ×32 비트 구성의 경우에는, 알루미늄 스위치(54)를 통해 인버터(55)에는 비트선 분리 지시 신호 BLI13이 인가된다. 알루미늄 스위치(52)는 고전압 VPP을 NAND 회로(53)에 전달한다. 따라서, 행 블럭 RBK14가 선택되어 비트선 분리 지시 신호 BLI13이 L 레벨이 되면 인버터(55)의 출력 신호가 H 레벨이 되어, 선택 게이트 회로 ISRK2c가 도통하여 국부 데이터 버스 LIOBc가 4 비트의 메인 데이터 버스(2ba)에 결합된다. 한편, 행 블럭 RBK13이 선택된 경우에는 비트선 분리 지시신호 BLI14가 L 레벨이 되고, NAND 회로(53)의 출력 신호가 H 레벨이 되어 선택 게이트 회로 ISRK1c가 도통한다. 이 상태에서는 4 비트의 국부 데이터 버스 LIOBc가 4 비트의 메인 데이터 버스(1ba)에 결합된다.
이상과 같이 하여, 경계 영역의 행 블럭에 대하여 배치되는 I0 선택 회로에서 복수의 접속 경로를 제공하여, 데이터 비트 폭 및 선택 행 블럭에 따라 국부 데이터 버스와 메인 데이터 버스의 접속 경로를 전환함으로써, 용이하게 선택 행 블럭을 대응하는 메인 데이터선에 결합할 수 있다. 단지, 국부 데이터 버스 전체에 대하여 접속 경로를 전환하고 있는 것뿐이며, 버스 접속의 전환 회로의 구성도 간략화된다.
(변경예)
도 14는 IO 선택 회로의 변경예를 나타내는 도면이다. 도 14에서는, 도 13에 나타내는 IO 선택 회로(25c)의 변경예를 나타낸다. 이 도 14에 나타내는 IO 선택 회로(25c)에서는, 알루미늄 스위치(52) 대신에, 비트선 분리 지시 신호 BLI13과 비트 폭 지시 신호 MODX32를 받는 OR 회로(62)가 제공된다.
또한, 알루미늄 스위치(54) 대신에, 비트 폭 지시 신호 MODX32를 받는 인버터(61)와, 인버터(61)의 출력 신호와 비트선 분리 지시 신호 BLI13을 받는 OR 회로(62)가 제공된다. 도 14에 나타내는 IO 선택 회로(25c)의 다른 구성은, 도 13에 나타내는 IO 선택 회로의 구성과 동일하며, 대응하는 부분에는 동일 참조 번호를 부여하여 그 상세 설명은 생략한다.
×16 비트 구성의 경우에는, 비트 폭 지시 신호 MODX32가, L 레벨이며 인버터(61)의 출력 신호가 H 레벨로 설정되어, OR 회로(62)가 비트선 분리 지시 신호 BLI13의 상태에 관계없이 H 레벨의 신호를 출력한다. 따라서, 이 상태에서, 인버터(55)의 출력 신호가 L 레벨로 고정되어 선택 게이트 회로 ISRK2c가 상시 비도통 상태가 된다. 한편, OR 회로(60)가 버퍼 회로로서 동작하여, 비트선 분리 지시 신호 BLI13을 NAND 회로(53)에 인가한다. 따라서, 행 블럭 RBK13 및 RBK14의 한쪽이 선택된 경우에는, NAND 게이트(53)의 출력 신호가 H 레벨이 되어, 선택 게이트 회로 ISRK1c에 의해 국부 데이터 버스 LIOBc가 4 비트의 메인 데이터 버스(1ba)에 결합된다.
×32 비트 구성의 경우에는, 비트 폭 지시 신호 MODX32는 H 레벨로 설정된다. 이 상태에서 OR 회로(60)의 출력 신호는 H 레벨이며, NAND 회로(53)가 인버터로서 동작한다. 또한, 인버터(61)의 출력 신호가 L 레벨이 되어 OR 회로(62)가 버퍼 회로로서 동작하여 비트선 분리 지시 신호 BLI13을 전달한다. 따라서, 선택 행 블럭에 따라 선택 게이트 회로 ISRK1c 및 ISRK2c의 한쪽이 도통하여, 국부 데이터 버스 LIOBc가 대응하는 4 비트의 메인 데이터 버스에 결합된다.
이 비트 폭 지시 신호 MODX32는, 예를 들면, 특정한 패드의 전압을 퓨즈 소자의 프로그램 또는 메탈 마스크 배선 또는 본딩 와이어에 의해 고정함으로써 생성된다. 따라서, ×16 비트 구성 및 ×32 비트 구성에 따라 메인 데이터 버스와 국부 데이터 버스의 접속을 본딩 패드 전압의 고정에 의해 설정할 수 있다. 특히 본딩 와이어를 이용하여 패드의 전압을 고정하여 비트 폭 지시 신호 MODX32를 생성할경우, 패키지 실장시의 본딩에 의해 이 비트 폭 지시 신호 M0DX32를 생성할 수 있다. 따라서, 패키지 실장 전의 테스트시에는, 하나의 데이터 비트 폭에 따라 테스트를 함으로써 패키지 실장 전의 반도체 기억 장치의 신뢰성을 보증할 수 있다. 또한, 패키지 실장 후는 설정된 데이터 비트 폭에 따라 테스트를 실행할 수 있다.
도 14에서는, I0 선택 회로(25c)에 대하여 데이터 비트 폭 지시 신호 MODX32가 인가되고 있다. 그러나, 이 비트 폭 지시 신호 MODX32를 이용할 경우, 도 11 및 도 12에 나타내는 IO 선택 회로에서도, 알루미늄 스위치에 대신하여 이 데이터 비트 폭 지시 신호 MODX32에 따라 그 접속 형태가 설정된다.
도 15는 비트 폭 지시 신호 MODX32를 발생하는 회로의 구성의 일례를 도시하는 도면이다. 도 15에서, 비트 폭 지시 신호 발생부는 패드(70)에 결합되는 노드(75)의 신호를 반전하는 인버터(71)와, 인버터(71)의 출력 신호의 진폭을 고전압 VPP 레벨의 진폭 신호로 변환하는 레벨 변환 회로(72)와, 인버터(71)의 출력 신호에 따라 노드(75)를 전원 전압 VDD 레벨로 유지하는 P 채널 MOS 트랜지스터(73)와, 리세트 신호 ZRST에 따라 노드(75)를 전원 전압 VDD 레벨로 프리차지하는 P 채널 MOS 트랜지스터(74)를 포함한다. 패드(70)는 데이터 비트 폭이 ×32 비트 구성의 경우, 접지 전압 레벨로 설정된다. 리세트 신호 ZRST는, 전원 투입시 또는 시스템 리셋시에 원 샷 펄스의 형태로 생성된다.
패드(70)가 접지 전압 레벨로 본딩되어 있는 경우에는, MOS 트랜지스터(74)가 리세트 신호 ZRST에 따라 소정 시간 노드(75)를 충전하더라도 노드(75)는 본딩와이어를 통해 접지 단자에 의해 방전되고, 노드(75)가 L 레벨이 되어 인버터(71)의 출력 신호가 H 레벨이 된다. 이 인버터(71)의 H 레벨의 출력 신호는 레벨 변환 회로(72)에 의해 고전압 VPP 레벨의 신호로 변환되어 비트 폭 지시 신호 MODX32가 고 전압 VPP 레벨의 H 레벨이 된다.
한편, 패드(70)가 플로팅 상태일 때에는, MOS 트랜지스터(74)에 의해 전원 투입 후 또는 시스템 리셋 후, 노드(75)가 리세트 신호 ZRST에 따라 MOS 트랜지스터(74)에 의해 전원 전압 VDD 레벨로 프리차지되면, 인버터(71)의 출력 신호가 L 레벨이 되어, MOS 트랜지스터(73)가 온 상태가 되고, 노드(75)는 전원 전압 VDD 레벨로 유지된다. 이 상태에서는, 레벨 변환 회로(72)는 논리 레벨의 변환을 실행하지 않기 때문에, L 레벨의 신호를 출력하여 비트 폭 지시 신호 MODX32가 L 레벨이 된다.
또한, 도 15에 나타내는 비트 폭 지시 신호 발생부의 구성에서는, 데이터 비트 폭이 ×32 비트 시에, 패드(70)가 접지 전압 레벨로 본딩되어 있다. 그러나, 데이터 비트 폭이 ×16 비트 구성시에, 패드(70)가 전원 전압 레벨로 본딩되는 구성이 이용되어도 된다. 이 구성의 경우에는, MOS 트랜지스터(73 및 74)가 노드(75)와 접지 노드와의 사이에 접속된다.
[축퇴 동작의 개요]
도 16은 본 발명에 따른 멀티 비트 테스트시의 데이터 축퇴 형태를 모식적으로 도시하는 도면이다. 메모리 어레이에서, 메모리 블럭 UB0, UB1, LB0 및 LB1은, 각각 2개의 서브 블럭 A 및 B로 분할된다. 메모리 블럭 UB0에서, 블럭 A에 관해서는 ×16 비트 구성 및 ×32 비트 구성의 어느 것이든 데이터 비트 DQ4-DQ7이 저장된다. 메모리 블럭 UB0의 블럭 B에서는, ×16 비트 구성 및 ×32 비트 구성의 어느 것이든 데이터 비트 DQ0-DQ3이 저장된다.
마찬가지로 메모리 블럭 LB0에 대하여, 블럭 A에서는 ×16 비트 구성 및 ×32 비트 구성의 어느 것이든 데이터 비트 DQ8-DQ11이 저장된다. 이 메모리 블럭 LB0에서 블럭 B에는, ×16 비트 구성 및 ×32 비트 구성의 어느 것이든 데이터 비트 DQ12-DQ15가 저장된다.
따라서, 이들 메모리 블럭 UB0 및 LB0은, ×16 비트 구성 및 ×32 비트 구성의 어느 것이든 제 1 메인 데이터 버스에 결합된다.
한편, 메모리 블럭 UB1에서 블럭 A에 관해서는, ×16 비트 구성시에는 데이터 비트 DQ4-DQ7이 저장되고, ×32 비트 구성시에는 데이터 비트 DQ20-DQ23이 저장된다. 한편, 이 메모리 블럭 UB1의 블럭 B에 관해서는, ×16 비트 구성시에는 데이터 비트 DQ0-DQ3이 저장되고, ×32 비트 구성시에는 데이터 비트 DQ16-DQ19가 저장된다.
또한, 메모리 블럭 LB1에서, 블럭 A에 관해서는, ×16 비트 구성시에는 데이터 비트 DQ8-DQ11이 저장되고, ×32 비트 구성시에는 데이터 비트 DQ24-DQ27이 저장된다. 메모리 블럭 LB1의 블럭 B에 관해서는, ×16 비트 구성시에는 데이터 비트 DQ12-DQ15가 저장되고, ×32 비트 구성시에는 데이터 비트 DQ28-DQ31이 저장된다. 이들 메모리 블럭 UB1 및 LB1에서는 전술한 ×16 비트 구성과 ×32 비트 구성에서 행 블럭은 상이한 메인 데이터 버스에 결합된다.
우선, 메모리 블럭 UB0 및 UB1의 데이터 압축(축퇴)에 대하여 설명한다. 메모리 블럭 LB0 및 LB1에 관해서도 마찬가지이며, 이들 메모리 블럭 LB0 및 LB1에서는 단순하게 축퇴 결과가 출력되는 데이터 단자로서 데이터 단자 DQ9 및 DQ13이 이용되는 점이 다를 뿐이다. 여기서, 이하의 설명에서 데이터 단자와 대응하는 입출력 데이터는 동일한 참조 부호로 나타낸다.
메모리 블럭 UB0에서는, 하나의 행 블럭 RBKu에 대하여, 국부 데이터선 LIO0-LIO3과 국부 데이터선 LIO4-LIO7이 제 1 메인 데이터 버스의 메인 데이터선 MI00-MI03 및 MIO4-MI07에 각각 결합된다. 여기서, 메인 데이터선 MIO 및 국부 데이터선 LIO는 상보 데이터 신호를 전송하기 위해서 상보 신호쌍으로 구성되지만, 설명을 간략화하기 위해서 이들 데이터선 MI0 및 LI0은 특별히 한정하지 않는 한 싱글 엔드의 신호선과 같이 하여 설명한다.
메인 데이터선 MIO0-MIO3에서 데이터 비트 DQ0, DQ2, DQ4 및 DQ5가 전달되고, 메인 데이터선 MIO4-MIO7에는 데이터 비트 DQ1, DQ3, DQ6 및 DQ7이 전달된다. 메인 데이터선 MIO0-MIO3에 전달되는 4 비트의 데이터 DQ0, DQ2, DQ4, 및 DQ5를 1 비트 데이터로 축퇴하고, ×16 비트 구성시에는 데이터 단자 DQ2로 축퇴 결과를 출력한다.
한편, 메인 데이터선 MIO4-MIO7에 관해서는, 데이터 비트 DQ1, DQ3, DQ6, DQ7을 1 비트 데이터로 축퇴하여, 그 축퇴 결과를, 데이터 단자 DQ6으로 출력한다. ×32 비트 구성시에는, ×16 비트 구성시에 데이터 단자 DQ2 및 DQ6에 각각 출력되는 축퇴 결과를 더 축퇴하여 데이터 단자 DQ2로부터 출력한다. 따라서, 이 메모리블럭 UB0에 포함되는 행 블럭 RBKu에 관해서는 ×16 비트 구성시 및 ×32 비트 구성시에, 축퇴 동작은 동일하며, ×32 비트 구성시에, 최종적으로 2 비트의 축퇴 결과 데이터를 1 비트의 축퇴 데이터로 더욱 축퇴하여 1 비트 축퇴 데이터를 생성함으로써 ×32 비트 구성시의 축퇴 데이터가 출력된다.
한편, 메모리 블럭 UB1에서 행 블럭 RBK1이 선택된 경우, ×16 비트 구성시와 ×32 비트 구성시에, 접속되는 메인 데이터선이 다르다. 행 블럭 RBK1에 대하여, 예를 들면 국부 데이터선 LIO16-LIO19와 국부 데이터선 LIO20-LIO23이 각각 대응하는 센스 앰프대에 배치된다. ×16 비트 구성시에는 국부 데이터선 LIO16-LIO19가 메인 데이터선 MIO0-MIO3에 결합되고, 국부 데이터선 LIO20-LIO23이 메인 데이터선 MIO4-MIO7에 결합된다. 이들 메인 데이터선 MI00-MI03 및 MIO4-MIO7의 세트 각각의 4 비트의 데이터가 1 비트 데이터로 축퇴되어 데이터 단자 DQ2 및 DQ6으로 각각 출력된다.
한편, ×32 비트 구성시에는, 국부 데이터선 LIO16-LIO19 및 LIO20-LIO23이 각각 메인 데이터선 MIOX0-MIOX3 및 MIOX4-MIOX7에 결합된다. 메인 데이터선 MIOX0-MIOX7은 제 2 메인 데이터 버스에 포함되는 메인 데이터선이며, 도 9에 나타내는 구성에서 메인 데이터선 MIO16-MIO19가 메인 데이터선 MIOX0-MIOX3에 대응한다. 이하의 설명에서는 ×16 비트 구성과 ×32 비트 구성시의 메인 데이터선의 대응을 명확하게 하기 위해, 제 1 메인 데이터 버스의 메인 데이터선 MIO0-MIO7 및 MIO10-MI017과 제 2 메인 데이터 버스의 메인 데이터선 MIOX0-MIOX7 및 MIOX10-MIOX17의 참조 부호를 사용한다.
메인 데이터선 MIOX0-MIOX3에 대하여 데이터 비트 DQ16, DQ18, DQ20 및 DQ21이 전달되고, 메인 데이터선 MIOX4-MIOX7에는 데이터 비트 DQ17, DQ19, DQ22, 및 DQ23이 전달된다. 이들 4 비트의 데이터를 각각 1 비트의 데이터로 축퇴하여 각각 데이터 단자 DQ0 및 DQ7에 출력한다. 이 경우, ×32 비트 구성시에는 메모리 블럭 UB0 및 UB1 양자에서 행 블럭이 동시에 선택되기 때문에 행 블럭 RBKu 및 RBKl의 축퇴 결과 데이터가 충돌하지 않도록, ×32 비트 구성의 축퇴시에 데이터 단자 DQ2, DQ6, DQ0 및 DQ7에 대응하는 글로벌 데이터선에, 각각 대응하는 축퇴 결과가 전달되어 축퇴 결과 데이터의 충돌이 방지된다. 데이터 단자 DQ0 및 DQ7에 대응하여 배치되는 글로벌 데이터선 DB0 및 DB7에 전달된 축퇴 결과가 더욱 축퇴되어 데이터 단자 DQ6으로부터 출력된다.
따라서, ×32 비트 축퇴시에 8 비트 축퇴 데이터가 데이터 단자 DQ2 및 DQ6으로 각각 출력된다. ×16 비트 구성시에 4비트 축퇴 결과는 데이터 단자 DQ2 및 DQ6으로 출력된다. 따라서, 데이터 비트 폭에 관계없이 축퇴 결과가 데이터 단자 DQ2 및 DQ6으로 출력된다.
메모리 블럭 LB0 및 LB1에 대해서는, 데이터 단자 DQ9 및 DQ13에 대하여, 메인 데이터선 MIO10-MIO17 및 MIOX10-MIOX17을 이용하여, 도 16에 나타내는 축퇴 동작과 마찬가지의 축퇴 동작이 실행된다.
따라서, ×16 비트 구성시의 축퇴 결과 데이터와 ×32 비트 구성시의 축퇴 결과 데이터는 데이터 단자 DQ2, DQ6, DQ9 및 DQ13으로 출력된다. 이렇게 하여 데이터 비트 폭에 관계없이 축퇴 결과 데이터는 동일한 데이터 단자로 출력되기 때문에, ×16 비트 구성 및 ×32 비트 구성에 대하여 동일한 테스터를 이용하여 멀티 비트 테스트를 실행할 수 있다.
도 17의 (a)는 ×16 비트 구성시의 1 비트의 데이터와 국부 데이터선과의 대응을 도시하는 도면이다. 도 17의 (a)에 도시하는 바와 같이, ×16 비트 구성시에 1 비트의 데이터 DQ에 하나의 센스 앰프대에 배치되는 4 비트의 국부 데이터선 LIOa-LIOd가 대응한다. 기입시에는, 이들 국부 데이터선 LIOa-LIOd에는 데이터 단자 DQ로부터의 데이터가 공통으로 전송된다.
한편, ×32 비트 구성시에는, 도 17의 (b)에 도시하는 바와 같이 1 비트의 데이터를 DQ가 8개의 국부 데이터선 LIOa-LIOh에 대응한다. 하나의 행 블럭에 대하여 국부 데이터선 LIOa-LIOd가 한쪽의 센스 앰프대에 배치되고, 국부 데이터선 LIOe-LIOh가 다른 쪽의 센스 앰프대에 배치된다.
도 18은 하나의 기본 블럭에서의 센스 앰프와 국부 데이터선과의 접속을 개략적으로 도시하는 도면이다. 도 18에서, 센스 앰프대 SABU에서 국부 데이터선 LIOa-LIOd가 배치된다. 국부 데이터선 LIOa-LIOd는, 예를 들면 데이터 비트 DQ0 (<0>), 및 DQ2(<2>)를 전달하고, 국부 데이터선 LIOc 및 LIOb는 데이터 비트 DQ4(<4>) 및 DQ5(<5>)를 각각 전달한다.
다른 쪽의 센스 앰프대 SABL에서는, 국부 데이터선 LIOe-LIOh가 배치된다. 국부 데이터선 LIOe 및 LIOf는 각각 데이터 비트 DQ1(<1>) 및 DQ3(<3>)을 전달한다. 국부 데이터선 LIOg 및 LIOh는 데이터 비트 DQ7(<7>) 및 DQ6(<6>)을 각각 전달한다.
행 블럭에서는, 센스 앰프 SA는 비트선쌍 BLP에 대하여 교대로 배치된다. 즉, 센스 앰프대 SABU 및 SABL 각각에서는, 센스 앰프는 1열 걸러서의 비트선쌍에 대하여 배치된다. 센스 앰프대 SABU에서 센스 앰프 SAA0, SAA2, SAB0 및 SAB2가 배치되고, 센스 앰프대 SABL에서는 센스 앰프 SAA1, SAA3, SAB1, 및 SAB3이 배치된다. 센스 앰프 SAA0-SAA3이 각각 비트선쌍 BLPA0-BLPA3에 대응하여 배치되고, 센스 앰프 SAB0-SAB3이 비트선쌍 BLPB0-BLPB3에 대응하여 배치된다.
블럭 A에서, 센스 앰프 SAA0 및 SAA2가 각각 국부 데이터선 LIOa 및 LIOb에 결합되고, 센스 앰프 SAA1 및 SAA3이 국부 데이터선 LIOe 및 LIOf에 결합된다. 열 선택 게이트는 도면을 간략화하기 위해서 나타내고 있지 않다.
블럭 B에서, 센스 앰프 SAB0 및 SAB2이 국부 데이터선 LIOc 및 LIOd에 각각 결합되고, 센스 앰프 SAB1 및 SAB3이 국부 데이터선 LIOh 및 LIOg에 각각 결합된다. ×16 비트 구성시에는, 국부 데이터선 LIOa-LIOd 및 LIOe-LIOh는 각각 별개의 데이터 단자로부터의 데이터를 전송할 수 있다. 따라서, ×16 비트 구성의 경우, 국부 데이터선 LIOa-LIOd에 전송되는 데이터 비트와, 국부 데이터선 LIOe-LIOh에 전송되는 데이터 비트의 논리 레벨을 반전함으로써, 인접 메모리 셀에서 논리 레벨이 상이한 데이터를 저장할 수 있어, 인접 셀간의 리크(인접 메모리 셀의 저장 노드 간의 리크)를 검출할 수 있다.
한편, ×32 비트 구성의 경우, 국부 데이터선 LIOa-LIOh에 대해서는 하나의 데이터 단자로부터의 데이터가 전송된다. 따라서, 이 ×32 비트 구성의 경우, 국부 데이터선 LIOe-LIOh에 전송되는 데이터 비트의 논리 레벨을 반전하는 것을 가능하게 한다. 이렇게 하여, ×16 비트 구성, ×32 비트 구성의 어느 것이든 인접 셀간 리크의 유무를 검출할 수 있다.
도 19는, 내부 데이터의 기입/판독을 실행하는 기입/판독 회로(3)와 데이터 버스와의 대응 관계를 개략적으로 도시하는 도면이다. 도 19에서, 제 1 메인 데이터 버스에 대하여 배치되는 기입/판독 회로(3a)는, 메인 데이터선 MIOA-MIOD 각각 에 대응하여 배치되는 프리 앰프/기입 드라이브 회로 PAWD0-PAWD3을 포함한다. 이들 프리 앰프/기입 드라이브 회로 PAWD0-PAWD3의 각각은 4 비트 데이터의 기입 및 판독을 실행한다.
제 2 메인 데이터 버스에 대하여 배치되는 기입/판독 회로(3b)는, 메인 데이터 버스 MIOXA-MIOXD 각각에 대응하여 배치되는 프리 앰프/기입 드라이브 회로 PAWDX0-PAWDX3을 포함한다. 이들 메인 데이터 버스 MIOXA-MIOXD는 각각 4 비트 폭을 갖고 ×32 비트 구성시에만 이용된다. 따라서, 이들 프리 앰프/기입 드라이브 회로 PAWDX0-PAWDX3은 각각 4 비트 데이터의 기입/판독을 ×32 비트 구성의 경우에 실행한다.
메인 데이터 버스 MIOA는 메인 데이터선 MIO0-MIO3을 포함한다. 메인 데이터 버스 MIOB는 메인 데이터선 MIO4-MIO7을 포함한다. 메인 데이터 버스 MLOC는 메인 데이터선 MIO8-MI011을 포함한다. 메인 데이터 버스 MIOD는 메인 데이터선 MIO12-MIO15를 포함한다. 메인 데이터선 MIOXA는 메인 데이터선 MIOX0-MIOX3을 포함한다. 메인 데이터 버스 MIOXB는 메인 데이터선 MIOX4-MIOX7을 포함한다. 메인 데이터 버스 MIOXC는 메인 데이터선 MIOX8-MIOX11을 포함한다. 메인 데이터 버스MIOXD는 메인 데이터선 MIOX12-MIOX15를 포함한다.
메인 데이터 버스 MIOA-MIOD 및 MIOXA-MIOXD는 각각 하나의 센스 앰프대에 배치되는 4 비트의 국부 데이터 버스에 결합된다. 이들 4 비트의 국부 데이터 버스는, ×16 비트 구성에서는 데이터 비트 DQ0, DQ2, DQ4 및 DQ5 또는 DQ1, DQ3, DQ6 및 DQ7과 같이 불연속으로 배치되는 데이터 비트를 전송한다. 이 불연속인 데이터 비트를 전송하여 내부 데이터 전송시의 데이터선의 상호 간섭에 의한 영향을 방지한다.
이 불연속인 데이터 비트 세트의 전송을 실현하기 위해, 프리 앰프/기입 드라이브 회로 PAWD0-PAWD3 및 PAWDX0-PAWDX3은 불연속인 글로벌 데이터선으로 구성되는 글로벌 데이터 버스에 결합된다. 글로벌 데이터 버스는 데이터 단자에 일대일로 대응하여 배치되는 글로벌 데이터선을 포함한다. 따라서, 이 글로벌 데이터 버스도, ×l6 비트 구성 및 ×32 비트 구성 양자에서 이용되는 글로벌 데이터선과, ×32 비트 구성에서만 사용되는 글로벌 데이터선을 포함한다.
프리 앰프/기입 드라이브 회로 PAWD0은 글로벌 데이터 버스 DBA에 결합되고, 프리 앰프/기입 드라이브 회로 PAWD1은 글로벌 데이터 버스 DBB에 결합된다. 프리 앰프/기입 드라이브 회로 PAWD2는 글로벌 데이터 버스 DBC에 결합된다. 프리 앰프/기입 드라이브 회로 PAWD3은 글로벌 데이터 버스 DBD에 결합된다. 프리 앰프/기입 드라이브 회로 PAWDX0은 글로벌 데이터 버스 DBXA에 결합된다. 프리 앰프/기입 드라이브 회로 PAWDX1은 글로벌 데이터 버스 DBXB에 결합된다. 프리 앰프/기입 드라이브 회로 PAWDX2는 글로벌 데이터 버스 DBXC에 결합된다. 프리 앰프/기입 드라이브 회로 PAWDX3은 글로벌 데이터 버스 DBXD에 결합된다.
글로벌 데이터 버스 DBA는 각각 데이터 단자 DQ0, DQ2, DQ4 및 DQ5에 결합되는 데이터선 DB0, DB2, DB4 및 DB5를 포함한다. 글로벌 데이터 버스 DBB는 데이터 단자 DQ1, DQ3, DQ6, 및 DQ7에 각각 결합되는 데이터선 DB1, DB3, DB6, 및 DB7을 포함한다. 글로벌 데이터 버스 DBC는 데이터 단자 DQ8, DQ9, DQ12, 및 DQ14에 각각 결합되는 데이터선 DB8, DB9, DB12 및 DB14를 포함한다. 글로벌 데이터 버스 DBD는 데이터 단자 DQ10, DQ11, DQ13, 및 DQ15에 결합되는 데이터선 DB10, DB11, DB13 및 DB15를 포함한다.
글로벌 데이터 버스 DBXA는 데이터 단자 DQ16, DQ18, DQ20, 및 DQ21에 각각 결합되는 데이터선 DB16, DB18, DB20, 및 DB21을 포함한다. 글로벌 데이터 버스 DBXB는 데이터 단자 DQ17, DQ19, DQ22, 및 DQ23에 결합되는 데이터선 DB17, DB19, DB22, 및 DB23을 포함한다. 글로벌 데이터 버스 DBXC는 데이터 단자 DQ26, DQ27, DQ29, 및 DQ31에 각각 결합되는 데이터선 DB26, DB27, DB29, 및 DB31을 포함한다. 글로벌 데이터 버스 DBXD는 각각 데이터 단자 DQ24, DQ25, DQ28, 및 DQ30에 각각 결합되는 데이터선 DB24, DB25, DB28, 및 DB30을 포함한다.
글로벌 데이터 버스 DBA 및 DBB에 의해, 8 비트 데이터 DQ<7:0>가 전송되고, 글로벌 데이터 버스 DBC 및 DBD에 의해 8 비트 데이터 DQ<15:8>가 전송된다. 글로벌 데이터 버스 DBXA 및 DBXB에 의해 8 비트 데이터 DQ<23:16>가 전송되고, 글로벌 데이터 버스 DBXC 및 DBXD에 의해 8 비트 데이터 DQ<31:24>가 전송된다.
이 프리 앰프/기입 드라이브 회로 PAWD0-PAWD3 및 PAWDX0-PAWDX3 각각에서 4비트 데이터의 축퇴 및 신장이 행해진다. 따라서, ×32 비트 구성의 테스트 데이터 기입시에는 프리 앰프/기입 드라이브 회로 PAWD1, PAWD3, PAWDX1, PAWDX3에서는 기입 드라이버가 인가된 테스트 데이터를 반전하여 대응하는 메인 데이터선으로 전송한다.
프리 앰프/기입 드라이브 회로 PAWD0 및 PAWD1이 동일한 행 블럭에 대하여 배치되는 국부 데이터 버스에 데이터를 전송하고, 프리 앰프/기입 드라이브 회로 PAWD2 및 PAWD3이 동일한 행 블럭에 대응하여 배치되는 국부 데이터 버스에 기입 데이터를 전송한다. 프리 앰프/기입 드라이브 회로 PAWDX0 및 PAWDX1이 동일한 행 블럭에 대하여 제공되는 국부 데이터 버스에 기입 데이터를 전송한다. 또한, 프리 앰프/기입 드라이브 회로 PAWDX2 및 PAWDX3이 동일한 행 블럭에 대하여 배치되는 국부 데이터 버스에 기입 데이터를 전송한다.
프리 앰프/기입 드라이브 회로 PAWD1, PAWD3, PAWDX1, 및 PAWDX3이 각각 32 비트 구성시에 기입 데이터를 반전함으로써, 도 18에 도시하는 바와 같이, 동일행 블럭에 대하여 배치된 센스 앰프대에서 한쪽의 센스 앰프대에 배치된 국부 데이터 버스에 대하여 반전 데이터가 전송되어, 인접 메모리 셀에 논리 레벨이 다른 데이터가 기입되어 인접 메모리 셀간 리크의 존재를 검지할 수 있다.
도 20은 도 19에 나타내는 프리 앰프/기입 드라이브 회로 PAWD0, PAWD2, PAWDX0, 및 PAWDX2의 기입 드라이브 회로의 구성을 도시하는 도면이다. 도 20에서는, 하나의 프리 앰프/기입 드라이브 회로에서의 2 비트의 기입 데이터를 생성하는 기입 드라이버 WDR0 및 WDR1을 대표적으로 나타낸다.
기입 드라이버 WDR0은, 상보 글로벌 데이터선 DB0 및 /DB0에 각각 결합되어 데이터선 선택 신호 DSEL에 따라 도통하는 N 채널 MOS 트랜지스터(80a 및 80b)와, 기입 드라이버 인에이블 신호 /WDE의 활성화시, 비도통 상태가 되고, 노드 NDa 및 노드 NDb를 글로벌 데이터선 DBO 및 /DB0로부터 분리하는 N 채널 MOS 트랜지스터(81a 및 81b)와, 기입 드라이버 인에이블 신호 /WDE의 활성화시 활성화되어 노드 NDa 및 NDb의 전압이 차동 증폭하는 증폭 회로(82a)와, 기입 드라이버 인에이블 신호 /WDE를 받는 인버터(85a)와, 인버터(85a)의 출력 신호와 노드 NDa의 신호를 받는 NAND 회로(83a)와, NAND 회로(83a)의 출력 신호를 반전하여 내부 기입 데이터 WE0을 형성하는 인버터(84a)와 인버터(85a)의 출력 신호와 노드 NDb의 신호를 받는 NAND 회로(83b)와, NAND 회로(83b)의 출력 신호를 받아 이 기입 데이터 /WD0을 생성하는 인버터(80d)를 포함한다.
또한, 글로벌 데이터선 DB0, /DB0 및 DB1, /DB1은, 여기서는, 데이터 단자 DQ<0>에 대응하여 배치되는 글로벌 데이터선과 달리, 총칭적인 글로벌 데이터선을 나타내어 대응하는 4 비트의 데이터중 2 비트의 데이터를 전송하는 데이터 버스를 나타낸다.
인버터(84a 및 84b)에 의해 상보 기입 데이터 WD0 및 /WD0이 대응하는 메인 데이터선쌍의 각 데이터선에 전달된다. 기입 드라이버 인에이블 신호 /WDE는 활성화시 L 레벨이다.
데이터선 선택 신호 DSEL이 활성화되면, MOS 트랜지스터(80a 및 80b)가 도통하여 데이터선 DB0 및 /DB0에 전송된 데이터가 노드 NDa 및 NDb로 전달된다. 기입드라이버 인에이블 신호 /WDE가 활성화되면, MOS 트랜지스터(81a 및 81b)가 오프 상태가 되어, 증폭 회로(82a)가 이 노드 NDa 및 NDb에 가두어 둔 전하에 따라 차동 증폭 동작을 실행한다.
이 증폭 회로(82a)는 교차 결합되는 P 채널 MOS 트랜지스터와, 교차 결합되는 N 채널 MOS 트랜지스터와, 기입 드라이버 인에이블 신호 /WDE에 따라 교차 결합된 P 채널 MOS 트랜지스터에 전원 전압을 공급하는 활성화 트랜지스터를 포함한다. 증폭 회로(82a)는 비활성화시, 전원 노드로부터의 전류 공급이 정지된다. 증폭 회로(82a)는 활성화시 노드 NDa 및 NDb 중 고전압 레벨의 노드를 교차 결합되는 P 채널 MOS 트랜지스터에 의해 전원 전압 레벨로 구동한다. 기입 드라이버 인에이블 신호 /WDE의 비활성시에는 노드 NDa 및 NDb는 접지 전압 레벨로 설정된다.
기입 드라이버 인에이블 신호 /WDE가 비활성 상태일 때에는, 인버터(85a)의 출력 신호는 L 레벨이며, NAND 회로(83a 및 83b)는 H 레벨의 신호를 출력한다. 따라서, 스탠바이 상태시에 기입 데이터 WD0 및 /WD0은 L 레벨이다. 데이터 기입시에는 데이터선 선택 신호 DSEL이 활성화된 후 기입 드라이버 인에이블 신호 /WDE가 활성화된다. 증폭 회로(82a)가 노드 NDa 및 NDb의 전압 차를 증폭하고 래치한다. NAND 회로(83a 및 83b)는 인버터(85a)의 출력 신호가 H 레벨이기 때문에 인버터로서 동작한다. 따라서, 기입 데이터 WD0 및 /WD0으로서 데이터선 DB0 및 /DB0에 전달된 데이터와 동일한 논리 레벨의 데이터가 전송된다.
기입 드라이버 WDR1은 글로벌 데이터선 DB1 및 /DB1에 결합되어 데이터선 선택 신호 DSELA에 따라 선택적으로 도통하는 N 채널 MOS 트랜지스터(80c 및 80d)와,기입 드라이버 인에이블 신호 /WDE의 비활성화시 도통하여 MOS 트랜지스터(80c 및 80d)를 노드 NDc 및 NDd에 결합하는 N 채널 MOS 트랜지스터(81c 및 81d)와, 데이터선 DB0 및 /DB0에 결합되어 테스트 모드 데이터선 선택 신호 DSELB에 따라 선택적으로 도통하는 N 채널 MOS 트랜지스터(86a 및 86b)와, 기입 드라이버 인에이블 신호 /WDE의 비활성화시 활성화되어, MOS 트랜지스터(86a 및 86b)를 노드 NDc 및 NDd에 결합하는 N 채널 MOS 트랜지스터(87a 및 87b)와, 기입 드라이버 인에이블 신호 /WDE의 활성화시 활성화되어, 노드 NDc 및 NDd의 전압을 차동 증폭하고 래치하는 증폭 회로(82b)와, 기입 드라이버 인에이블 신호 /WDE를 받는 인버터(85b)와, 인버터(85b)의 출력 신호와 노드 NDc의 신호를 받는 NAND 회로(83c)와, NAND 회로(83c)의 출력 신호를 반전하여 내부 기입 데이터 WD1을 생성하는 인버터(84c)와, 인버터(85b)의 출력 신호와 노드 NDd의 신호를 받는 NAND 회로(83d)와, NAND 회로(83d)의 출력 신호를 반전하여 내부 기입 데이터 /WD1을 생성하는 인버터(84d)를 포함한다.
테스트 모드 데이터선 선택 신호 DSELB는, 멀티 비트 테스트 모드시 데이터선 선택 신호 DSEL에 따라 활성화된다. 데이터선 선택 신호 DSELA는 멀티 비트 테스트 모드 이외의 동작 모드시 데이터선 선택 신호에 따라 생성되고, 멀티 비트 테스트 모드시에는 비선택 상태의 L 레벨로 설정된다.
멀티 비트 테스트 모드시, 기입 드라이버 WDR1에 인가되는 데이터선 선택 신호 DSEL은 비활성 상태로 유지된다. 따라서, 멀티 비트 테스트 모드시에는 데이터선 DB0 및 /DB0의 데이터에 따라 내부 기입 데이터 WD1 및 /WD1이 생성된다.
통상 동작 모드시에는, 테스트 모드 데이터선 선택 신호 DSELB는 L 레벨의 비활성 상태로 유지된다. 이 상태에서는 데이터선 선택 신호 DSELA(DSEL)에 따라 데이터선 DB1 및 /DB1이 내부 노드 NDc 및 NDd에 결합된다. 따라서, 통상 동작 모드시에는 글로벌 데이터선 DB1 및 /DB1의 데이터에 따라 내부 기입 데이터 WD1 및/WD1이 생성된다.
한편, 멀티 비트 테스트 모드시에는, 데이터선 DB0 및 /DB0의 데이터에 따라 기입 데이터 WD1 및 /WD1이 생성된다. 나머지 2 비트의 기입 드라이버도 이 기입 드라이버 WDR1과 마찬가지의 구성을 갖는다. 따라서, 멀티 비트 테스트 모드시에 데이터선 DB0 및 /DB0의 데이터에 따라 4 비트의 기입 데이터가 생성되어, 각각 대응하는 메인 데이터선에 전송된다.
도 21은 도 20에 나타내는 기입 드라이버 WDR1에 대한 데이터선 선택 신호 DSELA 및 DSELB를 생성하는 회로 구성의 일례를 도시하는 도면이다. 도 21에 서 데이터선 기입 신호 발생부는 멀티 비트 테스트 인에이블 신호 MBTEN을 받는 인버터(86)와, 인버터(86)의 출력 신호와 데이터선 선택 신호 DSEL을 받아 데이터선 선택 신호 DSELA를 생성하는 AND 회로(87)와, 데이터선 선택 신호 DSEL과 멀티 비트 테스트 인에이블 신호 MBTEN을 받아 테스트 모드 데이터선 선택 신호 DSELB를 생성하는 AND 회로(88)를 포함한다.
멀티 비트 테스트 인에이블 신호 MBTEN은, 특정한 패드의 전위를 테스트 장치에 의해 고정하거나 또는 특정한 신호의 타이밍 관계에 따라 설정된다. 데이터선 선택 신호 DSEL은 데이터 기입 동작 모드시 소정의 타이밍으로 기입 드라이버인에이블 신호 /WDE의 활성화보다도 빠른 타이밍으로 활성화된다.
멀티 비트 테스트 인에이블 신호 MBTEN이 H 레벨로 설정되고 멀티 비트 테스트 모드가 설정되면, AND 회로(87)가 출력하는 데이터선 선택 신호 DSELA가 L 레벨로 고정된다. 한편, AND 회로(88)가 데이터선 선택 신호 DSEL에 따라 테스트 모드 데이터선 선택 신호 DSELB를 생성한다.
멀티 비트 테스트 인에이블 신호 MBTEN이 L 레벨일 때에는, 인버터(86)의 출력 신호가 H 레벨이 되어, 데이터선 선택 신호 DSEL에 따라 노멀 모드 데이터선 선택 신호 DSELA가 생성된다. 이 상태에서는, 테스트 모드 데이터선 접속 신호 DSELB는 L 레벨로 고정된다.
또한, 도 20에 나타내는 기입 드라이버의 구성에서, 기입 드라이버 인에이블 신호 /WDE를 받는 인버터(85a 및 85b)는 이 프리 앰프/기입 드라이브 회로에서 공통으로 배치되어도 된다.
도 22는 도 19에 나타내는 프리 앰프/기입 드라이브 회로 PAWD1, PAWD3, PAWDX1, 및 PAWDX3의 구성을 도시하는 도면이다. 도 22에서는, 이들 프리 앰프/기입 드라이브 회로 PAWD1, PAWD3, PAWDX1, 및 PAWDX3은 동일한 구성을 갖기 때문에 이들 프리 앰프/기입 드라이브 회로에 포함되는 2 비트의 기입 드라이버 WDRa 및 WDRb를 대표적으로 나타낸다.
기입 드라이버 WDRa는 글로벌 데이터선 DBa 및 /DBa에 접속되어, 노멀 모드 데이터선 선택 신호 DSELA에 따라 선택적으로 도통하는 N 채널 MOS 트랜지스터(80e 및 80f)와, 기입 드라이버 인에이블 신호 /WDE의 비활성화시 도통하여 MOS 트랜지스터(80e 및 80f)를 노드 NDe 및 NDf에 결합하는 N 채널 MOS 트랜지스터(81e 및 81f)와, 글로벌 데이터선 DBa 및 /DBa에 결합되어 반전 모드 데이터선 선택 신호 DSELD에 따라 선택적으로 도통하는 N 채널 MOS 트랜지스터(90a 및 90b)와, 기입 드라이버 인에이블 신호 /WDE에 응답하여 도통하고, 도통시 MOS 트랜지스터(90a 및 90b)를 노드 NDe 및 NDf에 결합하는 N 채널 MOS 트랜지스터(91a 및 91b)와, 기입 드라이버 인에이블 신호 /WDE의 활성화시 활성화되어, 노드 NDe 및 NDf의 전압을 차동 증폭하여 래치하는 증폭 회로(82c)와, 기입 드라이버 인에이블 신호 /WDE를 받는 인버터(85c)와, 인버터(85c)의 출력 신호와 노드 NDe 상의 신호를 받는 NAND 회로(83e)와, NAND 회로(83e)의 출력 신호를 받아 내부 기입 데이터 WDa를 생성하는 인버터(84e)와, 인버터(85c)의 출력 신호와 노드 NDf의 신호를 받는 NAND 회로(83f)와, NAND 회로(83f)의 출력 신호를 반전하여 상보 내부 기입 데이터 /WDa를 생성하는 인버터(84f)를 포함한다.
반전 모드 데이터선 선택 신호 DSELD는, ×32 비트 구성의 멀티 비트 테스트 모드시에 비트 반전이 지정되었을 때에, 데이터선 선택 신호 DSEL에 따라 활성화된다.
기입 드라이버 WDRb는, 글로벌 데이터선 DBb 및 /DBb에 결합되어, 노멀 모드 데이터선 선택 신호 DSELA에 따라 선택적으로 도통하는 N 채널 MOS 트랜지스터(80g 및 80h)와, 기입 드라이버 인에이블 신호 /WE에 따라 도통하여, MOS 트랜지스터(80g 및 80h)를 노드 NDa 및 NDh에 결합하는 N 채널 MOS 트랜지스터(81g 및 81h)와, 글로벌 데이터선 DBa 및 /DBa에 결합되어, 테스트 모드 데이터선 선택신호 DSELB에 따라 선택적으로 도통하는 N 채널 MOS 트랜지스터(86c 및 86d)와, 기입 드라이버 인에이블 신호 /WD의 활성화시 도통하여 MOS 트랜지스터(86c 및 86d)를 노드 NDg 및 NDh에 각각 결합하는 N 채널 MOS 트랜지스터(87c 및 87d)와, 글로벌 데이터선 DBa 및 /DBa에 결합되어, 반전 모드 데이터선 선택 신호 DSELD에 따라 도통하는 N 채널 MOS 트랜지스터(90c 및 90d)와, 기입 드라이버 인에이블 신호 /WDE에 응답하여 선택적으로 도통하여, 도통시 MOS 트랜지스터(90c 및 90d)를 각각 노드 NDh 및 NDg에 결합하는 N 채널 MOS 트랜지스터(91c 및 91d)와, 기입 드라이버 인에이블 신호 /WDE의 활성화에 응답하여 활성화되어, 활성화시 노드 NDg 및 NDh의 신호를 차동 증폭하고 래치하는 증폭기(82d)와, 기입 드라이버 인에이블 신호 /WDE를 받는 인버터(85d)와, 인버터(85d)의 출력 신호와 노드 NDh의 신호를 받는 NAND 회로(83g)와, NAND 회로(83g)의 출력 신호를 반전하여 내부 기입 데이터 WDd를 생성하는 인버터(84g)와, 인버터(85b)의 출력 신호와 노드 NDh의 신호를 받는 NAND 회로(83h)와, NAND 회로(83h)의 출력 신호를 반전하여 내부 기입 데이터 /WDd를 생성하는 인버터(84h)를 포함한다.
통상 동작 모드시에는, 기입 드라이버 WDRa에서는 데이터선 선택 신호 DSEL이 활성 상태로 구동되어, MOS 트랜지스터(80e 및 80f)에 의해 글로벌 데이터선 DBa 및 /DBa가 내부 노드 NDg 및 NDf에 각각 결합된다. 기입 드라이버 WDRb에서도, 글로벌 데이터선 DBb 및 /DBb가 내부 노드 NDe 및 NDh에 결합된다. 따라서, 기입 드라이버 인에이블 신호 /WDE가 활성화되면, 글로벌 데이터선 DBa 및 /DBa 상의 데이터에 따라 내부 기입 데이터 WDa 및 /WDa가 생성된다. 마찬가지로, 기입드라이버 WDRb에서도, 글로벌 데이터선 DBb 및 /DBb 상의 데이터에 따라 내부 기입 데이터 WDb 및 /WDb가 생성된다.
멀티 비트 테스트 모드시에, 기입 데이터의 비트 반전을 행하지 않는 경우에는, 테스트 모드 데이터선 선택 신호 DSELB가 데이터선 선택 신호 DSEL에 따라 활성화된다. 따라서, 이 상태에서는, 기입 드라이버 WDRa에서는 글로벌 데이터선 DBa 및 /DBa가 내부 노드 NDe 및 NDf에 결합되고, 또한 동시에 이 글로벌 데이터선 DBa 및 /DBa가 MOS 트랜지스터(86c, 87c, 86d, 87d)에 의해 각각 내부 노드 NDg 및 NDh에 결합된다. 따라서, 글로벌 데이터선 DBa 및 /DBa의 데이터에 따라 내부 기입 데이터 WDa, /WDa 및 WDb, /WDb가 생성된다. 또한, 반전 모드 데이터선 선택 신호 DSELD가 활성화될 때에는, 글로벌 데이터선 DBa가 MOS 트랜지스터(90a 및 91a)를 통해 노드 NDf에 결합되고, 또한 글로벌 데이터선 DBa는 MOS 트랜지스터(90b 및 91b)를 통해 노드 NDe에 결합된다. 따라서, 이 내부 기입 데이터 WDa 및 /WDa는 글로벌 데이터선 DBa 및 /DBa 상의 데이터를 반전한 데이터가 된다.
기입 드라이버 WDRb에서도, 이 반전 모드 데이터선 선택 신호 DSELD가 활성화되어, 글로벌 데이터선 DBa가 MOS 트랜지스터(90c 및 91c)를 통해 노드 NDh에 결합되고, 또한 글로벌 데이터선 /DBa가 MOS 트랜지스터(90b 및 91g)를 통해 노드 NDg에 결합된다. 증폭 회로(82d)가 활성화되어, 노드 NDg 및 NDh의 데이터가 증폭되고 래치된다. 이 래치 데이터는 글로벌 데이터선 DBa 및 /DBa의 데이터의 반전 데이터이다. 이 글로벌 데이터선 DBa 및 /DBa의 데이터를 반전한 데이터에 따라내부 기입 데이터 WDb 및 /WDb가 생성된다.
나머지인 2 비트의 기입 드라이버는 기입 드라이버 WDRb와 동일한 구성을 갖는다. 따라서, 이 ×32 비트 구성시에 반전 모드 데이터선 선택 신호 DSELD를 활성화함으로써, ×32 비트 구성에서 멀티 비트 테스트 모드시에 인가된 1 비트의 데이터를 반전하여 4 비트의 동일한 논리 레벨의 데이터를 생성하여 대응하는 4 비트의 국부 데이터 버스에 전송할 수 있다.
도 23은 도 22에 나타내는 데이터선 선택 신호를 발생하는 부분의 구성의 일례를 도시하는 도면이다. 도 23에서 데이터선 선택 신호 발생부는 데이터선 선택 신호 DSEL과 멀티 비트 테스트 인에이블 신호 MBTEN과 비트 반전 모드 지시 신호 BTIV를 받아 테스트 모드 데이터선 선택 신호 DSELA를 생성하는 게이트 회로(95)와, 데이터선 선택 신호 DSEL과 멀티 비트 테스트 인에이블 신호 MBTEN과 비트 반전 모드 지시 신호 BTIV를 받아 테스트 모드 데이터선 선택 신호 DSELB를 생성하는 게이트 회로(96)와, 데이터선 선택 신호 DSEL과 비트 반전 모드 지시 신호 BTIV를 받아 반전 모드 데이터선 선택 신호 DSELD를 생성하는 게이트 회로(97)를 포함한다.
게이트 회로(95)는, 멀티 비트 테스트 인에이블 신호 MBTEN 및 비트 반전 모드 지시 신호 BTIV가 모두 L 레벨일 때에는, 데이터선 선택 신호 DSEL에 따라 테스트 모드 데이터선 선택 신호 DSELA를 생성한다. 이 게이트 회로(95)는 멀티 비트 테스트 인에이블 신호 MBTEN 및 비트 반전 모드 지시 신호 BTIV의 적어도 한쪽이 H 레벨일 때에는, 테스트 모드 데이터선 선택 신호 DSELA를 L 레벨로 고정한다.
게이트 회로(96)는 비트 반전 모드 지시 신호 BTIV가 L 레벨이고 멀티 비트 테스트 인에이블 신호 MBTEN이 H 레벨일 때, 데이터선 선택 신호 DSEL에 따라 테스트 모드 데이터선 선택 신호 DSELB를 생성한다.
게이트 회로(97)는 비트 반전 모드 지시 신호 BTIV가 H 레벨일 때, 데이터선 선택 신호 DSEL에 따라 반전 모드 데이터선 선택 신호 DSELD를 생성한다.
비트 반전 모드 지시 신호 BTIV는 멀티 비트 테스트 모드시에, 테스트 장치에 의해 테스트 내용에 따라 설정된다.
도 24는 도 19에 나타내는 프리 앰프/기입 드라이브 회로 PAWD0의 구성을 개략적으로 도시하는 도면이다. 프리 앰프/기입 드라이브 회로 PAWD0은 메인 데이터선 MI00-MI03 각각에 대응하여 제공되는 프리 앰프/기입 드라이버 PW00-PW03과, 이들 프리 앰프/기입 드라이버 PW00-PWO3 각각에 대응하여 제공되는 버퍼 회로 BFO0-BF03을 포함한다.
버퍼 회로 BF00, BF01, BF02, 및 BF03은 각각 글로벌 데이터선 DB0, DB2, DB4, 및 DB5에 결합된다.
도 24에서는 점선으로 ×16 비트 모드시의 신장/축퇴 데이터의 전파 경로를 나타내고, 일점 쇄선으로 ×32 비트 모드시의 데이터의 전파 경로를 나타낸다. ×16 비트시의 축퇴 동작시에, 버퍼 회로 BFO1은 프리 앰프/기입 드라이버 PW00-PW03에 결합된다. ×16 비트 구성에서의 멀티 비트 테스트 모드시에는, 글로벌 데이터선 DB2상에 전달된 기입 데이터 DQ<2>가 프리 앰프/기입 드라이버 PW00-PW03에 전달된다. 데이터 축퇴시에 프리 앰프/기입 드라이버 PWO0-PW03으로부터의 판독데이터가 버퍼 회로 BF01에 전달되어, 1 비트 데이터로 축퇴되어 글로벌 데이터선 DB2에 전달된다.
×32 비트 구성시의 멀티 비트 테스트 모드시에는, 글로벌 데이터선 DB2의 데이터 비트 DQ<2>가, 또한 도 19에 나타내는 프리 앰프/기입 드라이브 회로 PAWDX0에 전송되어, 거기서 4 비트의 데이터가 생성된다. 따라서, ×32 비트 구성에서의 데이터 신장 동작시에는, 글로벌 데이터선 DB2상에 전달된 데이터 DQ<2>에 따라 프리 앰프/기입 드라이버 PW00-PW03 각각에서 기입 데이터가 생성되고, 또한, 프리 앰프/기입 드라이브 회로 PAWDX0에서 전달된 데이터 비트 DQ<2>에 따라 4 비트의 데이터가 생성되어 합계 8 비트의 기입 데이터가 생성된다.
데이터 축퇴시에 버퍼 회로 BF00이 프리 앰프/기입 드라이브 회로 PAWDX0로부터의 4 비트 데이터를 1 비트 데이터로 축퇴하여 글로벌 데이터선 DB0 축퇴 결과 데이터를 출력한다.
도 25는 도 19에 나타내는 프리 앰프/기입 드라이브 회로 PAWD1의 데이터전송 경로를 개략적으로 도시하는 도면이다. 도 25에서 메인 데이터선 MI04-MIO7 각각에 대응하여 프리 앰프/기입 드라이버 PW10-PW13이 배치된다. 이들 프리 앰프/기입 드라이버 PW10-PW13 각각에 대응하여 버퍼 회로 BF10-BF13이 배치된다. 버퍼 회로 BF10, BF11, BF12, 및 BF13은 글로벌 데이터선 DB1, DB3, 및 DB6 및 DB7에 대응하여 배치된다.
×16 비트 및 ×32 비트의 멀티 비트 테스트 모드시에는, 버퍼 회로 BF12에 인가되는 데이터 비트 DQ<6>가 프리 앰프/기입 드라이버 PW10-PW13에 인가된다.한편, 데이터 판독시에는, 프리 앰프/기입 드라이버 PW10-PW13으로부터 판독되는 데이터가 버퍼 회로 BF12에 인가되어 1 비트 데이터로 축퇴되어 글로벌 데이터선 DB6에 전달된다.
한편, ×32 비트 구성의 멀티 비트 테스트 모드시에는 또한, 버퍼 회로 BF13이 데이터 축퇴시 프리 앰프/기입 드라이브 회로 PAWDX로부터 전송된 4 비트 데이터를 1 비트 데이터로 축퇴하여, 글로벌 데이터선 DB7에 전달한다.
×32 비트 구성의 멀티 비트 테스트 모드시에, 또한, 글로벌 데이터선 DB6의 데이터가 프리 앰프/기입 드라이브 회로 PAWDX1에 전송되어, 거기서 4 비트의 데이터가 생성된다. 따라서, ×32 비트 구성의 멀티 비트 테스트 모드시에는, 프리 앰프/기입 드라이브 회로 PAWD1 및 PAWDX1에 글로벌 데이터선 DB6상에 전달된 데이터 비트 DQ<6>에 따라 테스트 기입 데이터가 생성된다.
데이터 축퇴시에는 버퍼 회로 bf12가 인가된 4 비트의 데이터를 축퇴하여, 1 비트의 데이터를 생성하여 글로벌 데이터선 DB6에 출력한다. 또한, 버퍼 회로 bf13가 프리 앰프/기입 드라이브 회로 PAWDX1로부터의 4 비트 데이터를 1 비트 데이터로 축퇴하여 글로벌 데이터선 DB7에 출력한다.
도 26은 도 19에 나타내는 프리 앰프/기입 드라이브 회로 PAWD2의 구성을 개략적으로 도시하는 도면이다. 도 26에서 프리 앰프/기입 드라이브 회로 PAWD2는 메인 데이터선 MIO10-MIO13 각각에 대응하여 배치되는 프리 앰프/기입 드라이버 PW20-PW23을 포함한다. 이들 메인 데이터선 MI010-MI013은 제 2 메인 데이터 버스(2)의 4 비트 데이터 버스에 대응한다. 이들 프리 앰프/기입 드라이버 PW20-PW23 각각에 대응하여 버퍼 회로 BF20-BF23이 배치된다. 버퍼 회로 BF20, BF21, BF22 및 BF23은 각각 글로벌 데이터선 DB15, DB13, DB11, 및 DB10에 결합된다.
×32 비트 및 ×16 비트 구성에서, 프리 앰프/기입 드라이버 PW20-PW23은 버퍼 회로 BF21에 결합되어 멀티 비트 테스트가 실행된다. 따라서, 글로벌 데이터선 DB13에 전달되는 데이터 DQ<13>에 따라 메인 데이터선 MIO10-MIO13에 테스트 기입 데이터가 생성된다. 또한 이들 메인 데이터선 MI010-MIO13에 판독되는 데이터의 축퇴 데이터가 버퍼 회로 BF21로부터 글로벌 데이터선 DB13에 전달된다.
×32 비트 구성시의 멀티 비트 테스트 모드시에 또한, 버퍼 회로 BF20이 프리 앰프/데이터 드라이브 회로 PAWDX2로부터 전송된 4 비트의 데이터를 1 비트 데이터로 축퇴하여 글로벌 데이터선 DB15에 출력한다. 프리 앰프/기입 드라이브 회로 PAWDX2는 이 멀티 비트 테스트시에는, 글로벌 데이터선 DB13의 데이터에 따라 4 비트의 기입 데이터를 생성한다. 따라서, ×32 비트 구성시에는, 이 멀티 비트 테스트 모드시 글로벌 데이터선 DB13의 데이터 DQ<13>에 따라 8 비트의 테스트 데이터가 생성되고, 프리 앰프/기입 드라이브 회로 PAWD2 및 PAWDX2로부터의 4 비트 데이터가 각각 1 비트 데이터로 축퇴되어, 글로벌 데이터선 DB13 및 DB15에 전달된다.
도 27은 도 19에 나타내는 프리 앰프/기입 드라이브 회로 PAWD3의 구성을 개략적으로 도시하는 도면이다. 도 27에서, 프리 앰프/기입 드라이브 회로 PAWD3은 메인 데이터선 MIO14-MIO17 각각에 대응하여 배치되는 프리 앰프/기입 드라이버 PW30-PW33과, 이들 프리 앰프/기입 드라이버 PW30-PW33에 대응하여 배치되는 버퍼회로 BF30-BF33을 포함한다.
버퍼 회로 BF30, BF31, BF32, 및 BF33은 각각 글로벌 데이터선 DB14, DB12, DB9, 및 DB8에 결합된다.
멀티 비트 테스트 모드시에, 버퍼 회로 BF32가 프리 앰프/기입 드라이버 PW30-PW33에 결합된다. 따라서, 글로벌 데이터선 DB9상에 전달된 테스트 데이터가 프리 앰프/기입 드라이버 PW30-PW33에 전달되어 메인 데이터선 MIO14-MIO17에 전달된다. 데이터 판독시에는, 프리 앰프/기입 드라이버 PW30-PW33으로부터 판독된 프리 앰프 데이터가 1 비트 데이터로 축퇴되어, 글로벌 데이터선 DB9에 전달된다.
×32 비트 구성시에 또한, 이 글로벌 데이터선 DB9상의 데이터가 프리 앰프/기입 드라이브 회로 PAWDX3에 전달되어 4 비트 테스트 기입 데이터가 생성되어 대응하는 메인 데이터선에 전달된다. 데이터 판독시에, 이 프리 앰프/기입 드라이브 회로 PAWDX3으로부터 판독된 4 비트 데이터가 버퍼 회로 BF33으로 인가되어, 1 비트 데이터로 축퇴되어 글로벌 데이터선 DB8에 전달된다.
따라서, ×32 비트 구성시에, 축퇴 데이터가 글로벌 데이터선 DB9 및 DB8상에 전달된다.
도 28은 도 19에 나타내는 프리 앰프/기입 드라이브 회로 PAWDX0의 구성을 개략적으로 도시하는 도면이다. 도 28에서, 프리 앰프/기입 드라이브 회로 PAWDX0은 메인 데이터선 MIOX00-MIOX03 각각에 대응하여 배치되는 프리 앰프/기입 드라이버 PWX00-PWX03을 포함한다. 이들 프리 앰프/기입 드라이버 PWX00-PWX03이 출력하는 내부 판독 데이터는 ×32 비트 구성의 멀티 비트 테스트 모드시에는, 프리앰프/기입 드라이브 회로 PAWD0의 버퍼 회로 BF00으로 전송되어 1 비트 데이터로 축퇴된다. 이들 프리 앰프/기입 드라이버 PWXO0-PWXO3 각각에 대응하여 버퍼 회로 BFXO0-BFXO3이 배치된다. 버퍼 회로 BFXO0, BFX01, BFXO2, 및 BFXO3은 각각 글로벌 데이터선 DB16, DB18, DB20, 및 DB21에 대응하여 배치된다. 멀티 비트 테스트를 실행하기 위해서, 이들 버퍼 회로 BFX00-BFX03 각각이 글로벌 데이터선 DB2에 결합된다. ×32 비트 구성의 멀티 비트 테스트 모드시에 글로벌 데이터선 DB2상의 데이터에 따라 4 비트의 데이터가 생성되어, 메인 데이터선 MIOX00-MIOX03에 각각 동일한 논리 레벨의 테스트 데이터가 전송된다.
도 29는 도 19에 나타내는 프리 앰프/기입 드라이브 회로 PAWDX1의 구성을 개략적으로 도시하는 도면이다. 도 29에서 프리 앰프/기입 드라이브 회로 PAWDX1은 메인 데이터선 MIOX04-MIOX07 각각에 대응하여 배치되는 프리 앰프/기입 드라이버 PWX10-PWX13을 포함한다. 이들 프리 앰프/기입 드라이버 PWX10-PWX13은 멀티 비트 테스트 모드시에, 각각의 내부 판독 데이터를 프리 앰프/기입 드라이브 회로 PAWD1의 버퍼 회로 BF13으로 전송하여, 거기서 1 비트 데이터로 축퇴된다.
이들 프리 앰프/기입 드라이버 PWX10-PWX13 각각에 대응하여 버퍼 회로 BFX10-BFX13이 배치된다. 버퍼 회로 BFXl0, BFX11, BFX12, 및 BFX13은 각각 글로벌 데이터선 DB17, DB19, DB22, 및 DB23에 각각 결합된다. 멀티 비트 테스트 모드시의 테스트 데이터를 기입하기 위해, 이들 버퍼 회로 BFX10-BFX13은 각각 글로벌 데이터선 DB6에 결합된다. 멀티 비트 테스트 모드시에는, 프리 앰프/기입 드라이브 회로 PAWDX1은 글로벌 데이터선 DB6상에 전달된 DQ<6>에 따라 동일한 논리 레벨의 4 비트의 데이터를 생성한다.
도 30은 도 19에 나타내는 프리 앰프/기입 드라이브 회로 PAWDX2의 구성을 개략적으로 도시하는 도면이다. 도 30에서, 프리 앰프/기입 드라이브 회로 PAWDX2는 메인 데이터선 MIOX10-MIOX13 각각에 대응하여 배치되는 프리 앰프/기입 드라이버 PWX20-PWX23을 포함한다. 이들 프리 앰프/기입 드라이버 PWX20-PWX23은 각각의 내부 판독 데이터를 멀티 비트 테스트 모드시의 축퇴를 실행하기 위해, 프리 앰프/기입 드라이브 회로 PAWD2에 포함되는 버퍼 회로 BF20으로 전송한다.
이들 프리 앰프/기입 드라이버 PWX20-PWX23 각각에 대응하여 버퍼 회로 BFX20-BFX23이 배치된다. 버퍼 회로 BFX20-BFX21, BFX22, 및 BFX23은 각각 글로벌 데이터선 DB31, DB29, DB26, 및 DB27에 결합된다. 멀티 비트 테스트를 실현하기 위해, 이들 버퍼 회로 BFX20-BFX23은 글로벌 데이터선 DB13에 결합된다. 따라서, 멀티 비트 테스트 모드시에, 글로벌 데이터선 DB13상에 전달되는 테스트 기입 데이터 DQ<13>에 따라 동일한 논리 레벨의 테스트 기입 데이터가 생성되어, 메인 데이터선 MIOX10-MIOX13에 전달된다.
도 31은 도 19에 나타내는 프리 앰프/기입 드라이브 회로 PAWDX3의 구성을 개략적으로 도시하는 도면이다. 이 프리 앰프/기입 드라이브 회로 PAWDX3은 메인 데이터선 MIOX14-MIOX17 각각에 대응하여 배치되는 프리 앰프/기입 드라이버 PWX30-PWX33을 포함한다. 이들 프리 앰프/기입 드라이버 PWX30-PWX33은 각각 멀티 비트 테스트 모드시, 각각의 내부 판독 데이터를 프리 앰프/기입 드라이브 회로 PAWD3에 배치되는 버퍼 회로 BF33으로 전달하여 거기서 1 비트 데이터로 축퇴된다.
프리 앰프/기입 드라이버 PWX30-PWX33 각각에 대응하여 버퍼 회로 BFX30-BFX33이 배치된다. 이들 버퍼 회로 BFX30, BFX31, BFX32 및 BFX33은 각각 글로벌 데이터선 DB30, DB28, DB25, 및 DB24에 결합된다.
멀티 비트 테스트를 실현하기 위해, 버퍼 회로 BFX30-BFX33은 공통으로, 또한, 글로벌 데이터선 DB9에 결합된다. 따라서, ×32 비트 구성의 멀티 비트 테스트 모드시에, 이들 버퍼 회로 BFX30-BFX33은 글로벌 데이터선 DB9상에 인가된 기입 데이터 DB<9>에 따라 내부 기입 데이터를 프리 앰프/기입 드라이버 PWX30-PWX33에 포함되는 기입 드라이버로 전송한다.
데이터 축퇴 동작시에는, 이 프리 앰프/기입 드라이버 PWX30-PWX33으로부터 판독된 내부 판독 데이터가 프리 앰프/기입 드라이브 회로 PAWD3에 포함되는 버퍼 회로 BF33에 인가되어 1 비트 데이터로 축퇴되어, 글로벌 데이터 버스 DB8상에 전달된다.
도 32는 외부 데이터 단자와 글로벌 데이터선과 각 프리 앰프/기입 드라이브 회로의 배치를 개략적으로 도시하는 도면이다. 도 32에서, 프리 앰프/기입 드라이브 회로 PAWD0-PAWD3에 근접하여 프리 앰프/기입 드라이브 회로 PAWDX0-PAWDX3이 배치된다. 프리 앰프/기입 드라이브 회로 PAWD0 및 PAWD1은 글로벌 데이터 버스 GDBA를 통해 데이터 단자 DQ0-DQ7에 결합된다. 프리 앰프/기입 드라이브 회로 PAWDX0 및 PAWDX1은 글로벌 데이터 버스 GDBC를 통해 데이터 단자 DQ16-DQ23에 결합된다. 프리 앰프/기입 드라이브 회로 PAWD2 및 PAWD3은 글로벌 데이터 버스 GDBB를 통해 데이터 단자 DQ15-DQ8에 결합된다. 프리 앰프/기입 드라이브 회로PAWDX2 및 PAWDX3은 글로벌 데이터 버스 GDBB를 통해 데이터 단자 DQ31-DQ24에 결합된다.
데이터 단자 DQ0-DQ7 및 DQ16-DQ23이 이 반도체 기억 장치의 한쪽에 배치되고, 데이터 단자 DQ15-DQ8 및 DQ31-DQ24이 이 순서대로 반도체 기억 장치의 다른 쪽에 배치된다.
×32 비트 구성에서의 축퇴 모드에서, 프리 앰프/기입 드라이브 회로 PAWDX0의 4 비트 데이터가 대응하여 배치되는 프리 앰프/기입 드라이브 회로 PAWD0에 전달되어 축퇴된다. 프리 앰프/기입 드라이브 회로 PAWDXl-PAWDX3 각각으로부터의 4 비트 데이터는 각각 대응하는 프리 앰프/기입 드라이브 회로 PAWD1-PAWD3에 전달되어, 각각에서 1 비트 데이터로 축퇴된다.
×32 비트 구성 전용으로 배치되는 메인 데이터선 MIOX0-3, MIOX4-MIOX7, MIOX10-MIOX13, 및 MIOX14-MIOX17의 데이터는 각각 최종적으로 메인 데이터선 MIO0-MIO3, MIO4-MIO7, MIO11-MIO13, 및 MIO14-MIO17의 4 비트 데이터와 조합되어 1 비트 데이터로 축퇴되어, 합계,4 비트 데이터로서 데이터 단자 DQ2, DQ6, DQ9 및 DQ13으로부터 출력된다.
각각 근접하여 배치되는 프리 앰프/기입 드라이브 회로에 대하여 축퇴 대상인 데이터가 전송되는 것만으로, 용이하게 배선을 착종시키지 않고 프리 앰프/기입 드라이브 회로 PAWDX0-PAWDX3 각각으로부터의 4 비트 데이터를 대응하는 프리 앰프/기입 드라이브 회로 PAWD0-PAWD3에 전달할 수 있다.
도 33은 도 24 내지 도 31에 나타내는 버퍼 회로 중 축퇴 기능을 갖는 버퍼회로의 데이터 판독부의 구성을 도시하는 도면이다. 이들 축퇴 기능을 갖는 버퍼 회로는, 동일한 구성을 갖고, 단지 인가되는 프리 앰프의 출력 신호가 다를 뿐이며, 도 33에서는 하나의 버퍼 회로 BF를 총칭적으로 나타낸다.
도 33에서, 축퇴 기능이 있는 버퍼 회로 BF는 대응하는 프리 앰프로부터의 내부 판독 데이터 PD<k>와 판독 활성화 신호 RDRVN에 따라 내부 노드 ND20a를 접지 전압 레벨로 구동하는 N 채널 MOS 트랜지스터(100a 및 101a)와, 축퇴 대상의 프리 앰프로부터의 내부 판독 데이터 PD<3:0>에 따라 내부 노드 ND20a를 접지 전압 레벨로 구동하는 압축 회로(4a)와, 대응하는 프리 앰프로부터의 상보 내부 판독 데이터 /PD<k>와 판독 활성화 신호 RDRVN에 따라 내부 노드 ND20b를 구동하는 N 채널 MOS 트랜지스터(100b 및 101b)와, 축퇴 대상의 프리 앰프로부터의 상보 내부 판독 데이터 /PD<3:0>에 따라 내부 노드 ND20b를 접지 전압 레벨로 구동하는 압축 회로(4b)를 포함한다.
내부 판독 데이터 PD<k>는 버퍼 회로의 위치에 따라 다르지만, 메인 데이터선 MIO0-MIO7 및 MIO10-MIO17의 데이터를 받는 버퍼 회로의 경우, 축퇴 대상의 데이터 PD<0>-PD<3> 중 어느 하나의 비트와 동일하다. 이 버퍼 회로 BF가 메인 데이터선 MI0X0-MI0X7 및 MIOX10-MI0X17의 데이터를 축퇴할 경우에는, 내부 판독 데이터 PD<k>는 데이터 PD<0>-PD<3>와 상이한 데이터이다.
MOS 트랜지스터(100a 및 101a)는 노드 ND20a와 접지 노드의 사이에 직렬로 접속된다. MOS 트랜지스터(100a)가 판독 활성화 신호 RDRVN을 게이트로 받고 MOS 트랜지스터(101a)가 게이트에 대응하는 프리 앰프로부터의 내부 판독 데이터 PD<k>를 받는다.
압축 회로(4a)는, 노드 ND21a와 접지 노드의 사이에 병렬로 접속되어, 각각의 게이트에 축퇴 대상의 프리 앰프로부터의 내부 판독 데이터 PD<0>-PD<3>를 받는 N 채널 MOS 트랜지스터 TRA0-TRA3과, 테스트 모드 판독 활성화 신호 RDRVMBT의 비활성화시, 내부 노드 ND21a를 전원 전압 레벨로 프리차지하는 P 채널 MOS 트랜지스터(104a)와, 테스트 모드 판독 활성화 신호 RDRVMBT의 활성화시 도통하여 노드 ND20a와 노드 ND21a를 전기적으로 결합하는 N 채널 MOS 트랜지스터(103a)를 포함한다.
M0S 트랜지스터(100b 및 101b)는 각각의 게이트에 판독 활성화 신호 RDRVN에 대응하는 프리 앰프로부터의 상보 내부 판독 데이터 /PD<k>를 받고, 또한 노드 ND20b와 접지 노드의 사이에 이 순서대로 직렬로 접속된다.
압축 회로(4b)는 노드 ND21b와 접지 노드의 사이에 병렬로 접속되어 각각의 게이트에 축퇴 대상의 프리 앰프로부터의 상보 내부 판독 데이터 /PD<0>-/PD<3>를 받는 N 채널 MOS 트랜지스터 TRB0-TRB3과, 테스트 모드 판독 활성화 신호 RDRVNBT의 비활성화시 도통하여 노드 ND21b를 전원 전압 레벨로 프리차지하는 P 채널 MOS 트랜지스터(104b)와, 테스트 모드 판독 활성화 신호 RDRVNBT의 활성화시 도통하여, 도통시, 노드 ND20b와 노드 ND21b를 전기적으로 결합하는 N 채널 MOS 트랜지스터(103b)를 포함한다.
버퍼 회로 BF는 판독 활성화 신호 RDRV의 비활성화시 도통하여, 노드 ND20a를 전원 전압 레벨로 프리차지하는 P 채널 MOS 트랜지스터(102a)와, 노드 ND20a의신호를 래치하는 래치 회로(105a)와, 판독 활성화 신호 RDRV의 비활성화시 도통하여, 도통시 노드 ND20b를 전원 전압 레벨로 프리차지하는 P 채널 MOS 트랜지스터(102b)와, 노드 ND20b의 신호를 래치하는 래치 회로(105b)와, 멀티 비트 테스트 모드 지시 신호 TMBT(또는 멀티 비트 테스트 인에이블 신호 MBTEN)와 노드 ND20b의 신호를 받는 NOR 회로(106a)와, 멀티 비트 테스트 지시 신호 TMBT(또는 멀티 비트 테스트 인에이블 신호 MBTEN)를 받는 NOR 회로(106b)와, 노드 ND20a의 신호에 따라 대응하는 글로벌 데이터선 DBk을 전원 전압 레벨로 구동하는 P 채널 MOS 트랜지스터(107a)와, NOR 회로(106a)의 출력 신호에 따라 글로벌 데이터선 DBk을 접지 전압 레벨로 방전하는 N 채널 MOS 트랜지스터(108a)와, 노드 ND20b의 신호에 따라 상보 글로벌 데이터선 /DBk을 전원 전압 레벨로 구동하는 P 채널 MOS 트랜지스터(108b)와, NOR 회로(106b)의 출력 신호에 따라 상보 글로벌 데이터선 /DBk을 접지 전압 레벨로 방전하는 N 채널 MOS 트랜지스터(107b)를 더 포함한다.
통상 동작 모드시에는, 멀티 비트 테스트 지시 신호 TMBT(또는 멀티 비트 테스트 인에이블 신호 MBTEN)는 L 레벨로 설정된다. 따라서, NOR 회로(106a 및 106b)가 인버터로서 동작한다.
또한, 통상 동작 모드시에는, 테스트 모드 판독 활성화 신호 RDRVMBT는 L 레벨로 설정되고, MOS 트랜지스터(103a 및 103b)는 오프 상태이며, 또한, MOS 트랜지스터(104a 및 104b)가 온 상태이고, 노드 ND21a 및 ND21b는 전원 전압 레벨로 충전된다.
스탠바이 상태에서는, 판독 활성화 신호 RDRV 및 RDRVN은 모두 L 레벨이며MOS 트랜지스터(102a 및 102b)가 온 상태, M0S 트랜지스터(100a 및 100b)가 오프 상태이다. 따라서, 노드 ND20a 및 ND20b는 전원 전압 레벨로 프리차지된다. 이 상태에서는, NOR 회로(106a 및 106b)의 출력 신호는 L 레벨이며, MOS 트랜지스터(108a 및 108b)는 오프 상태이다. 또한, MOS 트랜지스터(107a 및 108b)도 노드 ND20a 및 ND20b가 전원 전압 레벨이며 오프 상태에 있다. 즉, 이 버퍼 회로 BF는 스탠바이 상태시 출력 하이 임피던스 상태로 유지된다.
데이터 판독시에는, 대응하는 프리 앰프로부터 판독 데이터 PD<k> 및 /PD<k>이 전달되고, 이어서, 판독 활성화 신호 RDRV 및 RDRVN이 H 레벨로 구동된다. 이제, 판독 데이터 PD<k>가 H 레벨이며, 상보 판독 데이터 /PD<k>가 L 레벨인 상태를 생각한다. 이 상태에서, 노드 ND20a가, MOS 트랜지스터(101a)가 온 상태가 되어 접지 전압 레벨로 방전되고, 한편, 노드 ND20b는 MOS 트랜지스터(101b)가 오프 상태이기 때문에 프리차지 전압 레벨의 전원 전압 레벨을 유지한다. 이 때, MOS 트랜지스터(103a 및 103b)는 오프 상태에 있고 MOS 트랜지스터 TRA0-TRA3 및 TRB0-TRB3은 각각 노드 ND20a 및 ND20b로부터 분리되어 있다. 따라서, 노드 ND20a 및 ND20b의 기생 용량은 작아, 이 노드 ND20a의 전위를 고속으로 저하시킬 수 있다.
노드 ND20a의 전압 레벨이 저하하면, 래치 회로(105a)에 의해 노드 ND20a가 접지 전압 레벨로 유지되고, 한편, 노드 ND20b는 래치 회로(105b)에 의해 전원 전압 레벨로 유지된다. NOR 회로(106a)의 출력 신호는 노드 ND20b의 H 레벨의 신호에 따라 L 레벨이 되고, 한편, NOR 회로(106b)의 출력 신호는 노드 ND20a의 L 레벨의 신호에 따라 H 레벨이 된다. 따라서, MOS 트랜지스터(107a 및 108b)가 온 상태, MOS 트랜지스터(108a 및 107b)가 오프 상태가 된다. 이에 의해, 글로벌 데이터선 DBk은 전원 전압 레벨로 구동되고, 글로벌 데이터선 /DBk은 접지 전압 레벨로 구동된다.
멀티 비트 테스트 모드시에는, 멀티 비트 테스트 지시 신호 TMBT가 H 레벨로 설정되고, NOR 회로(106a 및 106b)의 출력 신호는 L 레벨로 설정된다. 따라서, 이 멀티 비트 테스트시에는 M0S 트랜지스터(108a 및 108b)는 오프 상태가 된다.
또한, 멀티 비트 테스트시에는, 판독 활성화 신호 RDRVN는 상시 비활성 상태로 유지되어, M0S 트랜지스터(100a 및 100b)는 오프 상태를 유지한다.
데이터 판독시에, 테스트 모드 판독 활성화 신호 RDRVMBT가 H 레벨로 상승하여 노드 ND21a 및 21b로의 프리차지 동작이 완료하고, 이어서, 프리 앰프로부터의 내부 판독 데이터 PD<3:0> 및 /PD<3:0>이 전달되어 노드 ND21a 및 ND21b의 전압 레벨이 이들 전달된 내부 판독 데이터에 따라 설정된다. 축퇴 대상의 메모리 셀에 대해서는 동일한 논리 레벨의 데이터가 기입된다.
따라서, 축퇴 대상의 메모리 셀이 모두 정상이면, 이들 내부 판독 데이터 비트 PD<3>-PD<0>은, 동일한 논리 레벨이며 또한 이 내부 판독 데이터 비트 /PD<3>-/PD<0>도 동일한 논리 레벨이다. 이제, 내부 판독 데이터 PD<3:0>가 모두 H 레벨인 상태를 생각한다. 이 상태에서, MOS 트랜지스터 TRA0-TRA3이 모두 온 상태가 되어 노드 ND21a는 접지 전압 레벨로 구동되고, 따라서 노드 ND20a가 접지 전압 레벨로 구동되어 래치 회로(105a)에 의해 래치된다. 한편, 상보 내부 판독 데이터 비트 /PD<3>-/PD<0>은 모두 L 레벨이 되기 때문에 MOS 트랜지스터 TRB0-TRB3은 모두 오프 상태가 되고, 노드 ND21b는, 프리차지 전압 레벨의 전원 전압 레벨을 유지하고, 노드 ND20b도 전원 전압 레벨을 유지한다.
이 축퇴 데이터를 판독하는 경우에, 노드 ND20a에는 MOS 트랜지스터(100a 및 103a)의 기생 용량이 부수할 뿐이며, MOS 트랜지스터 TRA0-TRA3은 노드 ND20a로부터 분리되어 있고, 노드 ND20a의 기생 용량은 작아, 고속으로 노드(20a)를 내부 판독 데이터 PD<3:0>에 따라 구동할 수 있다. 이것은, 노드(20b)에 대해서도 마찬가지이다.
노드 ND20a가 L 레벨로 설정되며, MOS 트랜지스터(107a)가 온 상태가 되고, 글로벌 데이터선 DBk가 전원 전압 레벨로 구동된다. 한편, MOS트랜지스터(107b)는, 오프 상태이기 때문에, 글로벌 데이터선 /DBk는, 프리차지 전압 레벨을 유지한다. 따라서, 글로벌 데이터선 DBk 및 /DBk를 접지 전압 레벨로 프리차지함으로써, 내부 판독 데이터 비트의 모든 논리 레벨이 일치하고 있을 경우에는 글로벌 데이터선 DBk 및 /DBk는, 한쪽이 H레벨, 다른 쪽이 L 레벨이 된다.
한편, 축퇴 대상인 메모리 셀에, 불량 메모리 셀이 존재할 경우, 이 불량 메모리 셀의 데이터의 논리 레벨이, 다른 메모리 셀의 데이터의 논리 레벨과 다르다. 따라서, MOS트랜지스터 TRA0-TRA3에서 적어도 하나가 온 상태가 되고, 또한 MOS트랜지스터 TRB0-TRB3의 적어도 하나가 온 상태가 되어, 노드 ND20a 및 ND20b는 모두 접지 전압 레벨로 구동된다. 따라서, 노드 ND20a 및 ND20b는 모두 L 레벨이 되므로, 글로벌 데이터선 DBk 및 /DBk는 모두 MOS 트랜지스터(107a 및 107b)에 의해 전원 전압 레벨로 구동된다.
따라서, ×16 비트 구성에서의 축퇴 동작시에서, 글로벌 데이터선 DBk 및 /DBk의 신호의 전압 레벨을 외부에서 판독 데이터에 따라 식별함으로써, 4 비트의 메모리 셀에 불량이 존재했는지 여부를 판정할 수 있다. 즉, 글로벌 데이터선 DBk 및 /DBk의 전압 레벨의, (H, L), (L, H), (H, H)에 따라, 예를 들면 외부 판독 데이터의 논리 레벨을 H 레벨, L 레벨 및 출력 하이 임피던스 상태 또는 정상 상태를 H 레벨, 불량 상태를 L 레벨로 대응시킴으로써, 축퇴 결과 데이터를 판독하여 불량 메모리 셀이 존재하는지 여부를 식별할 수 있다.
또, 4 비트의 메모리 셀이 전부 불량인 경우, 축퇴 결과의 판독 데이터의 논리 레벨이 기입 데이터의 논리 레벨과 다르다. 예를 들면, H 데이터를 기입하여, 모든 4 비트 메모리 셀의 기억 데이터가 L 데이터로 변화된 경우, 글로벌 데이터선 DBk은 프리차지 전압 레벨이며, 상보 글로벌 데이터선 /DBk이 H 레벨이 된다. 데이터 단자에 2진 데이터가 출력되는 경우에는, 이 전체 비트 불량을 식별할 수 없다. 그러나, 상술한 바와 같이 1 비트 데이터로 축퇴되는 데이터를 저장하는 메모리 셀은 서로 인접하지 않고 있기 때문에, 이러한 불량이 발생할 가능성은 낮다. 또한, 이러한 전체 비트 불량이 발생한 경우에, 다른 테스트 패턴을 이용하거나 또는 다른 기능 테스트에 의해 이러한 불량은 검출할 수 있어, 특별히 문제는 발생하지 않는다.
그러나, 예를 들면 글로벌 데이터선 DBk 및 /DBk이 모두 H 레벨일 때, 출력 버퍼 회로가, 출력 하이 임피던스 상태로 설정되는 3진 데이터의 판독을 행하는 구성이 이용되면, 불량 메모리 셀의 존재를 식별할 수 있다.
×32 비트 구성시에는, 이 글로벌 데이터선 DBk 및 /DBk에 판독된 축퇴 결과 데이터가 또한 출력 회로부에서 축퇴된다.
또한, 이 도 33에 나타내는 압축 회로(4a 및 4b)에서, MOS 트랜지스터 TRA0-TRA3 각각과 직렬로 테스트 모드 판독 활성화 신호 RDRVMBT를 게이트에 받는 N 채널 MOS 트랜지스터가 접속되고, 또한, 마찬가지로 MOS 트랜지스터 TRB0-TRB3 각각에 직렬로 테스트 모드 판독 활성화 신호 RDRVMBT를 게이트에 받는 N 채널 MOS 트랜지스터가 접속되어도 된다. 통상 동작 모드시에서의 내부 판독 데이터 생성시에 판독 데이터가 변화되더라도, 노드 ND21a 및 ND21b의 방전은 발생하지 않아, 이 압축 회로(4a 및 4b)에서의 소비 전류를 저감할 수 있다.
또한, 이것에 대신하여 압축 회로(4a 및 4b)에 대해서는, 내부 판독 데이터 PD<3:0> 및 /PD<3:0>은 멀티 비트 테스트 지시 신호 TMBT 또는 멀티 비트 테스트 인에이블 신호 MBTEN이 활성 상태일 때에만 전달되도록 구성되어도 된다. 이 구성의 경우, 각 내부 판독 데이터 비트와 멀티 비트 테스트 지시 신호 TMBT 또는 멀티 비트 테스트 인에이블 신호 MBTEN과의 AND를 취한 신호를 내부 판독 데이터로서 압축 회로(4a 및 4b)에 인가하면 된다.
도 34는 도 33에 나타내는 판독 활성화 신호 RDRVN 및 테스트 모드 판독 활성화 신호 RDRVMBT를 생성하는 부분의 구성의 일례를 도시하는 도면이다. 도 34에서 판독 활성화 신호 발생부는 멀티 비트 테스트 모드 지시 TMBT(또는 멀티 비트 테스트 인에이블 신호 MBTEN)를 받는 인버터(110)와, 인버터(110)의 출력 신호와 판독 활성화 신호 RDRV를 받아 판독 활성화 신호 RDRVN을 생성하는 AND 회로(111)와, 멀티 비트 테스트 지시 신호 TMBT와 판독 활성화 신호 RDRV를 받아 테스트 모드 판독 활성화 신호 RDRVMBT를 생성하는 AND 회로(112)를 포함한다.
멀티 비트 테스트 모드시에는, 멀티 비트 테스트 지시 신호 TMBT(또는 멀티 비트 테스트 인에이블 신호 MBTEN)가 활성 상태가 되고, 판독 활성화 신호 RDRV에 따라 테스트 모드 판독 활성화 신호 RDRVMB가 활성화된다. 멀티 비트 테스트 이외의 동작 모드시에는, 멀티 비트 테스트 지시 신호 TMBT(또는 멀티 비트 테스트 인에이블 신호 MBTEN)는 L 레벨로 설정된다. 따라서, 이 상태에서는, 판독 활성화 신호 RDRV에 따라 판독 활성화 신호 RDRVN이 생성된다.
판독 활성화 신호 RDRV는 데이터 판독시 프리 앰프를 활성화하는 프리 앰프 인에이블 신호의 활성화 후 소정 기간 활성화된다.
도 35는 외부로 데이터를 출력하는 데이터 출력부의 구성을 개략적으로 도시하는 도면이다. 도 35에서, 프리 앰프/기입 드라이브 회로 PAWD0에서, 버퍼 회로 BFO0은 ×32 비트 구성시 프리 앰프/기입 드라이브 회로 PAWDX0으로부터의 4 비트 데이터를 축퇴하여, 글로벌 데이터선 DB0상에 축퇴 결과를 나타내는 데이터를 전달한다. 마찬가지로, 버퍼 회로 BF01은 대응하는 메인 데이터선 MIO0-MI03으로부터의 4 비트 데이터를 축퇴하여, 축퇴 결과를 나타내는 1 비트 데이터를 글로벌 데이터선 DB2에 출력한다.
프리 앰프/기입 드라이브 회로 PAWD1에서, 버퍼 회로 BF12는 메인 데이터선 MI04-MI07로부터의 4 비트 데이터를 1 비트 데이터로 축퇴하여 글로벌 데이터선 DB6상에 출력한다. 버퍼 회로 BF13은 메인 데이터선 MIOX4-MIOX7로부터의 4 비트데이터를 받는 프리 앰프/기입 드라이브 회로 PAWDX1로부터의 4 비트 데이터를 1 비트 데이터로 축퇴하여, 축퇴 결과를 글로벌 데이터선 DB7에 전달한다.
글로벌 데이터선 DB2 및 DB6은 데이터 출력 회로(122)에 결합되고, 글로벌 데이터선 DB0, DB7, 및 DB6이, 데이터 출력 회로(126)에 결합된다. 데이터 출력 회로(122)는 데이터 단자 DQ2에 결합되고, 데이터 출력 회로(126)는 데이터 단자 DQ6에 결합된다.
×16 비트 구성시에 데이터 출력 회로(122)는, 글로벌 데이터선 DB2로부터 인가된 데이터를 버퍼 처리하여 데이터 단자 DQ2에 출력한다. 한편, ×32 비트 구성시에 데이터 출력 회로(122)는 글로벌 데이터선 DB2 및 DB6상에 전달된 데이터를 1 비트 데이터로 축퇴하여, 그 축퇴 결과를 데이터 단자 DQ2에 출력한다.
데이터 출력 회로(126)는 ×16 비트 구성시에는, 글로벌 데이터선 DB6상에 전달된 1 비트 데이터를 버퍼 처리하여 데이터 단자 DQ6에 출력한다. 한편, ×32 비트 구성시에는, 데이터 출력 회로(126)는 글로벌 데이터선 DB0 및 DB7상에 전달된 데이터를 1 비트 데이터로 축퇴하여 데이터 단자 DQ6에 출력한다.
따라서, 도 35에 나타내는 데이터 출력 회로(122 및 126)의 구성에서, ×32 비트 구성시에는 메인 데이터선 MI00-MI03 및 MIO4-MIO7의 8 비트 데이터가 1 비트 데이터로 축퇴되어 데이터 단자 DQ2에 출력되고, 한편, 메인 데이터선 MIOX0-MIOX3 및 MIOX4-MIOX7의 8 비트 데이터가 1 비트 데이터로 축퇴되어 데이터 단자 DQ6에 출력된다.
도 36은 도 35에 나타내는 데이터 출력 회로(122 및 126)의 구성의 일례를개략적으로 도시하는 도면이다. 도 36에서 데이터 출력 회로(122 및 126)는, 실질적으로 동일한 구성을 갖기 때문에, 도 36에서는, 데이터 출력 회로(122)의 상세 구성을 나타내고, 데이터 출력 회로(126)에 관해서는 개략 구성만을 나타낸다.
도 36에서, 데이터 출력 회로(122)는 상보 글로벌 데이터선 DB2, /DB2, DB6 및 /DB6상의 데이터를 압축하여 상보 데이터를 생성하는 압축 회로(122a)와, 멀티 비트 테스트 판독 지시 신호 MBTD에 따라 압축 회로(122a)의 출력 데이터를 출력 회로(122d)에 전송하는 전송 게이트(122b)와, 상보 글로벌 데이터선 DB2 및 /DB2의 데이터를 노멀 판독 지시 신호 RDO에 따라 출력 회로(122d)에 전송하는 전송 게이트(122c)를 포함한다. 전송 게이트(122b 및 122d)는 각각 상보 글로벌 데이터선에 대하여 배치되는 N 채널 MOS 트랜지스터를 포함한다.
압축 회로(122a)는 ×32 비트 멀티 비트 테스트 지시 신호 MBT32와 글로벌 데이터선 DB6 및 /DB6의 신호를 받는 NAND 게이트 GT1과, 멀티 비트 테스트 지시 신호 MBT와 글로벌 데이터선 DB2 및 /DB2의 신호를 받는 NAND 게이트 GT2와, NAND 게이트 GT1 및 GT2의 출력 신호를 받는 NAND 게이트 GT3과, 멀티 비트 테스트 지시 신호 MBT와 글로벌 데이터선 DB2 및 /DB2의 신호를 받는 복합 게이트 GT4와, NAND 게이트 GT3의 출력 신호와 복합 게이트 GT4의 출력 신호를 받는 NOR 게이트 GT5를 포함한다.
NAND 게이트 GT3의 출력 신호와 NOR 게이트 GT5의 출력 신호가 전송 게이트(122b)를 통해 출력 회로(122d)에 전송된다.
복합 게이트 GT4는, 등가적으로, 글로벌 데이터선 DB2 및 /DB2의 신호를 받는 OR 게이트와, 멀티 비트 테스트 지시 신호 MBT와 이 OR 게이트의 출력 신호를 받는 NAND 게이트를 포함한다.
×32 멀티 비트 테스트 지시 신호 MBT32는, ×32 비트 구성의 테스트 모드시에 H 레벨로 설정되고, ×16 비트 구성의 멀티 비트 테스트시에는 L 레벨로 유지된다.
노멀 판독 지시 신호 RDO는, 멀티 비트 테스트 모드 이외의 데이터 판독시에 활성화되고, 멀티 비트 테스트 모드시에는 비활성 상태로 유지된다. 멀티 비트 테스트 판독 지시 신호 MBTD는 멀티 비트 테스트 모드시에서 데이터 판독시에 활성화된다. 이들 판독 지시 신호 RDO 및 MBTD는 내부 판독 지시 신호와 데이터 비트 폭을 지정하는 비트 폭 지정 신호(예를 들면, MBT32)에 따라 생성된다.
이 데이터 출력 회로(122)의 구성에서, 멀티 비트 테스트가 행해질 때, 멀티 비트 테스트 지시 신호 MBT는 H 레벨로 설정된다. ×16 비트 구성시에는, ×32 비트 멀티 테스트 지시 신호 MBT32가 L 레벨로 유지된다. 이 상태에서는, NAND 게이트 GT1의 출력 신호가 H 레벨로 고정되어, 게이트 회로 GT3이 인버터로서 동작한다. 또한 복합 게이트 GT2가 인버터로서 동작한다.
글로벌 데이터선 DB2 및 /DB2에 판독된 축퇴 데이터가, 정상 상태를 나타내고 있을 때에는, 글로벌 데이터선 DB2 및 /DB2 신호의 한쪽이 H 레벨, 다른 쪽이 L 레벨이다. 따라서, NAND 게이트 GT2의 출력 신호가 H 레벨이 되고, NAND 게이트 GT3의 출력 신호가 L 레벨이 된다. 또한, 복합 게이트 GT4의 출력 신호가 L 레벨이 되고, NOR 게이트 GT5의 출력 신호가, 게이트 GT3 및 GT4의 출력 신호가 모두 L레벨이기 때문에, H 레벨이 된다. 출력 회로(122d)에서는, NAND 게이트 GT3의 출력 신호가 L 레벨이며, 또한 NOR 게이트 GT5의 출력 신호가 H 레벨일 때에는 H 레벨의 신호를 출력한다.
한편, 글로벌 데이터선 DB2 및 /DB2에 전달된 신호가, 불량 메모리 셀의 존재를 나타내고 있는 경우에는, 이들 데이터선 DB2 및 /DB2의 신호는 모두 H 레벨이 된다. 이 상태에서는, NAND 게이트 GT2의 출력 신호가 L 레벨이 되고, 따라서 NAND 게이트 GT3의 출력 신호가 H 레벨이 된다. 복합 게이트 GT4의 출력 신호가 L 레벨이 되더라도, NOR 게이트 GT3의 출력 신호가 H 레벨이기 때문에, NOR 게이트 GT5의 출력 신호가 L 레벨이 된다.
출력 회로(122d)에서는, 게이트 GT3 및 GT5의 출력 신호가 각각 H 레벨 및 L 레벨일 때에는, L 레벨의 신호를 출력한다. 따라서, 축퇴 대상의 메모리 셀에 불량 메모리 셀이 존재하는 경우에는, L 레벨의 신호가 출력되고, 불량 메모리 셀이 존재하지 않는 경우에는, H 레벨의 신호가 출력되어 불량 메모리 셀의 유무를 식별할 수 있다.
×32 비트 구성의 멀티 비트 테스트시에는, ×32 비트 멀티 비트 테스트 지시 신호 MBT32가 H 레벨로 설정된다. 글로벌 데이터선 DB2 및 /DB2에 전달된 신호가 정상 상태를 나타내고 있는 경우에는, NAND 게이트 GT1의 출력 신호가 H 레벨이 되어 ×16 비트 구성시와 동일한 논리 레벨의 신호가 NAND 게이트 GT1로부터 출력된다. 따라서, 출력 회로(122d)로부터는, 글로벌 데이터선 DB2 및 /DB2의 신호가 정상 상태를 나타내는 경우에는 H 레벨의 신호가 출력되고, 불량 메모리 셀의 존재를 나타내는 경우에는 L 레벨의 신호가 출력된다.
한편, 글로벌 데이터선 DB6 및 /DB6의 신호가 불량 메모리 셀의 존재를 나타내고 있는 경우에는, 이들 데이터선 DB2 및 /DB2의 신호가 모두 H 레벨이 되고, NAND 게이트 GT1의 출력 신호가 L 레벨이 된다. 이 상태에서는, 글로벌 데이터선 DB2 및 /DB2의 신호의 논리 레벨에 관계없이, NAND 게이트 GT3의 출력 신호가 H 레벨이 되고, 따라서, NOR 게이트 GT5의 출력 신호가 L 레벨이 된다. 따라서, 출력 회로(122d)의 출력 신호가 L 레벨이 되어, 축퇴 대상의 메모리 셀에 불량 메모리 셀이 존재함을 식별할 수 있다.
데이터 출력 회로(126)는, 노멀 판독 지시 신호 RDO에 따라 글로벌 데이터선 DB6 및 /DB6의 신호를 전송하는 전송 게이트(126c)와, 멀티 비트 테스트 지시 신호 MBT16 및 MBT32에 따라 선택적으로 활성화되어, 데이터 비트 구성에 따라 선택적으로 축퇴 동작을 실행하는 압축 회로(126a)와, 압축 회로(126a)의 출력 신호를 멀티 비트 테스트 판독 지시 신호 MBTD에 따라 전송하는 전송 게이트(126b)와, 전송 게이트(126b 또는 126c)로부터 전송된 상보 신호에 따라 출력 단자 DQ6을 구동하는 출력 회로(126d)를 포함한다.
이 데이터 출력 회로(126)에서도, 각 글로벌 데이터선에서, 상보 데이터 신호가 전송되지만, 도 36에서는 도면을 간략화하기 위해서 상보 신호선 쌍으로 구성되는 버스를 나타낸다.
멀티 비트 테스트 지시 신호 MBT16은, ×16 비트 구성시에 활성화되고, 멀티 비트 테스트 지시 신호 MBT32는 ×32 비트 구성시에 활성화된다.
압축 회로(126a)는, 압축 회로(122a)와 마찬가지의 구성을 갖고, 멀티 비트 테스트 모드시에, ×32 비트 구성시에는 글로벌 데이터선 DB0 및 /DB0의 상보 신호로부터 압축 신호를 생성하고, 또 글로벌 데이터선 DB7 및 /DB7의 상보 신호로부터 압축 신호를 생성하여, 이들 압축 신호의 논리에 따라 글로벌 데이터선 DB0 및 DB7 데이터의 논리 레벨의 일치/불일치를 나타내는 상보 신호를 생성한다. 이 압축 회로(126a)는 ×16 비트 구성에서는, 글로벌 데이터선 DB6 및 /DB6의 상보 신호를 논리 레벨을 조정하여 상보 신호를 생성한다. 이 논리 레벨의 조정에 의해 ×16 비트 구성시에, 불량 메모리 셀의 존재 시에는 L 레벨의 신호를 출력 회로로부터 출력하고 또한 정상 상태일 때에는 H 레벨의 신호를 출력 회로로부터 출력한다.
이 압축 회로(126a)의 구성은, ×16 비트 구성시에는, 글로벌 데이터선 DB6 및 /DB6의 신호에 따라 논리 레벨의 조정을 행하고, ×32 비트 구성시에는 글로벌 데이터선 DB0 및 /DB0의 신호와 글로벌 데이터선 DB7 및 /DB7의 신호에 따라 압축 동작을 하는 구성이면 된다.
예를 들면, 멀티 비트 지시 신호 MBT32의 활성화시에, 글로벌 데이터선 DB0 및 /DB0의 신호에 따라 출력 신호를 생성하는 제 1 NAND 게이트와, 멀티 비트 테스트 지시 신호 MBT32에 따라 글로벌 데이터선 DB7 및 /DB7의 신호에 따라 출력 신호를 생성하는 제 2 NAND 게이트와, 이들 제 1 및 제 2 NAND 게이트의 출력 신호를 받는 제 3 NAND 게이트에서 글로벌 데이터선 DB7 및 /DB7의 데이터의 축퇴를 실행하고, ×32 비트 구성시에는, 제 3 NAND 게이트의 출력 신호와 그 반전 신호에 따라 출력 회로(126d)를 구동한다.
×16 비트 구성시에는, 멀티 비트 테스트 지시 신호 MBT16의 활성화에 따라 인에이블되는 제 4 NAND 게이트와 이 제 4 NAND 게이트의 출력 신호를 반전하는 인버터로 글로벌 데이터선 DB6 및 /DB6의 신호의 논리 레벨을 조정하여, 이 인버터의 출력 신호와 그 반전 신호에 따라 출력 회로를 구동한다. 이 구성에서는 제 3 NAND 게이트의 출력 신호와 인버터의 출력 신호를 받는 OR 회로를 배치하면, 출력 회로(126)를 구동하는 부분의 경로를 공유화할 수 있다. 이 OR 회로의 출력 신호와 그 반전 신호에 따라 출력 회로(126d)를 구동한다. 이 구성은, 단순한 일례이며 다른 구성이 이용되어도 된다.
×16 비트 구성에서는, 글로벌 데이터선 DB6 및 /DB6의 신호에 따라 불량 메모리 셀의 존재시에는 상술한 예시적인 구성에서 제 4 NAND 게이트의 출력 신호가 L 레벨이 되고 인버터의 출력 신호가 H 레벨이 된다. 한편, 정상 상태시에는 제 4 NAND 게이트의 출력 신호가 H 레벨이 되고, 인버터의 출력 신호가 L 레벨이 된다. 이 신호에 따라 출력 회로(126d)를 구동함으로써, 불량 메모리 셀 존재시에는 출력 회로(126d)의 출력 신호가 L 레벨이 되고, 정상 상태시에는 출력 단자 DQ6에는 H 레벨의 신호가 출력된다. 따라서, 외부에서 출력 회로(126d)의 신호의 논리 레벨을 봄으로써, ×16 비트 구성시에 글로벌 데이터선 DB6 및 /DB6에 전달된 신호에 따라 메모리 셀의 양호/불량을 식별할 수 있다.
×32 비트 구성시에는, 정상 상태에서는, 상술한 예시적인 구성에서는 제 1 및 제 2 NAND 게이트의 출력 신호가 모두 H 레벨이 되고 제 3 NAND 게이트의 출력 신호가 L 레벨이 된다. 이 제 3 NAND 게이트의 출력 신호와 그 반전 신호에 따라출력 회로(126d)를 구동하기 때문에, 데이터 단자의 신호는 H 레벨이 된다. 한쪽 글로벌 데이터선 DB0, /DB0, DB7, 및 /DB7에 관련되는 메모리 셀에 불량 메모리 셀이 존재하고 있던 경우에는 제 1 및 제 2 NAND 게이트의 적어도 한쪽의 출력 신호가 L 레벨이 되고 제 3 NAND 게이트의 출력 신호가 H 레벨이 된다. 따라서, 출력 회로(126d)가 출력하는 신호가 L 레벨이 되어 불량 메모리 셀의 존재를 식별할 수 있다.
도 37은 도 36에 나타내는 출력 회로(122d)의 구성의 일례를 개략적으로 도시하는 도면이다. 이 도 37에서, 또한 압축 회로(122a)로부터의 신호 전송 경로를 함께 나타낸다. 게이트 GT5의 출력 신호와 글로벌 데이터선 DB2의 신호의 한쪽과, 게이트 GT3의 출력 신호와 글로벌 데이터선 /DB2가 전송되는 신호의 한쪽이, 출력 앰프(122f)를 통해 출력 회로(122d)에 전달된다. 이 출력 앰프(122f)는 출력 회로(122d)에 대하여 전송되는 내부 데이터 신호를 증폭한다.
출력 회로(122d)는 출력 허가 신호 OEM과 출력 앰프(122f)를 통해 전송되는 NOR 게이트 GT5의 출력 신호 또는 글로벌 데이터선 DB2의 신호를 받는 NAND 게이트(122da)와, 출력 허가 신호 OEM과 출력 앰프(122f)를 통해 전송되는 NAND 게이트 GT3의 출력 신호 또는 글로벌 데이터선 /DB2의 신호를 받는 NAND 게이트(122db)와, NAND 게이트(122db)의 출력 신호를 반전하는 인버터(122dc)와, NAND 게이트(122da)의 출력 신호에 따라 출력 노드(122dg)를 전원 전압 레벨로 구동하는 P 채널 MOS 트랜지스터(122de)와, 인버터(122dc)의 출력 신호에 따라 출력 노드(122dg)를 접지 전압 레벨로 구동하는 N 채널 MOS 트랜지스터(122df)를 포함한다.
출력 회로(122d)는 출력 허가 신호 OEM가 L 레벨일 때에는, MOS 트랜지스터(122de 및 122df)가 모두 오프 상태이며, 출력 하이 임피던스 상태에 있다. 출력 허가 신호 OEM이 H 레벨이 되면, 이들 NAND 게이트(122da 및 122db)가 인버터로서 동작한다.
이제, 축퇴 대상의 메모리 셀이 모두 정상인 경우를 생각한다. 이 상태에서는, NOR 게이트 GT5의 출력 신호가 H 레벨, NAND 게이트 GT3의 출력 신호가 L 레벨이 되고, 따라서 NAND 게이트(122da 및 122db)의 출력 신호가 각각 L 레벨 및 H 레벨이 된다. 따라서, MOS 트랜지스터(122de)가 온 상태, MOS 트랜지스터(122df)가 오프 상태가 되어, H 레벨의 신호가 데이터 단자 DQ2로 출력된다. 여기서, 출력 앰프(122f)는 내부 신호의 증폭을 하고 있을 뿐이며 논리 레벨의 변환은 행하지 않는다.
한편, 축퇴 대상의 메모리 셀에 불량이 존재한 경우에는, 글로벌 데이터선 DB2 및 DB6에서, 이들 글로벌 데이터선의 상보 데이터선쌍의 신호 전압 레벨이 모두 H 레벨이 된다. 이 상태에서는, NOR 게이트 GT5의 출력 신호가 L 레벨, NAND 게이트 GT3의 출력 신호가 H 레벨이 된다. 따라서, 이 상태에서는, NAND 게이트(122da)의 출력 신호가 H 레벨, 또한 NAND 게이트(122db)의 출력 신호가 L 레벨이 되고, 인버터(122dc)의 출력 신호가 H 레벨이 되어, MOS 트랜지스터(122de)가 오프 상태, 또한 MOS 트랜지스터(122df)가 온 상태가 된다. 즉, 불량 메모리 셀이 존재한 경우에는, 이 출력 노드(122dg)가 H 레벨로 구동된다.
통상의 데이터 판독시에는, 글로벌 데이터선 DB2 및 /DB2의 신호에 따라 NAND 게이트(122da 및 122db)가, 출력 허가 신호 OEM이 활성화되면 상보 신호를 생성하고, 인버터(122dc)에 의해 NAND 게이트(122dc)의 출력 신호가 반전되어 MOS 트랜지스터(122de 및 122df)의 게이트에 동일 논리 레벨의 신호가 인가되어, 이들 MOS 트랜지스터(122de 및 122df)의 한쪽이 온 상태, 다른 쪽이 오프 상태가 되어, 내부 판독 데이터에 따라 출력 노드(122dg)가 대응하는 전압 레벨로 구동된다.
또, 이 도 37에 나타내는 출력 회로(122d)에서는, 통상, 출력 전원 전압의 전압 레벨에 따라 레벨 변환 회로 등의 구성이 이용된다. 그러나, 이 도 37에서는, 단지 출력 회로(122d)의 기능적 구성만을 나타내고, 이 출력 회로(122d)의 상세 구성은 임의이다. 또한, 출력 회로(126d)도 출력 회로(122d)와 마찬가지의 구성을 갖는다.
도 38은 프리 앰프/기입 드라이브 회로 PAWD2, PAWD3, PAWDX2, 및 PAWDX3의 버스 접속을 개략적으로 도시하는 도면이다. 도 38에서, 프리 앰프/기입 드라이브 회로 PAWD2에서, 버퍼 회로 BF20이, 프리 앰프/기입 드라이브 회로 PAWDX2로부터의 4 비트 데이터를 1 비트 데이터로 축퇴하여, 글로벌 데이터선 DB15로 출력한다. 또한, 버퍼 회로 BF21은, 메인 데이터선 MIO10-MIO13으로부터의 4 비트 데이터를 1 비트 데이터로 축퇴하여, 글로벌 데이터선 DB13으로 출력한다.
프리 앰프/기입 드라이브 회로 PAWD3에서, 버퍼 회로 BF32가 메인 데이터선 MI014-MI017로부터의 4 비트 데이터를 1 비트 데이터로 축퇴하여, 글로벌 데이터선 DB9에 전달한다. 버퍼 회로 BF33이 프리 앰프/기입 드라이브 회로 PAWDX3으로부터의 메인 데이터선 MIOX14-MIOX17의 4 비트 데이터를 1 비트 데이터로 축퇴하여, 글로벌 데이터선 DB8에 전달한다.
글로벌 데이터선 DB13에 대응하여 데이터 출력 회로(133)가 배치되고, 글로벌 데이터선 DB9에 대응하여 데이터 출력 회로(139)가 배치된다. 데이터 출력 회로(133)는 데이터 단자 DQ13에 결합되고, 데이터 출력 회로(139)는 데이터 단자 DQ9에 결합된다.
이 도 38에 나타내는 배치에서, ×16 비트 구성 및 노멀 모드시에 데이터 출력 회로(133 및 139)는, 글로벌 데이터선 DB13 및 DB9상의 신호에 따라 데이터 단자 DB13 및 DB9를 구동한다.
한편, ×32 비트 구성에서의 멀티 비트 테스트 모드시에는, 데이터 출력 회로(133)는 글로벌 데이터선 DB13 및 DB9상의 데이터를 1 비트 데이터로 축퇴하여 데이터 단자 DQ13에 출력한다. 데이터 출력 회로(139)는 이 ×32 비트 구성에서의 멀티 비트 테스트 모드시에는, 글로벌 데이터선 DB15 및 DB8상에 나타난 데이터를 1 비트 데이터로 축퇴하여 데이터 단자 DQ9에 전달한다.
따라서, 메인 데이터선 MI010-17의 8 비트 데이터가 1 비트 데이터로 축퇴되고, 또한 메인 데이터선 MIOX10-MIOX17의 8 비트 데이터가 1 비트 데이터로 축퇴되어 데이터 단자 DQ9에 출력된다.
도 39는 도 38에 나타내는 데이터 출력 회로(133 및 139)의 구성의 일례를 개략적으로 도시하는 도면이다. 도 39에서, 데이터 출력 회로(133)는, 글로벌 데이터선 DB9, /DB9의 신호와 글로벌 데이터선 DB13, /DB13상의 신호를 받아, 멀티비트 테스트 모드시에 압축 동작 또는 논리 레벨의 조정을 하는 압축 회로(133a)와, 멀티 비트 테스트 판독 지시 신호 MBTD에 따라 압축 회로(133a)의 출력 신호를 선택적으로 전달하는 전송 게이트(133b)와, 노멀 판독 지시 신호 ROD에 응답하여 선택적으로 도통시켜, 도통시, 글로벌 데이터선 DB13, /DB13상의 신호를 전달하는 전송 게이트(133c)와, 전송 게이트(133b 또는 133c)로부터의 신호를 출력 허가 신호 OEM에 따라 버퍼 처리하여 데이터 단자 DQ13에 출력하는 출력 회로(133d)를 포함한다.
압축 회로(133a)는 도 36에 나타내는 압축 회로(122a)와 마찬가지의 구성을 갖고, ×32 비트 구성에서는 글로벌 데이터선 DB9, /DB9, DB13 및 /DB13의 신호를 축퇴하여, 축퇴 결과를 나타내는 신호를 출력하고, ×l6 비트 구성시에는 압축 회로(133a)는 글로벌 데이터선 DB13 및 /DB13 신호의 논리 레벨의 조정을 행하여 출력한다.
데이터 출력 회로(139)는, 글로벌 데이터선 DB13 및 /DB13의 신호와 글로벌 데이터선 DB15, /DB15, DB8 및 /DB8상의 신호를 받아 멀티 비트 테스트 모드시에 소정의 압축 동작을 행하는 압축 회로(139a)와, 멀티 비트 판독 지시 신호 MBTD에 따라 압축 회로(139a)의 출력 신호를 전달하는 전송 게이트(139b)와, 노멀 판독 지시 신호 ROD에 따라 글로벌 데이터선 DB9상의 신호를 전달하는 전송 게이트(139c)와, 출력 허가 신호 OEM에 따라 활성화되어, 활성화시, 전송 게이트(139b 또는 139c)로부터 인가된 신호를 버퍼 처리하여 데이터 단자 DQ9로 출력하는 출력 회로(139d)를 포함한다.
압축 회로(139a)는, 도 36에 나타내는 압축 회로(126a)와 마찬가지의 구성을 갖고, ×16 비트 구성시에는 글로벌 데이터선 DB9 및/DB9의 신호에 따라 축퇴 결과를 나타내는 신호를 생성하고, ×32 비트 구성시에는 글로벌 데이터선 DB8, /DB8, DB15 및 /DB15에 전달된 축퇴 결과 신호를 다시 축퇴하여, 최종 축퇴 결과를 나타내는 신호를 생성한다.
이들 압축 회로(133a 및 139a)의 축퇴 동작은, 도 36에 나타내는 압축 회로(122a 및 126a)의 축퇴 처리 동작과 각각 동일하며 그 상세 설명은 생략한다.
또한, 이들 압축 회로(133a 및 139a)에 대해서는, 멀티 비트 테스트 시에서의 신호 처리 내용을 변경하기 위한 멀티 비트 테스트 지시 신호 MBT, MBT32 및 MBT16이 인가되지만, 도 39에서는 나타나 있지 않다. 이들은 데이터의 비트 구성에 따라 소정의 논리 레벨로 설정되고, 비트 폭에 따른 처리 내용이 설정된다.
이 도 39에 도시하는 바와 같이, 데이터 출력 회로(133)는, ×16 비트 구성시에는, 멀티 비트 테스트 모드시에 글로벌 데이터선 DB13, /DB13상의 신호에 따라 데이터 단자 DQ13을 구동한다. 한편, ×32 비트 구성시에는, 멀티 비트 테스트 모드시에서는, 데이터 출력 회로(133)는, 글로벌 데이터선 DB9, /DB9, DB13 및 /DB13상의 신호에 따라 데이터 단자 DQ13을 구동한다. 따라서, ×32 비트 구성시의 멀티 비트 테스트시에는 데이터 단자 DQ13에는 메인 데이터선 MIO10-17상의 8 비트 데이터의 축퇴 데이터가 출력된다.
데이터 출력 회로(139)에서는, ×16 비트 구성의 멀티 비트 테스트 모드시에는, 글로벌 데이터선 DB9 및 /DB9상의 신호가 압축 회로(139a)에 의해 논리 레벨의조정이 행하여져, 그 처리 결과가 출력 회로(139d)에 의해 버퍼 처리되어 데이터 단자 DQ9에 전달된다.
한편, ×32 비트 구성시에는, 데이터 출력 회로(139)는 글로벌 데이터선 DB8, /DB8, DB15 및 /DB15상의 신호를 압축 회로(139a)에서 축퇴 처리를 실행하여, 그 처리 결과에 따라 출력 회로(139)에 의해 데이터 단자 DQ9를 구동한다. 따라서, 이 ×32 비트 구성시에, 메인 데이터선 MIOX10-17상의 8 비트 데이터가 1 비트 데이터로 축퇴되어 데이터 단자 DQ9에 출력된다.
또, 출력 회로(136d 및 139d)의 구성은, 도 37에 나타내는 출력 회로(122d)의 구성과 마찬가지이다. 따라서, 멀티 비트 테스트시에 불량 메모리 셀이 존재하는 경우에는, 대응하는 출력 단자에 L 레벨의 신호가 출력되고, 불량 메모리 셀이 존재하지 않는 경우에는 H 레벨의 신호가 출력된다.
(축퇴의 변경예)
도 40은, 본 발명에 따른 축퇴 동작의 변경예의 축퇴 데이터의 경로를 개략적으로 도시하는 도면이다. 도 40에서는, 글로벌 데이터선 DB2가 버퍼 회로 BF01에 결합되고, 글로벌 데이터선 DB6이 버퍼 회로 BF12에 결합된다. 버퍼 회로 BF21이 글로벌 데이터선 DB13에 결합되고, 버퍼 회로 BF32가 글로벌 데이터선 DB9에 결합된다.
×32 비트 구성에서, 테스트 데이터 기입시에, 프리 앰프/기입 드라이브 회로 PAWDX는, 글로벌 데이터선 DB2상의 데이터에 따라 4 비트 데이터를 생성하여 메인 데이터선 MIOX0-MIOX3에 전달한다. 프리 앰프/기입 드라이브 회로 PAWDX1은 글로벌 데이터선 DB6상의 데이터를 신장하여 4 비트 데이터를 생성하여, 메인 데이터선 MIOX4-MIOX7에 전달한다.
프리 앰프/기입 드라이브 회로 PAWDX2는 글로벌 데이터선 DB13상의 1 비트 데이터를 신장하여 4 비트 데이터를 생성해서, 메인 데이터선 MIOX10-MIOX13에 전달한다. 프리 앰프/기입 드라이브 회로 PAWDX3은 글로벌 데이터선 DB9상의 데이터를 4 비트 데이터에 신장하여, 메인 데이터선 MIOX14-MIOX17에 전달한다.
축퇴 동작시에는, 버퍼 회로 BF01이, 메인 데이터선 MIO0-MIO3으로부터의 (대응하는 프리 앰프를 통해 인가되는) 4 비트 데이터 및 프리 앰프/기입 드라이브 회로 PAWDX0으로부터 인가되는 4 비트 데이터를 1 비트 데이터로 축퇴하여, 글로벌 데이터선 DB2에 출력한다. 버퍼 회로 BF12가 메인 데이터선 MIO4-MIO7로부터의 4 비트 데이터 및 프리 앰프/기입 드라이브 회로 PAWDX1로부터의 4 비트 데이터를 축퇴하여 글로벌 데이터선 DB6에 전달한다.
버퍼 회로 BF21이 메인 데이터선 MIO11-MIO13으로부터의 4 비트 데이터와 프리 앰프/기입 드라이브 회로 PAWDX2로부터의 4 비트 데이터를 축퇴하여 1 비트 데이터를 생성하여, 글로벌 데이터선 DB13에 전달한다.
버퍼 회로 BF32는, 메인 데이터선 MIO14-MIO17로부터 프리 앰프를 통해 인가되는 4 비트 데이터와 프리 앰프/기입 드라이브 회로 PAWDX3으로부터의 4 비트 데이터를 축퇴하여, 해당 축퇴 결과를 글로벌 데이터선 DB9에 전달한다.
이 도 40에 나타내는 구성에서, 버퍼 회로 BF01-BF32는 ×32 비트 구성에서는 8 비트 데이터를 1 비트 데이터로 축퇴하여, 각각 축퇴 결과를 글로벌 데이터선쌍 DB2, DB6, DB13 및 DB9에 전달한다. 따라서, 이 도 40에 나타내는 구성의 경우, 축퇴 동작시에 데이터 비트 폭에 따라 글로벌 데이터선과 데이터 단자와의 대응 관계를 전환할 필요가 없어, 용이하게, ×16 비트 구성 및 ×32 비트 구성에서, 4 비트 축퇴 및 8 비트 축퇴를 실행하여, 동일한 데이터 단자에 축퇴 결과를 출력할 수 있다. 따라서, 데이터 출력 회로의 구성으로서는, 도 36 및 도 39에 나타내는 출력 회로를 데이터 출력 회로로서 이용할 수 있어, 데이터 출력 회로의 구성이 간략화된다.
도 41은 도 40에 나타내는 버퍼 회로 BFO1, BF12, BF21, 및 BF32의 구성의 일례를 도시하는 도면이다. 도 41에서는, 이들 버퍼 회로는 동일 구성을 갖기 때문에, 버퍼 회로 BF를 총칭적으로 나타낸다.
도 41에 나타내는 버퍼 회로 BF는, 도 33에 나타내는 버퍼 회로 BF의 구성과 이하의 점이 다르다. 압축 회로(4a)에서, 노드 ND21a와 접지 노드의 사이에, 또한, 축퇴 대상의 프리 앰프(프리 앰프/기입 드라이브 회로 PWADX에 포함함)로부터의 판독 데이터 비트 PD<4>-PD<7>을 각각 게이트에 받는 N 채널 MOS 트랜지스터 TRA4-TRA7이 또한 병렬로 접속된다. 또한, 압축 회로(4b)에서, 노드 ND21b와 접지 노드의 사이에, 병렬로, 각각 대응하는 프리 앰프로부터의 상보 내부 판독 신호 /PD<4>-/PD<7>를 게이트에 받는 N 채널 MOS 트랜지스터 TRB4-TRB7이 접속된다. 이 도 41에 나타내는 버퍼 회로 BF의 다른 구성은, 도 33에 나타내는 버퍼 회로 BF의 구성과 동일하며, 대응하는 부분에는 동일 참조 번호를 부여하여, 상세 설명은 생략한다.
MOS 트랜지스터 TRA4-TRA7 및 TRB4-TRB7의 게이트에, 대응하는 32 비트 구성전용으로 배치되는 프리 앰프/기입 드라이브 회로로부터의 내부 판독 데이터가 전송된다. 따라서, 이 압축 회로(4a 및 4b) 각각에서 8 비트의 신호가 1 비트의 신호로 압축되어, 글로벌 데이터선 DBk 및 /DBk에 전달된다. 메모리 셀의 양호/불량 검출 동작은 4 비트 축퇴 동작과 동일하다.
노드 ND21a 및 ND21b 각각에 8개의 트랜지스터가 병렬로 접속된다. 그러나, 데이터 판독시에 노드 ND21a 및 노드 ND21b는 각각 MOS 트랜지스터(103a 및 103b)를 통해 노드 ND20a 및 ND20b에 접속되기 때문에, 노드 ND20a 및 ND20b는 각각 기생 용량이 작고, 고속이며, 내부 판독 데이터에 따라 노드 ND20a 및 ND20b를 구동할 수 있다.
×16 비트 구성시에는, 32 비트 전용으로 배치되는 프리 앰프/기입 드라이브 회로 PAWDX는 비활성 상태로 유지되고, 내부 판독 데이터는 L 레벨이다. 따라서, 압축 회로(4a)에서는 MOS 트랜지스터 TRA4-TRA7은, 전부 오프 상태에 있고, 또한, 압축 회로(4b)에서는 MOS 트랜지스터 TRB4-TRB7은 전부 오프 상태에 있다.
따라서, 압축 회로(4a 및 4b)에서, 대응하는 32 비트 전용으로 배치되는 프리 앰프/기입 드라이브 회로로부터의 4 비트 데이터를 병렬로 받도록 구성되어 있더라도, ×16 비트 구성시에서의 4 비트 축퇴 동작에는, 조금도 악영향을 미치지 않는다.
또한, 이들 32 비트 전용의 프리 앰프/기입 드라이브 회로로부터의 내부 판독 데이터 비트 PD<7:4> 및 /PD<7:4>의 각 비트와 데이터 비트 폭 지시 신호 MOD32와의 AND를 취한 신호를, MOS 트랜지스터 TRA7-TRA4 및 TRB7-TRB4의 게이트에 인가해도 된다.
또한, 도 40 및 도 41에 나타내는 구성에서, 메인 데이터선 MIO0-MI03과 메인 데이터선 MIOX0-MIOX3의 각각에 대하여 4 비트 축퇴를 실행한 후, 데이터 출력 회로에서 다시 2 비트를 1 비트로 축퇴하는 동작이 행해져도 된다. 다른 메인 데이터선 MI04-MIO7 및 MIOX4-MIOX7의 세트, 메인 데이터선 MIO10-MIO13 및 MIOX10-MIOX13의 세트, 및 MIO14-MI017 및 MIOX14-MIOX17 세트 각각에서도 마찬가지이다.
또한, ×32 비트 구성에서, 기입 데이터를 반전하는 경우에, 반전 데이터는 공통의 행 블럭에 대하여 전송된다. 따라서, 도 40에 도시하는 바와 같이, 하나의 데이터로부터 8 비트 데이터를 생성할 때에 8 비트 데이터 전체의 비트값을 반전할 필요가 있다. 축퇴 동작시에는, 따라서, 반전된 8 비트 데이터가 버퍼 회로 BF에 전송되거나 또는 비반전의 8 비트 데이터가 버퍼 회로 BF에 전송된다. 따라서, 8 비트 데이터를 도 41에 나타내는 버퍼 회로에서 한번에 1 비트 데이터로 축퇴하더라도, 정확하게 메모리 셀의 양호/불량을 판정할 수 있다.
이 도 40에 나타내는 구성에서 기입 드라이버의 구성은, 도 22에 나타내는 구성과 마찬가지의 구성을 이용할 수 있다. 비트값의 반전이 8 비트 단위로 행해지는 경우에도, 프리 앰프/기입 드라이브 회로 PWAD 및 PWADX는 각각 4 비트의 기입 드라이버를 가질 뿐이며, 도 22에 나타내는 구성을 이용하여 테스트시에 동일한 테스트 데이터를 받는 기입 드라이버에서 비트 반전을 행함으로써, 8 비트의 반전데이터를 생성할 수 있다.
또한, 상술한 설명에서, 데이터 비트 폭이 ×16 비트 및 ×32 비트의 사이에서 전환되는 구성에 대하여 설명하고 있다. 그러나, 이 데이터 비트 폭은, 이 16 비트 및 32 비트에 한정되지 않고, 다른 데이터 비트 폭이어도 된다.
또한, 상술한 구성에서는, 데이터 단자는 출력 데이터 및 입력 데이터에 대하여 공통으로 배치되어 있다. 그러나, 데이터 단자는 출력 데이터 단자와 입력 데이터 단자가 따로따로 배치되어도 된다.
이상과 같이, 본 발명에 따르면, 제 1 및 제 2 데이터 비트 폭 공통으로 이용되는 제 1 메인 데이터선과, 제 2 데이터 비트 폭 전용으로 이용되는 제 2 메인 데이터선을 배치하고 있어, 용이하게 데이터 비트 폭의 변경을 실행할 수 있다. 또한, 제 2 데이터 비트 폭 전용으로 제 2 메인 데이터선을 배치함으로써, 멀티 비트 테스트 모드시에, 축퇴 대상의 메인 데이터선의 세트를 변경하는 일 없이 용이하게 축퇴 동작을 실행할 수 있고, 또한 제 1 메인 데이터선의 축퇴 결과 및 제 2 메인 데이터선의 축퇴 결과를 조합시킴으로써, 동일한 데이터 단자에 이들의 축퇴 결과를 출력할 수 있다.
또한, 제 1 비트 폭 모드시에, 제 1 메인 데이터선의 데이터를 소정 수 비트로 축퇴하고, 또한 제 2 비트 폭의 모드시에, 제 1 및 제 2 메인 데이터선의 데이터를 소정수의 비트로 축퇴함으로써, 제 1 및 제 2 비트 폭의 어느 것이든, 축퇴결과의 비트 수는 동일하며, 동일한 단자에 축퇴 결과를 출력할 수 있어, 데이터 비트 폭에 관계없이 동일한 테스터를 이용하여 테스트를 실행할 수 있다.
또한, 제 1 및 제 2 메인 데이터선에 대응하여 글로벌 데이터선을 배치하여, 제 2 비트 폭의 모드시에는 제 1 메인 데이터선의 소정 수마다 1 비트 데이터로 압축하고, 또한 제 2 메인 데이터선의 소정 수의 데이터선의 데이터를 각각 1 비트 데이터로 축퇴하며, 이어서, 글로벌 데이터선의 소정의 세트의 데이터를 축퇴하여 데이터 단자에 출력함으로써, 제 1 및 제 2 비트 폭 모드시에도 용이하게 동일한 축퇴 형태로 데이터 비트의 압축에서 행하고, 압축 결과를 동일 단자에 출력할 수 있으며, 제 l 및 제 2 비트 폭 모드시에 이들 제 1 및 제 2 비트 폭의 공약수로의 축퇴 동작을 용이하게 실행할 수 있다.
또한, 제 2 비트 폭 모드시에는, 제 1 메인 데이터선 및 제 2 메인 데이터선각각이 대응하는 메인 데이터선의 데이터를 축퇴함으로써 용이하게 근방에 배치된 프리 앰프 회로의 출력을 이용하여 축퇴 처리를 실행할 수 있다. 또한, 제 1 및 제 2 비트 폭 모드시 각각에 있어 동시에 선택되는 메모리 블럭에 대하여 동시에 판정 동작을 실행할 수 있다.
또한, 근방에 배치된 프리 앰프 회로의 출력 데이터 비트 폭의 축퇴를 실행할 뿐이며, 배선이 착종하는 것을 방지할 수 있다.
또한, 제 1 메인 데이터선 및 제 2 메인 데이터선의 데이터를 각각 압축하여, 이들 제 1 메인 데이터선 및 제 2 메인 데이터선이 대응하는 압축 데이터를 다시 압축하여 출력함으로써, 제 1 및 제 2 비트 폭의 어떤 것이든 축퇴 형태를 동일하게 할 수 있어, 데이터 비트 폭에 관계없이 동일한 구성을 이용하여 축퇴 동작을 실행할 수 있다.
또한, 제 1 메인 데이터선의 소정 수의 데이터선의 데이터를 축퇴하고, 또한 제 2 메인 데이터선의 소정 수의 메인 데이터선을 1 비트 데이터로 축퇴하고, 제 1 메인 데이터선의 축퇴 결과를 다시 축퇴하고, 또한 제 2 메인 데이터선의 축퇴 결과를 다시 축퇴함으로써, 동일한 메인 데이터선의 그룹에 대하여 축퇴 동작을 실행할 수 있어 불량 메인 데이터선을 용이하게 식별할 수 있다.
또한, 제 2 비트 폭 모드시에는 제 1 및 제 2 메인 데이터선의 소정의 데이터선으로 데이터 비트를 반전하여 전달함으로써 인접 메모리 셀 사이에 논리 레벨이 다른 데이터를 기입할 수 있다.
또한, 이 축퇴 회로로서, 소정 수의 데이터선의 데이터 비트에 따라 선택적으로 도통하는 복수의 판독 트랜지스터와, 동작 모드 지시 신호와 테스트 모드 지시 신호에 따라 이들 복수의 판독 트랜지스터가 결합되는 노드를 내부 노드에 결합함으로써 이 내부 노드의 부하 용량을 경감할 수 있어, 정확하고 또한 고속으로 축퇴 동작을 실행할 수 있다.
또한, 메모리 블럭에, 이들 제 1 및 제 2 비트 폭의 공약수의 국부 데이터선을 배치하여, 메모리 블럭 지정 신호와 데이터 비트 폭 지정 신호에 따라 국부 데이터선과 제 1 및 제 2 메인 데이터선에 선택적으로 접속함으로써, 제 1 및 제 2 비트 폭에 따라 용이하게 국부 데이터선과 메인 데이터선의 접속을 전환할 수 있다. 이 경우, 제 2 메인 데이터선은, 제 2 비트 폭 모드시에 따라 이용될 뿐이며,제 1 및 제 2 비트 폭에서 접속을 전환하는 부분의 수를 최소한으로 할 수 있고, 또한 그 접속의 대응 관계도 규칙적으로 설정할 수 있어, 용이하게 데이터 비트 폭에 따라 국부 데이터선과 메인 데이터선과의 접속을 전환할 수 있다.
또한, 블럭 선택 신호에 따라 접속을 전환함으로써 제 1 및 제 2 데이터 비트 폭에서 선택되는 메모리 블럭의 수가 다른 경우에도 그 접속 경로를 데이터의 충돌이 발생하지 않도록 용이하게 전환할 수 있다.
또한, 국부 데이터선이 인접 메모리 블럭에서 공유될 경우, 비트 폭 지정 신호가 제 2 데이터 비트 폭을 지정할 때, 블럭 선택 신호에 따라 국부 데이터선과 메인 데이터선의 접속을 변경함으로써 메모리 블럭 선택 단위의 경계 영역에 배치되는 메모리 블럭이 선택될 경우에도, 정확하게, 국부 데이터선과 메인 데이터선과의 접속을 확립할 수 있다.
또한, 복수의 메모리 블럭의 소정의 메모리 블럭에, 제 1 및 제 2 비트 폭에 관계없이 대응하는 국부 데이터선을 제 1 메인 데이터선의 미리 정해진 공통의 메인 데이터선에 결합하는 회로를 배치함으로써 데이터 비트 폭 변경시에서의 접속 변경을 위한 회로 구성의 점유 면적을 저감할 수 있고, 또한 전환 회로의 구성을 간략화할 수 있으며, 또한 그 점유 면적을 저감할 수 있다. 이렇게 하여, 최소한의 회로의 접속 변경에 의해, 제 1 및 제 2 데이터 비트 폭 양자를 실현하는 반도체 기억 장치를 실현할 수 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (3)

  1. 데이터 비트 폭이, 제 1 비트 폭과 상기 제 1 비트 폭보다도 큰 제 2 비트 폭으로 택일적으로 설정 가능한 반도체 기억 장치로서,
    상기 제 1 비트 폭의 모드시 및 상기 제 2 비트 폭의 모드시 양자에서 사용되는 제 1 비트 폭의 제 1 데이터 단자와,
    상기 제 1 데이터 단자에 대응하여 배치되는 상기 제 1 비트 폭의 제 1 메인 데이터선과,
    상기 제 1 비트 폭의 모드시에 사용하지 않게 되는 제 2 데이터 단자와,
    상기 제 2 데이터 단자에 대응하여 배치되고, 또한 상기 제 2 데이터 단자와 비트 폭이 동일한 제 2 메인 데이터선을 구비하며,
    상기 제 1 메인 데이터선과 상기 제 1 데이터 단자와의 대응 관계는 상기 제 1 비트 폭의 모드시 및 상기 제 2 비트 폭의 모드시에 동일하고, 또한
    상기 제 2 데이터 단자는 상기 제 1 비트 폭과 상기 제 2 비트 폭의 차이와 동일한 비트 폭을 갖는 반도체 기억 장치.
  2. 제 1 항에 있어서,
    테스트 모드시에, 상기 제 1 비트 폭의 모드시에는, 상기 제 1 메인 데이터선의 데이터를 소정수의 비트로 축퇴하여, 상기 제 1 데이터 단자의 미리 정해진상기 소정수의 데이터 단자로부터 축퇴 데이터 비트를 각각 출력하고, 또한 상기 제 2 비트 폭의 모드시에, 상기 제 1 및 제 2 메인 데이터선의 데이터를 상기 소정수의 비트로 축퇴하여, 상기 미리 정해진 소정수의 상기 제 1 데이터 단자로부터 출력하는 축퇴 회로를 더 구비하는 반도체 기억 장치.
  3. 제 1 항에 있어서,
    상기 테스트 모드시에, 상기 제 2 비트 폭의 모드시에는, 상기 제 1 및 제 2 메인 데이터선의 소정의 데이터선으로 외부로부터의 테스트 데이터 비트를 반전하여 전송하는 회로를 더 구비한 반도체 기억 장치.
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