JPS60103587A - 半導体記憶装置のメモリセルキヤパシタ電圧印加回路 - Google Patents
半導体記憶装置のメモリセルキヤパシタ電圧印加回路Info
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- JPS60103587A JPS60103587A JP58210099A JP21009983A JPS60103587A JP S60103587 A JPS60103587 A JP S60103587A JP 58210099 A JP58210099 A JP 58210099A JP 21009983 A JP21009983 A JP 21009983A JP S60103587 A JPS60103587 A JP S60103587A
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に係シ、薄い酸化膜を有するＭ
ＯＳ型（絶縁ｙート型）キャパシタを用いたメモリセル
分有する半導体記憶装置のメモリセルキャパシタ電圧印
加回路に関する。
ＯＳ型（絶縁ｙート型）キャパシタを用いたメモリセル
分有する半導体記憶装置のメモリセルキャパシタ電圧印
加回路に関する。
最近のダイナミック型メモリは、極めて薄い絶縁膜を用
いて作られた記憶用のＭＯＳキャパシタとトランス７ア
ダート用のＭＯＳ ｝ランジスタと金有するダイナミッ
ク型メモリセル刀≦用いられている。通常、上記メモリ
セルのＭＯＳキヤ・ぐシタは〜一方の電極（半導体基板
表１川側の電１１返）がＭＯ８）”’９ンジスタに接続
され、残りの一方の電極（Ｋｌ化膜上の電極）が外部か
ら印加される電源電圧ＶＣＣに固定される。このように
ＭＯＳキャｌ？シタの一方の電極に外部印加′電圧ＶＣ
Ｃを加えることは、ＭＯＳキャパシタ下向の半ノ！７体
基板層表面を強い反転状態にするブこめに必要であった
。しかし、近年は、メモリセルによｐ多くの電荷を蓄え
ることが要請されて」＝′シ、イオンイングラチージョ
ン技術も進歩しているので、前記ＭＯＳキーヤパシタ全
エンハンスメントモードに（Ｌｔてディグレージョンモ
ーげにすることが多い。こうすることにより、ＭＯＳキ
ャノぐシタ下問の半４メ体層表面は常に反転状態になる
ので、前述Ｌ タようにＭＯＳキャパシタの一方の電極
をＶＣＣ電圧に固定する必然性がなくなっている。
いて作られた記憶用のＭＯＳキャパシタとトランス７ア
ダート用のＭＯＳ ｝ランジスタと金有するダイナミッ
ク型メモリセル刀≦用いられている。通常、上記メモリ
セルのＭＯＳキヤ・ぐシタは〜一方の電極（半導体基板
表１川側の電１１返）がＭＯ８）”’９ンジスタに接続
され、残りの一方の電極（Ｋｌ化膜上の電極）が外部か
ら印加される電源電圧ＶＣＣに固定される。このように
ＭＯＳキャｌ？シタの一方の電極に外部印加′電圧ＶＣ
Ｃを加えることは、ＭＯＳキャパシタ下向の半ノ！７体
基板層表面を強い反転状態にするブこめに必要であった
。しかし、近年は、メモリセルによｐ多くの電荷を蓄え
ることが要請されて」＝′シ、イオンイングラチージョ
ン技術も進歩しているので、前記ＭＯＳキーヤパシタ全
エンハンスメントモードに（Ｌｔてディグレージョンモ
ーげにすることが多い。こうすることにより、ＭＯＳキ
ャノぐシタ下問の半４メ体層表面は常に反転状態になる
ので、前述Ｌ タようにＭＯＳキャパシタの一方の電極
をＶＣＣ電圧に固定する必然性がなくなっている。
むしろ、ＭＯＳキヤＡ？シタの薄い１衣化膜の劣化や破
壊を防止したり、メモリセルの動作が’ｌｉ、ｉ：源電
圧ｖｃｃの瞬時変動の影響を受けないようにするには、
ＭＯＳキャパシタの一方の′【ｄ極をＶＣＣ電圧よｐも
低い接地電圧ＶＳｇと、か２ ＶＣＣにする（米国特許
第４２２５９４５公報に開示されている）の方が良いと
思われるようになっている。
壊を防止したり、メモリセルの動作が’ｌｉ、ｉ：源電
圧ｖｃｃの瞬時変動の影響を受けないようにするには、
ＭＯＳキャパシタの一方の′【ｄ極をＶＣＣ電圧よｐも
低い接地電圧ＶＳｇと、か２ ＶＣＣにする（米国特許
第４２２５９４５公報に開示されている）の方が良いと
思われるようになっている。
一方、現実にメモリを量産する場合、生産されたメモリ
の中には多くの欠陥を含みながらも一応の動作をする欠
陥品が含まれておシ、これらの欠陥品を出荷前に識別す
ることが製品の品質を保証する上で重要である。現在、
上記欠陥品を仕分けするために種々のストレス印加試験
を行なっておｐ、ＬＳＩ（大規模集積回路）メモリの場
合にはバイアス（Ｂ）一温度（Ｔ）試験およびレギーラ
ー試験（通常動作試験）を行なっている。これらの試験
はストレス加速試験であり、通常動作電圧の規格（たと
えば５ｖ）よシ高い動作電圧（たとえば７〜ＳＶ）を印
加して行なう。このようにすれば、メモリセルのＭＯＳ
キャノ９シタの薄い酸化膜に何らかの欠陥がある場合、
この欠陥部分を意図的に破壊することが可能になり、出
荷前にスクリーニングを行なうことができる。
の中には多くの欠陥を含みながらも一応の動作をする欠
陥品が含まれておシ、これらの欠陥品を出荷前に識別す
ることが製品の品質を保証する上で重要である。現在、
上記欠陥品を仕分けするために種々のストレス印加試験
を行なっておｐ、ＬＳＩ（大規模集積回路）メモリの場
合にはバイアス（Ｂ）一温度（Ｔ）試験およびレギーラ
ー試験（通常動作試験）を行なっている。これらの試験
はストレス加速試験であり、通常動作電圧の規格（たと
えば５ｖ）よシ高い動作電圧（たとえば７〜ＳＶ）を印
加して行なう。このようにすれば、メモリセルのＭＯＳ
キャノ９シタの薄い酸化膜に何らかの欠陥がある場合、
この欠陥部分を意図的に破壊することが可能になり、出
荷前にスクリーニングを行なうことができる。
ところで、前述したようにメモリセルのＭＯ３■
キャパシタの印加電圧を−ＶＣＣとかＶＢ２のように低
くしたＬＳＩメモリに対しては、前述したように外部か
ら高い電圧を加えてスクリーニングを行なうことができ
なくなシ、ＬＳＩメモリの品質保証上重大な問題が残る
。また、ｆｖｌＯＳキヤ・クシタの印加電圧がＴ’ＶＣ
ＣになっているＬＳＩメモリの」場合には、スクリーニ
ング効果全十分に得るためにはバーンイン時間を長くす
る必要がｄす９、これに伴って生産時間の増大、テスト
コストの増大、パーンイジテスト用恒温室などのテスト
設備の増設など全゛まねく欠点がある。
くしたＬＳＩメモリに対しては、前述したように外部か
ら高い電圧を加えてスクリーニングを行なうことができ
なくなシ、ＬＳＩメモリの品質保証上重大な問題が残る
。また、ｆｖｌＯＳキヤ・クシタの印加電圧がＴ’ＶＣ
ＣになっているＬＳＩメモリの」場合には、スクリーニ
ング効果全十分に得るためにはバーンイン時間を長くす
る必要がｄす９、これに伴って生産時間の増大、テスト
コストの増大、パーンイジテスト用恒温室などのテスト
設備の増設など全゛まねく欠点がある。
本発明は上記のπ消に鑑みてなされたものでｈメモリセ
ルの動作が動作電済（の瞬時変動の影響ヲ受は難いとか
メモリセルのＭＯＳキヤｉ４シタの薄い酸化膜の劣化や
破壊が防止されるなどの利点を残しながら、スクリーニ
ングを効果的、高能率的に行なうことが可能な半導体記
憶装置のメモリセルキャｉＪ？シタ電圧印加回路を提供
するものである。
ルの動作が動作電済（の瞬時変動の影響ヲ受は難いとか
メモリセルのＭＯＳキヤｉ４シタの薄い酸化膜の劣化や
破壊が防止されるなどの利点を残しながら、スクリーニ
ングを効果的、高能率的に行なうことが可能な半導体記
憶装置のメモリセルキャｉＪ？シタ電圧印加回路を提供
するものである。
即ち、本発明は、それぞれ記憶用のＭＯＳキャ１２シタ
を用いたメモリセル群を有する半導体記憶装置における
上記各ＭＯＳキヤ・やシタの一方の′ｆ↓も４１の共通
接続点に、ＭＯＳキャ／′Ｉ？シタの通常動作用の低い
電圧またはこの電圧よシ高いスクリーニング用の電圧を
選択的に印加する切換回路を具備すること全特徴とする
ものである。
を用いたメモリセル群を有する半導体記憶装置における
上記各ＭＯＳキヤ・やシタの一方の′ｆ↓も４１の共通
接続点に、ＭＯＳキャ／′Ｉ？シタの通常動作用の低い
電圧またはこの電圧よシ高いスクリーニング用の電圧を
選択的に印加する切換回路を具備すること全特徴とする
ものである。
〔発明の実施例〕
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図はダイナミック型ＬＳＩメモリの一部を示してお
シ、１・・・はそれぞれメモリセルアレイにおけるダイ
ナミック型メモリセルであって、それぞれたとえば１個
のＭＯ８）う／ジメタ２と１ 個のＭＯＳキャパシタ３
とが直列接続されている。上記ＭＯ３）ランゾスタ２の
−９；１″ｉｉ （１’ゞレイン）はビット線４に接続
され、そのｒ−トは１テｉ：３．１１＜６ａ ｓ Ｋ接
続されておシ、ＭＯＳキャノｅシタ３の一ψ１１シ（ば
化膜上の電極）は共通泉続されて゛いる・一方、ＶＣＰ
は前記ＭＯＳキャノＳシタ３の一！、“Ｍに通常動作時
に印加すぺぎ−Ｌ ｖｃｃとか接地”、（ｌ、Ｉ−Ｅ。
シ、１・・・はそれぞれメモリセルアレイにおけるダイ
ナミック型メモリセルであって、それぞれたとえば１個
のＭＯ８）う／ジメタ２と１ 個のＭＯＳキャパシタ３
とが直列接続されている。上記ＭＯ３）ランゾスタ２の
−９；１″ｉｉ （１’ゞレイン）はビット線４に接続
され、そのｒ−トは１テｉ：３．１１＜６ａ ｓ Ｋ接
続されておシ、ＭＯＳキャノｅシタ３の一ψ１１シ（ば
化膜上の電極）は共通泉続されて゛いる・一方、ＶＣＰ
は前記ＭＯＳキャノＳシタ３の一！、“Ｍに通常動作時
に印加すぺぎ−Ｌ ｖｃｃとか接地”、（ｌ、Ｉ−Ｅ。
ＶＳ８などの低い電圧、ＶＣＣは：ｌｌ１ｌ常の、ａ縁
布ＩＩＥ。
布ＩＩＥ。
φはメモリの通常動作時にはハイレベルとなりスクリー
ニング中はロウレベルになるｊ’１１’Ｊ ｆｌｉ ’
Ｉ：Ｗ号、φは上記φとは逆相の制（ｆ’ｌ ４＜ ’
ｆ’ｊであり、これらは切換回路６に供給される。この
ｊ：）Ｊ ｌ’Ｈ，４回路６において、？および８はそ
れぞれＮ ｆ、ｙ’ノネルエンハンスメント型の６１０
８ ）ランノスタでｈｉ、それぞれの一端は共通に前記
メモリセルト・・の各ＭＯＳキャパシタ３の共通接続点
に接続されており、それぞれの他端は対応してｒｌｆｆ
記ＶＣＰ ４ｆ、圧、Ｖｃｃ社圧が印加され、それぞれ
のダー１−１１：対応して前記制御信号φ、φが印加さ
れる。
ニング中はロウレベルになるｊ’１１’Ｊ ｆｌｉ ’
Ｉ：Ｗ号、φは上記φとは逆相の制（ｆ’ｌ ４＜ ’
ｆ’ｊであり、これらは切換回路６に供給される。この
ｊ：）Ｊ ｌ’Ｈ，４回路６において、？および８はそ
れぞれＮ ｆ、ｙ’ノネルエンハンスメント型の６１０
８ ）ランノスタでｈｉ、それぞれの一端は共通に前記
メモリセルト・・の各ＭＯＳキャパシタ３の共通接続点
に接続されており、それぞれの他端は対応してｒｌｆｆ
記ＶＣＰ ４ｆ、圧、Ｖｃｃ社圧が印加され、それぞれ
のダー１−１１：対応して前記制御信号φ、φが印加さ
れる。
第２図は前記メモリセル１の購造の一列を示しておシ、
２１はＰ形半導体基鈑、２２はドレイン領域、２３はソ
ース領域、２４はダート酸化膜、２５はｒ−ト電極、２
６はＭＯＳキャパシタの一方の電極、２７は反転領域で
ある。
２１はＰ形半導体基鈑、２２はドレイン領域、２３はソ
ース領域、２４はダート酸化膜、２５はｒ−ト電極、２
６はＭＯＳキャパシタの一方の電極、２７は反転領域で
ある。
なお、前記メモリセルト・・の各ＭＯＳキャノクンタ３
は、その酸化膜上の電極２６に前記低い電−！−ｖｃｃ
電圧によってＭＯＳキャパシタ下面の半導体層表面が強
い反転状態になシ得るので・エンハンスメント型、ディ
プレーション型のいずれであってもよい。しかし、上記
ＶＣＰ電圧としてＶ８Ｓ電圧が印加される場合には、こ
のＶＳ８電圧の印加によシ上記半導体層表面が強い反転
状態になることが不可能であるので、前記ＭＯＳキヤ・
ぐシタ３は予めディプレーション型に形成される必要が
るる。
は、その酸化膜上の電極２６に前記低い電−！−ｖｃｃ
電圧によってＭＯＳキャパシタ下面の半導体層表面が強
い反転状態になシ得るので・エンハンスメント型、ディ
プレーション型のいずれであってもよい。しかし、上記
ＶＣＰ電圧としてＶ８Ｓ電圧が印加される場合には、こ
のＶＳ８電圧の印加によシ上記半導体層表面が強い反転
状態になることが不可能であるので、前記ＭＯＳキヤ・
ぐシタ３は予めディプレーション型に形成される必要が
るる。
而して、上記Ｌ３Ｉメモリにおいて、通常動作時はトラ
ンジスタ７がオン、トランジスタ８がオフになシ、メモ
リセルト・・の各ＭＯＳキャパシタ３の一方の電極（酸
化膜上の電極）２６には上記トランジスターを通じて低
い電圧ｖｃｐが印加される。したがって、ＭＯＳキヤ・
Ｐシタ３の１（ケい酸化膜２４に劣化や破壊が生じるこ
とはなく、動作電源電圧ＶＣＣの瞬時変動が生じたとし
てもＭＯＳキャパシタ３にＶＣＣ電圧が直接に印加され
てはいないのでメモリセルト・・の動作は悪影、／、Ｉ
ｊ！を受け難い。
ンジスタ７がオン、トランジスタ８がオフになシ、メモ
リセルト・・の各ＭＯＳキャパシタ３の一方の電極（酸
化膜上の電極）２６には上記トランジスターを通じて低
い電圧ｖｃｐが印加される。したがって、ＭＯＳキヤ・
Ｐシタ３の１（ケい酸化膜２４に劣化や破壊が生じるこ
とはなく、動作電源電圧ＶＣＣの瞬時変動が生じたとし
てもＭＯＳキャパシタ３にＶＣＣ電圧が直接に印加され
てはいないのでメモリセルト・・の動作は悪影、／、Ｉ
ｊ！を受け難い。
これに対して、スクリーニング中（ｌよトランジスタ７
がオフ、トランジスタ８がオンにな）、前１１己各八・
１０Ｓキヤパシタ３には上；１己トランジスタ８を通じ
てｖｃｃ電圧が印加される。このように、前記電圧ＶＣ
Ｐに比べて高いｖＣＣ定圧が印加されてスクリーニング
が行なわれるので、ＶＣＰ ’４圧によるスクリーニン
グに比べて効、１）ｂ的に高能率的に欠陥の検出が可能
になる。
がオフ、トランジスタ８がオンにな）、前１１己各八・
１０Ｓキヤパシタ３には上；１己トランジスタ８を通じ
てｖｃｃ電圧が印加される。このように、前記電圧ＶＣ
Ｐに比べて高いｖＣＣ定圧が印加されてスクリーニング
が行なわれるので、ＶＣＰ ’４圧によるスクリーニン
グに比べて効、１）ｂ的に高能率的に欠陥の検出が可能
になる。
第３図は、ＬＳＩメモリがウエダ状態のときスクリーニ
ングを行なう揚台に用いられる前記１ｉＩＪ御信号φ、
＋の発生回路の一列であり、これは前記メモリと同一テ
ップ上に形成されている。
ングを行なう揚台に用いられる前記１ｉＩＪ御信号φ、
＋の発生回路の一列であり、これは前記メモリと同一テ
ップ上に形成されている。
即ち、３０は外部からスクリーニング１ｉｌＪ （ｌ’
Ｊ Ｙｉ圧ｖｓを入力するだめの専用のパッド、３）は
上記・リド３０に入力端が接続された第１のＥｌＤ型イ
フィンパーク２はこの後段に接続された第２のＥ／Ｄ型
インバータである。これらのイン・々−タｓｌ＋３２は
それぞれ駆動用のＮチャンネルエンハンスメント（Ｅ）
２Ｊの＆ｉ０Ｓ ） ランシスタｓｓ、３４と、負荷用
のＮチャンネルディプレーション（Ｄ）型のＭＯＳ ）
ランジスタ３５，３６とからなる。そして、上記第１の
イン・ぐ−タ３１は動作電源としてＶＣＣ電圧が印加さ
れ、その出力信号は前記制御信号φとして供給され、第
２のインバータ３２は前記ｖＳ電圧が動作電源として印
加され、その出力信号は前記制御信号ｊとして供給され
る。なお、３７は前Ｂ己・フッド３０とＶ８Ｂ電位端と
の間に接続された抵抗であるＯ 而して、ウニｐ状態におけるスクリーニング中には、パ
ッド３０にｖＣＣ電圧より高いスフ１ノーニング制御電
圧Ｖｓが印加される。したカニって、第１のインバータ
３１の出力信号φはＶＩ！８電圧となシ、第２のイン・
々−タ３２の出力信号φはほぼｖｓ定電圧なるので、第
１図のメモリセルト・・にはトランジスタ８を通じてＶ
ｃｃ”１ＺＥＥが印加されるようになる。これに対して
、チップがノやッケージに収納された後における通’、
：！ｉ励作時には、スクリーニング制御電圧Ｖｓは印加
されず、第１のインバータ３１の入力；ｆ’＋：５は抵
抗３７’ｆ介してＶｓｓｆｉ圧になっていてぞの出力イ
ムー弓φはほぼＶＣＣ電圧となり、第２のインバータ３
２の出力信号φはｖｓｓ電圧となるので、２１３１図の
メモリセルト・・にはトラン・シスタフ全通じて低い電
圧”ＣＰが印加されるようになる。
Ｊ Ｙｉ圧ｖｓを入力するだめの専用のパッド、３）は
上記・リド３０に入力端が接続された第１のＥｌＤ型イ
フィンパーク２はこの後段に接続された第２のＥ／Ｄ型
インバータである。これらのイン・々−タｓｌ＋３２は
それぞれ駆動用のＮチャンネルエンハンスメント（Ｅ）
２Ｊの＆ｉ０Ｓ ） ランシスタｓｓ、３４と、負荷用
のＮチャンネルディプレーション（Ｄ）型のＭＯＳ ）
ランジスタ３５，３６とからなる。そして、上記第１の
イン・ぐ−タ３１は動作電源としてＶＣＣ電圧が印加さ
れ、その出力信号は前記制御信号φとして供給され、第
２のインバータ３２は前記ｖＳ電圧が動作電源として印
加され、その出力信号は前記制御信号ｊとして供給され
る。なお、３７は前Ｂ己・フッド３０とＶ８Ｂ電位端と
の間に接続された抵抗であるＯ 而して、ウニｐ状態におけるスクリーニング中には、パ
ッド３０にｖＣＣ電圧より高いスフ１ノーニング制御電
圧Ｖｓが印加される。したカニって、第１のインバータ
３１の出力信号φはＶＩ！８電圧となシ、第２のイン・
々−タ３２の出力信号φはほぼｖｓ定電圧なるので、第
１図のメモリセルト・・にはトランジスタ８を通じてＶ
ｃｃ”１ＺＥＥが印加されるようになる。これに対して
、チップがノやッケージに収納された後における通’、
：！ｉ励作時には、スクリーニング制御電圧Ｖｓは印加
されず、第１のインバータ３１の入力；ｆ’＋：５は抵
抗３７’ｆ介してＶｓｓｆｉ圧になっていてぞの出力イ
ムー弓φはほぼＶＣＣ電圧となり、第２のインバータ３
２の出力信号φはｖｓｓ電圧となるので、２１３１図の
メモリセルト・・にはトラン・シスタフ全通じて低い電
圧”ＣＰが印加されるようになる。
第４図は、ＬＳＩメモリのチップがセラミ、りあるいは
プラスチックのＡ？ッケーノに収容された状態でスクリ
ーニングを行なうために同一チップ上に設けられた制御
信号（φ、φ）発生回路の一例を示している。この場合
、スクリーニング制御電圧Ｖｓｔ印加するために、専用
の外部ピンを設置することなく、既存の入出力ピンのう
ち適当な１個のピン（７ｊ−夕出力ビンＰＯが後述する
理由によシ適して（へる）’１ｉｒｌｉｔ用ビンとして
いる。即ち、４０はデータ出力ビンＰｏにスクリーニン
グ制御電圧Ｖｓ （通常の電源電圧ＶＣＣよシ高い）が
印加されているか否かを判別するスクリーニング状態判
別回路で１、これは上記ピンＰｏに入力側が接続された
Ｂｅフィルタ回路４ノと、このフィルタ回路４１の出力
側に接続されたフリッゾ７０ッグ回路４４Ｆ−とからな
る。
プラスチックのＡ？ッケーノに収容された状態でスクリ
ーニングを行なうために同一チップ上に設けられた制御
信号（φ、φ）発生回路の一例を示している。この場合
、スクリーニング制御電圧Ｖｓｔ印加するために、専用
の外部ピンを設置することなく、既存の入出力ピンのう
ち適当な１個のピン（７ｊ−夕出力ビンＰＯが後述する
理由によシ適して（へる）’１ｉｒｌｉｔ用ビンとして
いる。即ち、４０はデータ出力ビンＰｏにスクリーニン
グ制御電圧Ｖｓ （通常の電源電圧ＶＣＣよシ高い）が
印加されているか否かを判別するスクリーニング状態判
別回路で１、これは上記ピンＰｏに入力側が接続された
Ｂｅフィルタ回路４ノと、このフィルタ回路４１の出力
側に接続されたフリッゾ７０ッグ回路４４Ｆ−とからな
る。
上記フィルタ回路４１は、入出力端間に接続された抵抗
４３と、出力端とＶＳＳ端との間に接続されたキャノぐ
シタ４４とからなる。また、前記ノリラグフロツノ回路
４２はＮチャンネルＥ型ＭＯ８）ランジスタ４５〜４８
からな夛、動作電源としてＶＣＣ電圧が印加されている
。この７９２１７０７１回路４２の出力端（つまシ、ス
フθ リーニング状態判別回路４．Ｆの出力端）には第１の≠
型インバータ４９が接続され、この後段に第２のＥ／１
）型インバータ５０が接続され、この後段に第３のイン
バータ５１が接続されている。上記第１、第２のインバ
ータ４９．５０は動作電源としてｖｃｃ電圧が印加され
、第２のインバータ５０の出力信号は制ｆＩｉｌ信号φ
としてなり、第３のインバータ５１は動作電源として前
記ピンＰｏの電圧が印加され、その出力信号は制御信号
φとなる。そして、前記第１のインバータ４９の出力端
と第３のイン・ぐ−タ５１ＯＮチャンネルＥ型の負荷用
ＭＯ８トランジスタ５２のダートとの間にはダートに’
ＶＣＣ准圧が印加されたＮチャンネルＥ型ＭＯ８）ラン
ジスタ５３が接続されている。また、上記第３のインバ
ータ５１においては、負荷用ＭＯ８）ランジメタ５２０
ケゝ−トとソース（出力端）との間にはシートストラッ
プ用のキャｉ９シタ５４が接続されておシ、さらに上記
ｒ−）には”ｃｃ ’Ｉ（ｉ圧より高い′「ｉＺ圧を供
給するためのレベルキーグ回路５５が接続されている。
４３と、出力端とＶＳＳ端との間に接続されたキャノぐ
シタ４４とからなる。また、前記ノリラグフロツノ回路
４２はＮチャンネルＥ型ＭＯ８）ランジスタ４５〜４８
からな夛、動作電源としてＶＣＣ電圧が印加されている
。この７９２１７０７１回路４２の出力端（つまシ、ス
フθ リーニング状態判別回路４．Ｆの出力端）には第１の≠
型インバータ４９が接続され、この後段に第２のＥ／１
）型インバータ５０が接続され、この後段に第３のイン
バータ５１が接続されている。上記第１、第２のインバ
ータ４９．５０は動作電源としてｖｃｃ電圧が印加され
、第２のインバータ５０の出力信号は制ｆＩｉｌ信号φ
としてなり、第３のインバータ５１は動作電源として前
記ピンＰｏの電圧が印加され、その出力信号は制御信号
φとなる。そして、前記第１のインバータ４９の出力端
と第３のイン・ぐ−タ５１ＯＮチャンネルＥ型の負荷用
ＭＯ８トランジスタ５２のダートとの間にはダートに’
ＶＣＣ准圧が印加されたＮチャンネルＥ型ＭＯ８）ラン
ジスタ５３が接続されている。また、上記第３のインバ
ータ５１においては、負荷用ＭＯ８）ランジメタ５２０
ケゝ−トとソース（出力端）との間にはシートストラッ
プ用のキャｉ９シタ５４が接続されておシ、さらに上記
ｒ−）には”ｃｃ ’Ｉ（ｉ圧より高い′「ｉＺ圧を供
給するためのレベルキーグ回路５５が接続されている。
このレペルキーゾ回路５５は、ＮチャンネルＥ型ＭＯＳ
トランジスタ５６ 、５７および充放電用のキャパシタ
５８を用いたチャージポンプ回路からなシ、発振回路（
図示せず）カラの・ぐシス信号に応じてキヤ・そシタ５
８の充放電を行ない、動作電源電圧ＶＣＣの２倍の・ル
Ｃ圧を出力する。上記発振回路は、通常用いられている
自己基板バイアス回路用発振回路を兼用することができ
る。
トランジスタ５６ 、５７および充放電用のキャパシタ
５８を用いたチャージポンプ回路からなシ、発振回路（
図示せず）カラの・ぐシス信号に応じてキヤ・そシタ５
８の充放電を行ない、動作電源電圧ＶＣＣの２倍の・ル
Ｃ圧を出力する。上記発振回路は、通常用いられている
自己基板バイアス回路用発振回路を兼用することができ
る。
なお、前記データ出力ピンＰｏには図示しないがデータ
出力パッファが接続されておシ、メモリの通常動作時に
は上記ピン４０の電圧がＶＣＣ電圧よシ高くなることは
ない。
出力パッファが接続されておシ、メモリの通常動作時に
は上記ピン４０の電圧がＶＣＣ電圧よシ高くなることは
ない。
いま、上記第４図の回路のデータ出力ビンＰＯに外部か
らＶＣＣ電圧より高いスクリーニング制御電圧ｖｓが印
加されるスクリーニング中において、スクリーニング状
態判別回路４０の７リツプフロツグ回路４２は、トラン
ジスタ４５のダート電圧がトランジスタ４８のｆ−）電
圧ＶＣＣよシ高くなるのでセット状態になシ、トランジ
スタ４５がオン、トランジスタ４７がオン、トランジス
タ４６がオフになり、その出力はＶｓｓ を圧になる。
らＶＣＣ電圧より高いスクリーニング制御電圧ｖｓが印
加されるスクリーニング中において、スクリーニング状
態判別回路４０の７リツプフロツグ回路４２は、トラン
ジスタ４５のダート電圧がトランジスタ４８のｆ−）電
圧ＶＣＣよシ高くなるのでセット状態になシ、トランジ
スタ４５がオン、トランジスタ４７がオン、トランジス
タ４６がオフになり、その出力はＶｓｓ を圧になる。
これによシ、第１のインバータ４９の出力はほぼＶＣＣ
電圧、第２のインバータ５０の出力信号φはＶ８Ｂ電圧
となシ、第３のインバータ５１はトランジスタ５２のダ
ートにレベルキーグ回路５５から２ Ｖｃｃ 電圧が加
えられ、プートストラップ作用より出力信号φがＶｓ定
電圧なっている。したがって、第１図のトランジスタ７
はオフ、トランジスタ８はオンであシ、メモリセルト・
・にはトランジスタｓを通じてＶＣＣ電圧が印加される
ようになる。
電圧、第２のインバータ５０の出力信号φはＶ８Ｂ電圧
となシ、第３のインバータ５１はトランジスタ５２のダ
ートにレベルキーグ回路５５から２ Ｖｃｃ 電圧が加
えられ、プートストラップ作用より出力信号φがＶｓ定
電圧なっている。したがって、第１図のトランジスタ７
はオフ、トランジスタ８はオンであシ、メモリセルト・
・にはトランジスタｓを通じてＶＣＣ電圧が印加される
ようになる。
なお、このようなスクリーニング中にビンＰＯに印加さ
れる電圧ｖｓが前記データ出力パッファによって乱され
ることがないように、スクリーニング中に得られる前記
制御信号φ（Ｖｓｓ竜圧）、φ（Ｖｓ定電圧の組合せを
検出して上記データ出カパッファをオフ状態に制御する
ようにしている。
れる電圧ｖｓが前記データ出力パッファによって乱され
ることがないように、スクリーニング中に得られる前記
制御信号φ（Ｖｓｓ竜圧）、φ（Ｖｓ定電圧の組合せを
検出して上記データ出カパッファをオフ状態に制御する
ようにしている。
上記とは逆に、第４図の回ＩＭの：：Ｉ３ｊ常Ｌ４υ常
時４０作時クリーニング状態判別回路４０の７リッジフ
ロラ回路４２はリセット状態（トランジスタ４８がオン
、トランジスタ４６がオンであり、トランジスタ４５が
オフ、トランジスタ４７７％オフである）となシ、その
出力はハイレベルである。これによυ、第１のインバー
タ４９の出力はロウレベル、第２のインバータ５０の出
力信号φはほぼＶＣＣ電圧、第３のインバータ５１の出
力信号φはＶｓｓ′ｉ＝Ｗ圧となるので、第１図のメモ
リセルト・・にはトランジスタ７を通じて低い電圧ｖｃ
ｐが印加される。
時４０作時クリーニング状態判別回路４０の７リッジフ
ロラ回路４２はリセット状態（トランジスタ４８がオン
、トランジスタ４６がオンであり、トランジスタ４５が
オフ、トランジスタ４７７％オフである）となシ、その
出力はハイレベルである。これによυ、第１のインバー
タ４９の出力はロウレベル、第２のインバータ５０の出
力信号φはほぼＶＣＣ電圧、第３のインバータ５１の出
力信号φはＶｓｓ′ｉ＝Ｗ圧となるので、第１図のメモ
リセルト・・にはトランジスタ７を通じて低い電圧ｖｃ
ｐが印加される。
なお、スクリーニング状態判別回路４０のフィルタ回路
４１は、入力電圧（ビンＰｏの電圧）の短かい周期的な
変動にフリラグフロップ回路４２が応動しないように８
０時定数が定められている。
４１は、入力電圧（ビンＰｏの電圧）の短かい周期的な
変動にフリラグフロップ回路４２が応動しないように８
０時定数が定められている。
また、上記第４図の回路はデータ出力ビンｖｏの電圧値
に対してスクリーニング中か否かの判別を行なっている
が、これに代えてスクリーニング中にアドレスビンにア
ドレス信号のハイレベルよシ高いスクリーニング制ｆＩ
Ｌ１１Ｉ電圧を印加し、上記アドレスビンの３値の電圧
値に対してスクリーニング中か否かの判別を行なうよう
にし・でもよい。
に対してスクリーニング中か否かの判別を行なっている
が、これに代えてスクリーニング中にアドレスビンにア
ドレス信号のハイレベルよシ高いスクリーニング制ｆＩ
Ｌ１１Ｉ電圧を印加し、上記アドレスビンの３値の電圧
値に対してスクリーニング中か否かの判別を行なうよう
にし・でもよい。
上述したように本発明の半導体記憶装置のメモリセルキ
ャパシタ電圧印加回路によれは、メモリセルの杖りｂ作
が動作電源の瞬時変動の影？ｔ：・全受け０）ｉ【いと
かメモリセルのＭＯＳキヤ・ぞ７タの薄い酸化膜の劣化
や破壊が防止されるなどの利点を残しながら、スクリー
ニングを幼果的、ｊ’ａｊ能率的に行なうことができる
。したがって、半導体記憶装置の欠陥品を出荷前に１．
洗別司１正となって製品の品質を向上させることができ
、半導体記憶装置りのバーンイン時間の大（１９ηな短
縮が可能となって生勉時間の短縮、テストコストの低減
に寄与できると共にパーンインテスト用恒温室などのテ
スト設（ｉｉ＃の増設が不要に彦るなどの効果が得られ
る。
ャパシタ電圧印加回路によれは、メモリセルの杖りｂ作
が動作電源の瞬時変動の影？ｔ：・全受け０）ｉ【いと
かメモリセルのＭＯＳキヤ・ぞ７タの薄い酸化膜の劣化
や破壊が防止されるなどの利点を残しながら、スクリー
ニングを幼果的、ｊ’ａｊ能率的に行なうことができる
。したがって、半導体記憶装置の欠陥品を出荷前に１．
洗別司１正となって製品の品質を向上させることができ
、半導体記憶装置りのバーンイン時間の大（１９ηな短
縮が可能となって生勉時間の短縮、テストコストの低減
に寄与できると共にパーンインテスト用恒温室などのテ
スト設（ｉｉ＃の増設が不要に彦るなどの効果が得られ
る。
第１図は本発明に係る半２、・ａ体記１．（を装置のメ
モリセルキャパシタ電圧印加回ｂ’、：：ｊの一災Ｊｌ
！ｉ例を示す回路図、ｔｊＳ２図は第１図のメ？ｌ；Ｉ
Ｊセルの１個を取り出して示す構造説明図、第３図およ
び第４図はそれぞれ第１図の制御値”号φ、φを殆生す
る回路の相異なる例を示す回１１’１’、＋図である。 １・・・メモリセル、３・・・ＭＯＳキャパシタ、６・
・・切換回路、ＰＯ・・・データ出力ビン。
モリセルキャパシタ電圧印加回ｂ’、：：ｊの一災Ｊｌ
！ｉ例を示す回路図、ｔｊＳ２図は第１図のメ？ｌ；Ｉ
Ｊセルの１個を取り出して示す構造説明図、第３図およ
び第４図はそれぞれ第１図の制御値”号φ、φを殆生す
る回路の相異なる例を示す回１１’１’、＋図である。 １・・・メモリセル、３・・・ＭＯＳキャパシタ、６・
・・切換回路、ＰＯ・・・データ出力ビン。
Claims (4)
- （１）それぞれ記憶用のＭＯＳキャノぐシタを用いたメ
モリセル群を有する半導体記憶装置における上記各ＭＯ
ＳキャノＪ？シタの一方の′１を極の共通接続点に、Ｍ
ＯＳキャノ臂シタの通常動作用の低い１１を圧またはこ
の電圧より高いスクリーニング用の電圧を選択的に印加
する切換回路を具備してなることを特徴とする半導体記
憶装置６のメモリセルキャパシタ電圧印加回路。 - （２） 前記メモリセル用の通常動作用の印加電圧は、
通常電源゛亀゛圧ＶＣＣのほぼ土であり、スフリーニン
グ用の印加゛１ハ圧は通常′電源電圧ＶＣＣであること
を特徴とする特許 項記載の半導体記憶装置のメモリセル群ャ・ぐシタ電圧
印加回路。 - （３） 前記メモリセル用の通常動作用の印加電圧は接
地電圧であシ、前記ＭＯＳキャｉ４シタはディノレーシ
目ン型であることを特徴とする前記特許請求の範囲第１
項記載の半導体記憶装置のメモリセルキャパシタ電圧印
加回路。 - （４）半導体記憶装置のデータ出力ピンに外部からスク
リーニング制御電圧が印加されているか否かを判別して
前記切換回路を切換制御する回路をさらに具備すること
を特徴とする前記特許請求の範囲第１項記載の半導体記
憶装置のメモリセルキャパシタ電圧印加回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58210099A JPS60103587A (ja) | 1983-11-09 | 1983-11-09 | 半導体記憶装置のメモリセルキヤパシタ電圧印加回路 |
| EP84113079A EP0144710A3 (en) | 1983-11-09 | 1984-10-30 | Circuit for applying a voltage to a memory cell mos capacitor of a semiconductor memory device |
| KR1019840006770A KR890004408B1 (ko) | 1983-11-09 | 1984-10-30 | 반도체기억장치의 메모리 셀(cell) 캐패시터 전압인가회로 |
| US06/667,162 US4725985A (en) | 1983-11-09 | 1984-11-01 | Circuit for applying a voltage to a memory cell MOS capacitor of a semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58210099A JPS60103587A (ja) | 1983-11-09 | 1983-11-09 | 半導体記憶装置のメモリセルキヤパシタ電圧印加回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60103587A true JPS60103587A (ja) | 1985-06-07 |
Family
ID=16583795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58210099A Pending JPS60103587A (ja) | 1983-11-09 | 1983-11-09 | 半導体記憶装置のメモリセルキヤパシタ電圧印加回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4725985A (ja) |
| EP (1) | EP0144710A3 (ja) |
| JP (1) | JPS60103587A (ja) |
| KR (1) | KR890004408B1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62121995A (ja) * | 1985-11-22 | 1987-06-03 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPS62192998A (ja) * | 1986-02-19 | 1987-08-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63181196A (ja) * | 1987-01-22 | 1988-07-26 | Oki Electric Ind Co Ltd | 半導体集積回路装置 |
| JPS63207000A (ja) * | 1987-02-24 | 1988-08-26 | Oki Electric Ind Co Ltd | 半導体装置 |
| USRE35645E (en) * | 1988-03-14 | 1997-10-28 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a test mode setting circuit |
| US7212183B2 (en) | 2003-01-29 | 2007-05-01 | Mitsubishi Denki Kabushiki Kaisha | Liquid crystal display apparatus having pixels with low leakage current |
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| US5187685A (en) * | 1985-11-22 | 1993-02-16 | Hitachi, Ltd. | Complementary MISFET voltage generating circuit for a semiconductor memory |
| US5157629A (en) * | 1985-11-22 | 1992-10-20 | Hitachi, Ltd. | Selective application of voltages for testing storage cells in semiconductor memory arrangements |
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| FR2600809B1 (fr) * | 1986-06-24 | 1988-08-19 | Eurotechnique Sa | Dispositif de detection du fonctionnement du systeme de lecture d'une cellule-memoire eprom ou eeprom |
| US5223792A (en) * | 1986-09-19 | 1993-06-29 | Actel Corporation | Testability architecture and techniques for programmable interconnect architecture |
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| JP3384409B2 (ja) * | 1989-11-08 | 2003-03-10 | 富士通株式会社 | 書換え可能な不揮発性半導体記憶装置及びその制御方法 |
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| KR0154755B1 (ko) * | 1995-07-07 | 1998-12-01 | 김광호 | 가변플레이트전압 발생회로를 구비하는 반도체 메모리장치 |
| DE19631361A1 (de) * | 1996-08-02 | 1998-02-05 | Siemens Ag | Verfahren zur Herstellung von integrierten kapazitiven Strukturen |
| US5909049A (en) * | 1997-02-11 | 1999-06-01 | Actel Corporation | Antifuse programmed PROM cell |
| JP2004079843A (ja) * | 2002-08-20 | 2004-03-11 | Renesas Technology Corp | 半導体記憶装置 |
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| WO1982000896A1 (en) * | 1980-09-08 | 1982-03-18 | Proebsting R | Go/no go margin test circuit for semiconductor memory |
| US4418403A (en) * | 1981-02-02 | 1983-11-29 | Mostek Corporation | Semiconductor memory cell margin test circuit |
| US4380803A (en) * | 1981-02-10 | 1983-04-19 | Burroughs Corporation | Read-only/read-write memory |
| JPS5891594A (ja) * | 1981-11-27 | 1983-05-31 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
| US4465973A (en) * | 1982-05-17 | 1984-08-14 | Motorola, Inc. | Pad for accelerated memory test |
| JPS59121691A (ja) * | 1982-12-01 | 1984-07-13 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
-
1983
- 1983-11-09 JP JP58210099A patent/JPS60103587A/ja active Pending
-
1984
- 1984-10-30 EP EP84113079A patent/EP0144710A3/en not_active Ceased
- 1984-10-30 KR KR1019840006770A patent/KR890004408B1/ko not_active IP Right Cessation
- 1984-11-01 US US06/667,162 patent/US4725985A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0144710A2 (en) | 1985-06-19 |
| US4725985A (en) | 1988-02-16 |
| KR850003611A (ko) | 1985-06-20 |
| KR890004408B1 (ko) | 1989-11-03 |
| EP0144710A3 (en) | 1987-01-21 |
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